JP3114721B2 - スイッチングシステム - Google Patents
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Description
に関し、更に詳しくは、例えば広帯域のISDN交換機
の通話路装置等に使用されるATM(Asynchro
nous Transfer Mode)スイッチング
システム、特に、伝送速度の異なる複数種類の入出力リ
ンクを収容するのに好適なATMスイッチングシステム
に関する。
TMスイッチングシステムとしては、例えば、特開昭5
8−245635号で提案された「TDMスイッチング
システム」が知られている。上記スイッチングシステム
は、各入力線からのセルを多重化するための多重器と、
上記多重化されたセルを入力するためのバッファメモリ
と、上記バッファメモリから出力されたセルを各出力線
に周期的に分離するための分離器と、各出力線毎にバッ
ファメモリを管理するためのバッファメモリ制御回路と
から構成されている。バッファメモリ制御回路は、出力
線対応にFIFO(First In First O
ut)メモリを有し、バッファメモリにセルを書き込む
とき、セルのヘッダ情報から判断したセル出力先と対応
するFIFOメモリにバッファメモリの書き込みアドレ
スを入力する。また、各出力線に対するバッファメモリ
からのセル出力は、予め決められた所定の周期で行なわ
れ、セルの出力タイミングに合わせて各出力線対応のF
IFOメモリからバッファメモリへ読み出しアドレスが
出力されるようになっている。
よれば、バッファメモリからのセルの読み出しが、出力
線毎に予め決められたタイミングとなるように制御され
ているため、上記構成のスイッチングシステムに伝送速
度の異なる複数種類の出力リンクを収容しようとする
と、バッファメモリ制御回路のハ−ドウエア構成が極め
て複雑化すると言う問題がある。
送速度に合わせてセルの交換動作が可能なATMスイッ
チングシステムを提供することにある。
送速度、例えば、600Mbps,150Mbps,5
0Mbps等の出線を比較的自由に収容できるようにし
たATMスイッチングシステムを提供することにある。
め、本発明では、複数の入力線から入力されたセルを多
重化するための多重器と、上記多重器から多重化して順
次に入力されたセルを一時的に蓄積するための共通バッ
ファメモリと、上記共通バッファメモリから順次に読み
出されたセルを複数の出力線に周期的に分配するための
分離器と、上記共通バッファメモリでのセルの読みだし
と書き込みを各出力線毎に管理するバッファメモリ制御
回路とからなるATMスイッチングシステムにおいて、
上記バッファメモリ制御回路に上記共通バッファメモリ
から読み出すべきセルの種別を指定するための帯域制御
テ−ブルを設け、上記バッファメモリ制御回路が、上記
帯域制御テ−ブルから出力されたセルの種別に応じて、
上記共通バッファメモリからのセルの読み出し動作と書
き込み動作を行うようにしたことを特徴とする。
ば、スイッチの各出力リンクを同一の伝送速度としてお
き、複数の出力リンクからの出力セルを多重器により束
ねることにより、該多重器に接続された出線でのセルの
伝送速度を上げ、逆に、1つの出力リンクからの出力セ
ルを分離器により複数の出線に分配することにより、各
出線でのセルの伝送速度を下げることができる。例え
ば、150Mbpsの伝送速度を持つ出力リンクに対し
て、4多重の多重器を設ければ600Mbpsの伝送速
度を持つ出線を実現でき、また、3分離の分離器を設け
ることにより50Mbpsの伝送速度を持つ出線を実現
できる。この場合、バッファメモリ制御回路によるバッ
ファ管理を如何に行なうかが問題となるが、本発明にお
いては、ATMスイッチングシステムの出力側に多重
器、または分離器を設け、上記多重器または分離器に接
続された出線に対応してセル種別の管理を行うように
し、上記多重器や分離器の出力と対応した共通バッファ
メモリ読み出しタイミングで、帯域制御テ−ブルがセル
種別の指示を行うようにする。
ンクを備えたATMスイッチングシステムおいて、AT
Mスイッチの出線リンクに多重器、または分離器を適宜
設けることにより、多重器や分離器の出力側に所望の伝
送速度をもつ出線を実現できる。この場合、本発明によ
れば、上記多重器や分離器の出力に対応するセル種別の
管理を帯域制御テ−ブルを用いてバッファメモリ制御回
路により行う。すなわち、多重器や分離器の出力と対応
した共通バッファメモリ読み出しタイミングに合わせ
て、帯域制御テ−ブルで、出線に対応するセル種別の指
示を行う。
リ制御回路でセル格納用の共通バッファメモリを管理
し、上記共通バッファメモリ上のセルを各出線毎にFI
FOバッファ管理することにより、上記共通バッファメ
モリからの各セルの読み出しタイミングを各出線に対応
した読み出しタイミングに合わせることができる。
テムの出力側に多重器または分離器の追加、もしくは交
換を行なうことにより、各出線上でのセルの伝送速度を
比較的自由に選ぶことができる。この場合、ATMスイ
ッチングシステムの制御系の変更は、帯域制御テ−ブル
の読み出すセルのセル種別(出線番号)の指示するタイ
ミングをマイコン制御により変更するだけでよく、出線
の伝送速度の変更は容易である。
N用のATMスイッチングシステムについて図面を参照
して説明する。
1対の入出力ポ−ト(Pi0,Po0)と、150Mb
psの1対の入出力ポ−ト(Pi1,Po1)と、75
Mbpsの2対の入出力ポ−ト(Pi2,Po2、Pi
3,Po3)を備えたATMスイッチの構成例を示す。
図において、1はそれぞれ150Mbpsの伝送速度を
持つ4本ずつの入出力リンク(L11,L14−L1
6,L50−L53)を備えたスイッチ、20は上記ス
イッチ1の入力側に接続された300Mbps/150
Mbps分離器、21は上記スイッチ1の入力側に接続
された75Mbps/150Mbps多重器、22は上
記スイッチ1の出力側に接続された150Mbps/3
00Mbps多重器、23は上記スイッチ1の出力側に
接続された150Mbps/75Mbps分離器であ
る。
ポ−トPi0から300Mbpsの伝送速度で入力され
た各セルは、300Mbps/150Mbpsの分離器
20でラインL14とL15とに交互に振り分けられ、
それぞれ150Mbpsの伝送速度をもつセルとしてス
イッチ1に入力される。入力ポ−トPi1から来る15
0Mbpsのセルは、速度変換されることなく直接、ス
イッチ1に入力される。入力ポ−トPi2、Pi3から
来る75Mbpsのセルは、75Mbps/150Mb
psの多重器で交互に多重化され、150Mbpsの速
度をもつセルとしてスイッチ1に入力される。
0、L51に出力された各セルは、150Mbps/3
00Mbpsの多重器22で交互に多重化され、300
Mbpsの伝送速度で出力ポ−トPo0に出力される。
ラインL52に出力された各セルは、150Mbpsの
速度でそのまま出力ポ−トPo1から出力される。ライ
ンL53に出力された各セルは、150Mbps/75
Mbpsの分離器22で出力線L55とL56に交互に
振り分けられ、75Mbpsの速度で出力ポ−トPo
2,Po3に出力される。
す。スイッチ1は、入力リンクL11,L14−L16
と接続された150Mbps/600Mbpsの多重器
12と、セルを1時的に格納するための共通バッファメ
モリ11と、出力リンクL50−L53と接続された6
00Mbps/150Mbpsの分離器13と、バッフ
ァメモリ制御回路10とから構成される。バッファメモ
リ制御回路10は、書き込みアドレスメモリ101と、
読み出しアドレスメモリ102と、空アドレスバッファ
103と、帯域制御テ−ブル104と、カウンタ105
とから構成される。
1,L14−L16を介してスイッチ1に入力されたセ
ルは、150Mbps/600Mbpsの多重器12に
より順番に多重化され、600Mbpsの速度で共通バ
ッファメモリ11に入力される。共通バッファメモリ1
1から出力された600Mbpsのセルは、600Mb
ps/150Mbpsの分離器13で4方路に順番に分
離され、150Mbpsの出力線L50−L53に分配
出力される。
読み出しの制御はバッファメモリ制御回路10が行う。
共通バッファメモリ11へのセル書き込み時に、書き込
みアドレスメモリ101は、ラインL30から出力ポ−
ト情報を受け取り、これをアドレスとして書き込みアド
レスメモリ101をアクセスし、読み出されたアドレス
をラインL32を会して共通バッファメモリ11の書き
込みアドレスWAに与える。このとき、共通バッファメ
モリ11で現在使用されていない空アドレスを蓄積して
いる空アドレスバッファ103からラインL31に空ア
ドレスが出力され、書き込みアドレスメモリ101と共
通バッファメモリ11に次アドレスとして書き込まれ
る。上記次アドレス(空アドレス)は、書き込みアドレ
スメモリ101において、今回書き込みアドレスの読み
出しが行われたのと同じアドレスのメモリ領域に書き込
まれる。また、共通バッファメモリ11において、上記
次アドレスは、セルの書き込みと同一のアドレスで特定
されるメモリ領域に書き込まれる。上記次アドレスは、
共通バッファメモリ11に次に書き込むべきセルのアド
レスを示し、共通バッファメモリ11から1つのセルを
読み出した時、該セルと共に次アドレスを読み出し、こ
れを読み出しアドレスレジスタ102に記憶しておくこ
とにより、次回に読み出すべきセルを特定できるように
なっている。すなわち、各ポ−ト毎に次アドレスによる
アドレスチェ−ン(リスト構造)が構成されている。な
お、共通バッファメモリ11へのセル書き込み動作の都
度、キュ−チェ−ンは1セルずつ拡張される。
出し制御は、次のように行われる。共通バッファメモリ
11からのセルの読み出しの都度カウントアップ動作す
るカウンタ105からカウント値が出力され、帯域制御
テ−ブル104に与えられる。帯域制御テ−ブル104
は上記カウント値に応じて、予め記憶してある出力ポ−
ト情報を出力する。この出力ポ−ト情報は、読み出しア
ドレスメモリ102に読み出しアドレスおよび書き込み
アドレスとして与えられる。読み出し動作時には、上記
アドレスによって、共通バッファメモリ11内の上記出
力ポ−トと対応した特定のキュ−チェ−ンからセルを読
み出すための読み出しアドレスがラインL33に読み出
され、このアドレスで共通バッファメモリ11をアクセ
スすることにより、特定出力ポ−ト宛の1つのセルが読
み出される。このとき、共通バッファメモリ11の読み
出しアドレスは、セルの読み出し動作が終わると空アド
レスとなるため、ラインL33を介して空アドレスバッ
ファ103に格納される。なお、共通バッファメモリ1
1からセルと同時に読み出された次アドレスは、読み出
しアドレスメモリ102に書き込まれる。上述した読み
出し動作の都度、各出力ポ−トのキュ−チェ−ンは1セ
ルずつ減少することになる。尚、カウンタ105と、帯
域制御テ−ブル104の詳細動作については後述する。
の多重器12の動作を示している。ラインL14,L1
5,L11,L16上の各セルは、150Mbpsの伝
送速度で互いに少しずつずれたタイミングで多重器12
に入力される。150Mbps/600Mbpsの多重
器12は、各入力ラインからの入力セルを順番に多重化
し、600Mbpsの伝送速度でラインL2に出力す
る。この動作は、75Mbps/150Mbps多重器
21、150Mbps/300Mbps多重器22につ
いても同様である。また、600Mbps/150Mb
psの分離器13は、図2に示した150Mbps/6
00Mbps多重器12のセル入出力タイミングを逆に
した形で、入力セルの分離動作を行う。300Mbps
/150Mbpsの分離器20、150Mbps/75
Mbpsの分離器23の動作も、上記600Mbps/
150Mbpsの分離器13と同様である。これらの動
作により、ラインL10とラインL2、およびラインL
4とラインL54で、それぞれのセルの順序性が保存さ
れる。
ポ−ト(Po0,Po1,Po2,Po3)までの読み
出しセルc0−c7の相対関係を示している。
7、…の順で読み出されたセルは、600Mbps/1
50Mbpsの分離器13で分離され、ラインL50に
はc0、c4、…,ラインL51にはc1,c5、…、
ラインL52にはc2、c6、…,ラインL53にはc
3、c7、…の順に転送される。このうち、ラインL5
0とL51上のセルは、150Mbps/300Mbp
sの多重器22により多重化され、c0,c1,c4,
c5、…の順序となってラインL54に出力される。即
ち、ラインL4とラインL54でセルの順序性は保たれ
ている。一方、ラインL53に出力されたセルは、更に
150Mbps/75Mbpsの分離器23で分離さ
れ、ラインL55にはセルc3,…が、また、ラインL
56にはセルc7、…が、それぞれ75Mbpsの伝送
速度となって出力される。
は、各セルが共通バッファメモリ11から出力されたタ
イミングによって決まる。本発明では、図3に示す出力
ポ−トへのセル出力を行うために、図1に示したカウン
タ105のカウンタ値(タイミング値)に応じて、帯域
制御テ−ブル104に図10に示すように出力ポ−ト情
報(Po0−Po3)を出力させる。ここでは、理解の
便宜上、カウンタ値の欄に上述したセルの記号を付して
示してあり、c8,c9,…はc0,c1,…と対応す
る。
えば、図示しないマイコンによる制御で自由に書き換え
られるようにしておけば、入出力リンクの速度変換用の
多重器、あるいは分離器の入替えが行われた時、制御テ
−ブル104内の該当する値を書き替えることにより、
各入出力リンクの速度を自由に変更できる。例えば、図
9のラインL14、ラインL50が接続されている30
0Mbps/150Mbpsの分離器20と150Mb
ps/300Mbpsの多重器22に代えて、それぞれ
75Mbps/150Mbpsの多重器と、150Mb
ps/75Mbpsの分離器を設け、それに対応して、
帯域制御テ−ブル104のカウンタ値c0とc4をそれ
ぞれ75Mbps出力ポ−トに対応するよう変更すれ
ば、ラインL10とラインL54を75Mbpsの2本
ずつの入出力リンクに分離できる。また、ラインL15
とL11を300Mbps/150Mbpsの分離器に
接続し、ラインL51,L52に150Mbps/30
0Mbpsの多重器を接続し、それに対応して、帯域制
御テ−ブル104のカウンタ値c1,c2,c5,c6
を300Mbps出力ポ−トに対応させれば、300M
bpsの入出力リンクをポ−トPi1、Po1に収容で
きる。
出力側でポ−ト数を同一にし、対応する入出力ポ−トの
リンク速度を同一にしているが、本発明は、これらを入
力側と出力側で必ずしも一致させる必要はない。
クにおけるバ−チャルパスやバ−チャルチャネルの帯域
を完全に75Mbps毎に分けたい場合、帯域制御テ−
ブル104を、表1のカウンタ値c3,c7にそれぞれ
のバ−チャルパスまたはバ−チャルチャネルが割り振ら
れた形に変更すればよい。帯域制御テ−ブル104の値
を操作することにより、150Mbpsのリンクを別の
帯域に分離することもできる。ただし、この場合は、カ
ウンタ105の周期を変える必要がある。
位スイッチを複数個用いて8×8の入出力ポ−トをもつ
スイッチに拡張する場合のスイッチ構成の1例を示す。
この例では、前後段各4個、計8個の単位スイッチ1−
1〜1−8を用い、このうち後段の単位スイッチ1−
5、1−6、1−7、1−8は、4個の出力リンクのう
ちの2個のを未使用として、実質的に4×2の入出力リ
ンクを備えた単位スイッチとして動作させている。
とスイッチ1−3の4個の入力リンクは、それぞれ15
0Mbpsの4個(第1〜第4)の入力ポ−トに接続さ
れ、これらのスイッチに同じ入力が与えられるようにな
っている。スイッチ1−1は、入力セルのうち、後段の
スイッチ1−5と1−6へ行くセルのみ取り込み、これ
らのスイッチに振り分ける。一方、スイッチ1−3は、
入力セルのうち、後段のスイッチ1−7と1−8に行く
セルのみ取り込み、これらのスイッチに振り分ける。前
段のスイッチ1−2とスイッチ1−4もそれぞれ同一の
入力を受けるように別の4個(第5〜第8)の入力ポ−
トに接続されている。スイッチ1−2は、入力セルのう
ち後段のスイッチ1−5と1−6へ行くセルのみ取り込
み、これらのスイッチに振り分ける。スイッチ1−4
は、入力セルのうち後段のスイッチ1−7と1−8に行
くセルのみ取り込み、これらのスイッチに振り分ける。
前段の各スイッチ1−1、1−2、1−3および1−4
は、150Mbpsの4本の出力リンクを持つが、それ
ぞれが、2つの後段スイッチへのセル振り分けを行って
いるため、前段スイッチ全体ちして論理的には300M
bpsの出力2本を備えたスイッチとして動作してい
る。この場合、前段と後段のスイッチ間に300Mbp
sリンクがあるものとして、前段の各スイッチ1−1、
1−2、1−3、1−4のための帯域制御テ−ブルを設
定することによって、スイッチ間で300Mbpsのス
ル−プットでセルを伝送できる。
域制御テ−ブルを利用したマルチキャスト機能の実現方
式について説明する。
めのバッファメモリ制御回路の構成の1例を示す。この
例では、書き込みアドレスメモリ101と読み出しアド
レスメモリ102とがバ−チャルパス(VP)毎に管理
されている。マルチキャスト機能を実現するためには、
マルチキャストすべきセルを共通バッファメモリ11か
ら何回か繰り返して読み出し、マルチキャストすべき複
数の出力ポ−トに順次に出力すれば良い。すなわち、マ
ルチキャストすべき全ての出力ポ−トに対してマルチキ
ャストセルが出力されるまで、読み出しアドレスメモリ
102から同じ読み出しアドレスを出力し、これを共通
バッファメモリ11に与え続ければ良い。
は、上記VPの他にEND信号も出力する機能を持って
いる。マルチキャストセルを読み出す場合は、マルチキ
ャストセルが必要回数だけ読み出されるまではEND信
号を’0’レベルに保持しておくことによって、読み出
しアドレスメモリ102と空アドレスバッファ103の
更新が行わわれないようにし、マルチキャストセルの最
後の読み出し、および非マルチキャストセルの読み出し
が行われる時、上記END信号を’1’レベルにするこ
とにより、読み出しアドレスメモリ102と空アドレス
バッファ103の更新が行われるようにする。
憶内容の1例を示し、図6はその時のスイッチの出力動
作タイミングを示す。図11では、VP0,VP1,V
P2,VP3は非マルチキャストセル用のVPを示し、
VP4,VP5はマルチキャスト用のVPを示してい
る。VP4のマルチキャストセルは、カウント値c0,
c1,c3のとき出力されるが、カウント値c0,c1
でEND信号が’0’であるので、このときの読み出し
アドレスメモリ102は更新されず、すべて同じセルが
共通バッファメモリ11から出力される。カウント値c
3のときEND信号が’1’となり、読み出しアドレス
メモリ102は更新され次のVP4のセル読み出し時に
は新たなセルがマルチキャストされる。カウント値c
9,c10で読み出されるVP5のマルチキャストセル
の読み出し動作についても同様なことが言える。その他
のタイミングのセルは非マルチキャストセルであり、1
セル読み出される毎に次の新たなセルを読み出さなけれ
ばならないので、読み出しアドレスメモリ102を更新
するため常にEND信号は’1’となる。
4’を適用した場合のスイッチの出力動作を示してい
る。ここで、カウント値c0,c4,c8,c12に相
当するセルはラインL50上に、カウント値c1,c
5,c9,c13に相当するセルはラインL51上に、
カウント値c2,c6,c10,c14に相当するセル
はラインL52上に、カウント値c3,c7,c11,
c15に相当するセルはラインL53上に出力される。
従って、VP4のセルは、ラインL50,L51,L5
3にマルチキャストされ、VP5のセルは、ラインL5
1,L52にマルチキャストされる。なお、VP0のセ
ルはラインL50に、VP1のセルはラインL51に、
VP2のセルはラインL52に、VP3のセルはライン
L53に出力される。この方式では、各ライン上で非マ
ルチキャスト用の帯域とマルチキャスト用の帯域を相互
の干渉無しに完全に分離することができる。
質クラス機能を持つスイッチについて説明する。
モリ制御回路の構成例を示している。この例では、書き
込みアドレスメモリ(101,101’)、および、読
み出しアドレスメモリ(102,102’)をそれぞれ
2つずつ設けることにより、2クラスの品質クラス制御
を行えるようにしてある。セルの書き込み時には、ライ
ンL31から入力されるセルヘッダ情報に含まれるVP
をアドレスとして、各書き込みアドレスメモリ101、
101’からそれぞれ書き込みアドレスWA1,WA
1’が読み出され、セレクタSEL1でクラス(CL
S)に応じて選択された一方のアドレスがラインL32
を介して共通バッファメモリ11に与えられる。このと
き、CLSに応じて選択された101,101’のいず
れか一方の書き込みアドレスメモリが、デコ−ダDEC
1から出力されたCLS信号により書き込み可能状態
(WENが’1’)にされ、ラインL30上の新たなア
ドレス値が書き込まれる。
4”から出力されるVPをアドレスとして、各読み出し
アドレスメモリ102,102’が読み出しアドレスR
A1,RA1’を出力する。これらのアドレスRA1,
RA1’のうち、いずれか一方が、セレクタSEL2
で、品質クラス制御回路106が出力するCLS信号に
応じて選択され、ラインL33を介して共通バッファメ
モリ11に与えられる。このとき、このCLS信号に応
じて選択された102,102’のいずれか一方の読み
出しアドレスメモリが、デコ−ダDEC2から来るCL
S信号により書き込み可能な状態(WENが’1’)に
され、L34を介して入力される新たな次アドレス値を
記憶する。
−ブル104”により指定されたCLSを選択し、出力
する。ただし、もし、そのクラスにセルが無い場合には
別のクラスを選択する。このように制御すれば、帯域制
御テ−ブル104”の指定する各クラス毎の帯域を保証
でき、また、指定された或るクラスのセルが来ていない
場合には、別のクラスのセルを出力できるため、使用さ
れていない品質クラスの帯域を有効に活用できる。
指定クラスのセルの有無判定は、例えば、各VP毎、ク
ラス毎にカウンタを設けておき、現在あるセルの数を計
測しておく方法が考えられる。ただし、上記方法はハ−
ド量が大きくなりやすい。
例えば、各VP、各クラスでの書き込みアドレスメモリ
と読み出しアドレスメモリの値を比較し、これらのアド
レスが一致すればセル無し、不一致ならばセル有りと判
定する。この方法は、ハ−ド量は小さくてすむが、書き
込みアドレスメモリにおいて、読み出しアドレスメモリ
とのアドレス比較のためのタイミングが必要となるた
め、動作タイミングの設定が厳しくなる。この問題を解
決する1つの方法は、例えば図8に示す如く、セル有無
判定用の書き込みアドレスメモリ107’を設けたバッ
ファメモリ制御回路10にする。
と101’の他に、これらと全く同じ値を保持するセル
有無判定用の書き込みアドレスメモリ107、107’
が設けてある。これらのセル有無判定用の書き込みアド
レスメモリ107、107’の出力アドレスは、読み出
しアドレスメモリ102、102’の出力アドレスと共
にそれぞれ比較器108、108’に入力され、それぞ
れの比較結果がセルの有無を示す信号として品質クラス
制御回路106に与えられる。上記方式によれば、書き
込みアドレスメモリ101、101’においてセル有無
判定のための時間確保が不要となるため、タイミングの
制御が楽になる。また、ハ−ド増加量もセル有無判定用
書き込みアドレスメモリ107、107’と、比較器1
08、108’を設けるだけでよいため、比較的少なく
て済む。
は、各入力からのセルを多重化する多重器と、その多重
化されたセルを入力する共通バッファメモリと、共通バ
ッファメモリから出力されたセルを各出力に周期的に分
離する分離器と、セル種別毎に共通バッファメモリの管
理するバッファメモリ制御回路とから構成されるATM
スイッチングシステムに対して、共通バッファメモリか
ら読み出すセル種別を指定する帯域制御テ−ブルをバッ
ファメモリ制御回路に設けたことを特徴としている。
伝送速度をもつATMスイッチングシステムであって
も、この出力リンクに多重器を設けることによって出線
の伝送速度を上げることができ、逆に、分離器を設ける
ことによって出線の伝送速度を下げることができるた
め、伝送速度の異なる複数種類の出線を容易に収容する
ことができる。例えば、150Mbpsの伝送速度の出
力リンクを持つATMスイッチングシステムに対して、
4多重の多重器を出力リンクに設ければ600Mbps
の出線を収容でき、また、3分離の分離器を設ければ5
0Mbpsの出線を収容することができる。
の出力リンクに設けられた各多重器、または分離器に接
続された出線と対応するセルの種別を管理し、上記多重
器や分離器の出力と対応した共通バッファメモリ読み出
しタイミングに合わせて、帯域制御テ−ブルが出線に対
応するセル種別の指示を行うようにしている。この共通
バッファメモリ管方式によれば、共通バッファメモリ内
のセルを、各出線毎にFIFOバッファ管理でき、共通
バッファメモリからの読み出しタイミングも各出線に対
応した読み出しタイミングにすることができる。
の出力に付加する多重器や分離器を入れ替えるだけで出
線の伝送速度を変更でき、このときATMスイッチング
システム内の変更は、帯域制御テ−ブルの読み出すセル
のセル種別(出線番号)の指示するタイミングを例えば
マイコン制御により変更すればよいため、出線の伝送速
度の変更は容易である。
み出し指示を行う帯域制御テ−ブルに、次の読み出しで
同一セルを読み出すかどうかを指示する機能を付加する
ことにより、帯域制御されたマルチキャスト機能を実現
できる。すなわち、同一セルの読み出しを指示すれば、
同じセルが何回も読み出され、いくつかの出線に同じセ
ルを出力することができ、同一セルの読み出しを指示し
なければ、次の時点で新たなセルを読み出すことができ
る。この方式によれば、非マルチキャスト用の帯域とマ
ルチキャスト用の帯域を相互の干渉無しに完全に分離す
ることができる。
御回路において、書き込みアドレスメモリと読み出しア
ドレスメモリを品質クラス毎に分け、帯域制御テ−ブル
によってセル種別と共に品質クラスも指示するように
し、さらに、その帯域制御テ−ブルに指示された品質ク
ラスのセルが共通バッファメモリ内にある場合にはその
品質クラスのセルを読み出し制御を行い、その品質クラ
スのセルが無い場合には別の品質クラスのセルの読み出
し制御を行う品質クラス制御回路を設けることにより、
品質クラス機能を実現することができる。上記品質クラ
ス機能は、各クラス毎の帯域が保証されており、さら
に、或るクラスにセルが無い場合に別のクラスのセルが
出力させることもできるため、使用されていない品質ク
ラスの帯域を別の品質クラスの通信に有効活用できる。
チングシステムの一実施例を示す構成図である。
多重器の動作を説明するための図である。
スイッチの動作を説明するための図である。
を示す図である。
ッファメモリ制御回路の構成の1例を示す図である。
て、共通バッファメモリから出力ポ−トまでの間の動作
タイミングを説明するための図である。
ァメモリ制御回路の構成の1例を示す図である。
回路の他の実施例を示す図である。
イッチングシステムの1実施例を示す構成図である。
る出力ポ−トとの関係を示す図である。
域制御テ−ブルに記憶される各種の値との関係を示す図
である。
6,1−7,1−8…スイッチ、10…バッファメモリ
制御回路、11…共通バッファメモリ、12…150M
bps/600Mbps多重器、13…600Mbps
/150Mbps分離器、20…300Mbps/15
0Mbps分離器、21…75Mbps/150Mbp
s多重器、22…150Mbps/300Mbps多重
器、23…150Mbps/75Mbps分離器、10
1,101’…書き込みアドレスメモリ、102,10
2’…読み出しアドレスメモリ、103…空アドレスバ
ッファ、104,104’,104”…帯域制御テ−ブ
ル、105,105’,105”…カウンタ、106…
品質クラス制御回路、107,107’…セル有無判定
用書き込みアドレスメモリ、108,108’…比較
器、Pi0,Pi1,Pi2,Pi3…入力ポ−ト、P
o0,Po1,Po2,Po3…出力ポ−ト。
Claims (8)
- 【請求項1】複数の入力端子および複数の出力端子と、 前記入力端子で受信したセルを前記セルに含まれる宛先
情報に基づき前記出力端子のいずれかに交換出力するた
めのバッファメモリと、 前記セルの宛先と品質クラス毎に該セルの前記バッファ
メモリへの書込みアドレスを蓄積する複数のアドレスキ
ューと、前記バッファメモリからセルを読み出すための
該セルの宛先と品質クラスと順序を指定するテーブル
と、前記バッファメモリへの書込み、及び、前記テーブ
ルの出力に対応して前記アドレスキューを選択し前記バ
ッファメモリからのセル読み出しを制御する制御回路と
で構成したことを特徴とするスイッチングシステム。 - 【請求項2】複数の入力端子および複数の出力端子と、 前記入力端子で受信したセルを前記セルに含まれる宛先
情報に基づき前記出力端子のいずれかに交換出力するた
めのバッファメモリと、 前記セルの宛先と品質クラス毎に該セルの前記バッファ
メモリへの書込みアドレスを蓄積する複数のアドレスキ
ューと、前記バッファメモリからセルを読み出すための
該セルの宛先と品質クラスと順序を指定するテーブル
と、前記バッファメモリへの書込み、及び、前記テーブ
ルの出力に対応して前記アドレスキューを選択し前記バ
ッファメモリからのセル読み出しを制御する制御回路と
で構成され、 指定の品質クラスのセルが前記バッファメモリにない場
合は、同じ宛先の別の品質クラスのセルを交換出力する
ことを特徴とするスイッチングシステム。 - 【請求項3】複数の入力端子および複数の出力端子と、 前記入力端子で受信したセルを前記セルに含まれる宛先
情報に基づき前記出力端子のいずれかに交換出力するた
めのバッファメモリと、 前記セルの宛先と品質クラス毎に該セルの前記バッファ
メモリへの書込みアドレスを蓄積する複数のアドレスキ
ューと、前記バッファメモリからセルを読み出すための
該セルの宛先と品質クラスと順序を指定するテーブル
と、前記セルの書込みアドレスを蓄積するアドレスキュ
ーを複数のアドレスキューから選択する第1の選択回路
と、前記複数のアドレスキューからセルを読み出すアド
レスが蓄積されたアドレスキューを選択する第2の選択
回路と、前記テーブルから出力されるセルの宛先と品質
クラスに対応して前記第2の選択の選択回路を制御する
品質クラス制御回路とを備え前記バッファメモリへのセ
ル書込みと読み出しを制御する制御回路とで構成したこ
とを特徴とするスイッチングシステム。 - 【請求項4】複数の入力端子および複数の出力端子と、 前記入力端子で受信したセルを前記セルに含まれる宛先
情報に基づき前記出力端子のいずれかに交換出力するた
めのバッファメモリと、 前記バッファメモリの空きアドレスを蓄積する空きアド
レスキューと、 前記セルの宛先と品質クラス毎に前記空きアドレスキュ
ーから出力された該セルの前記バッファメモリへの書込
みアドレスを蓄積する複数のアドレスキューと、前記バ
ッファメモリからセルを読み出すための該セルの宛先と
品質クラスと順序を指定するテーブルと、前記セルの書
込みアドレスを蓄積するアドレスキューを複数のアドレ
スキューから選択する第1の選択回路と、前記複数のア
ドレスキューからセルを読み出すアドレスが蓄積された
アドレスキューを選択する第2の選択回路と、前記テー
ブルから出力されるセルの宛先と品質クラスに対応して
前記第2の選択回路を制御する品質クラス制御回路とを
備え前記バッファメモリへのセル書込みと読み出しを制
御する制御回路とで構成したことを特徴とするスイッチ
ングシステム。 - 【請求項5】複数の入力端子および複数の出力端子と、 前記入力端子で受信したセルを前記セルに含まれる宛先
情報に基づき前記出力端子のいずれかに交換出力するた
めのバッファメモリと、 前記バッファメモリの空きアドレスを蓄積する空きアド
レスキューと、 前記セルの宛先と品質クラス毎に該セルの前記バッファ
メモリへの書込みアドレスを蓄積する複数のアドレスキ
ューと、前記バッファメモリからセルを読み出すための
該セルの宛先と品質クラスと順序を指定するテーブル
と、前記セルの書込みアドレスを蓄積するアドレスキュ
ーを複数のアドレスキューから選択する第1の選択回路
と、前記複数のアドレスキューからセルを読み出すアド
レスが蓄積されたアドレスキューを選択する第2の選択
回路と、前記テーブルから出力されるセルの宛先と品質
クラスに対応して前記第2の選択の選択回路を制御する
品質クラス制御回路とを有し前記バッファメモリへのセ
ル書込みと読み出しを制御する制御回路と、 前記バッファメモリへのセル書込み時は、前記空きアド
レスキューからのアドレスでの該バッファメモリへのセ
ル書込みと、該セルの宛先と品質クラスに基づき前記第
1の選択回路で選択したアドレスキューへの該アドレス
書込みを行い、前記バッファメモリからのセル読み出し
時は、前記テーブルと品質クラス制御回路の出力に基づ
き前記第2の選択回路で選択されたアドレスキューから
読み出したアドレスでセルを読み出し該セルを宛先出力
端子に出力し、該アドレスを前記空きアドレスキューに
書き込むことを特徴とするスイッチングシステム。 - 【請求項6】上記品質クラス制御回路は、指定された品
質クラスのセルが上記バッファメモリにない場合、該バ
ッファメモリに蓄積された同じ宛先で別の品質クラスの
セルを読み出すよう上記第2の選択回路を制御すること
を特徴とする請求項3乃至5いずれかに記載のスイッチ
ングシステム。 - 【請求項7】上記制御回路は、上記アドレスキュー毎に
アドレス蓄積の有無を判定する判定手段を備え、上記品
質クラス制御回路は、該判定手段の出力に基づき指定さ
れた品質クラスのセルが上記バッファメモリにない場合
は、該バッファメモリに蓄積された同じ宛先で別の品質
クラスのセルを読み出すよう上記第2の選択回路を制御
することを特徴とする請求項3乃至6いずれかに記載の
スイッチングシステム。 - 【請求項8】上記判定手段は、セルの宛先と品質クラス
毎に上記バッファメモリに蓄積されたセルの数を計数す
るカウンタ、もしくは上記アドレスキュー毎の書込みア
ドレスと読み出しアドレスを比較する比較器で構成した
ことを特徴とする請求項7に記載のスイッチングシステ
ム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11606599A JP3114721B2 (ja) | 1999-04-23 | 1999-04-23 | スイッチングシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11606599A JP3114721B2 (ja) | 1999-04-23 | 1999-04-23 | スイッチングシステム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3838891A Division JP2947956B2 (ja) | 1987-04-24 | 1991-03-05 | スイッチングシステム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000227541A Division JP3266155B2 (ja) | 1991-03-05 | 2000-07-24 | スイッチングシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11341016A JPH11341016A (ja) | 1999-12-10 |
JP3114721B2 true JP3114721B2 (ja) | 2000-12-04 |
Family
ID=14677849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11606599A Expired - Lifetime JP3114721B2 (ja) | 1999-04-23 | 1999-04-23 | スイッチングシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3114721B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101614899B1 (ko) | 2014-10-23 | 2016-04-25 | 한국철도기술연구원 | 경량 플라스틱 소재를 이용한 전동차용 출입문 |
-
1999
- 1999-04-23 JP JP11606599A patent/JP3114721B2/ja not_active Expired - Lifetime
Non-Patent Citations (3)
Title |
---|
電子情報通信学会技術研究報告 SSE89−144(1990年2月14日) |
電子情報通信学会技術研究報告 SSE90−134(1991年3月6日) |
電子情報通信学会春季全国大会(1989年)B−381(1989年3月15日) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101614899B1 (ko) | 2014-10-23 | 2016-04-25 | 한국철도기술연구원 | 경량 플라스틱 소재를 이용한 전동차용 출입문 |
Also Published As
Publication number | Publication date |
---|---|
JPH11341016A (ja) | 1999-12-10 |
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