JPH114234A - 多重化スイッチ装置 - Google Patents
多重化スイッチ装置Info
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- JPH114234A JPH114234A JP17293697A JP17293697A JPH114234A JP H114234 A JPH114234 A JP H114234A JP 17293697 A JP17293697 A JP 17293697A JP 17293697 A JP17293697 A JP 17293697A JP H114234 A JPH114234 A JP H114234A
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Abstract
(57)【要約】
【課題】 入力回線や出力回線の伝送速度よりも内部バ
スの転送速度が遅い場合であっても、装置全体としての
転送速度を高速化すること。 【解決手段】 伝送先等を示すヘッダ情報と伝送内容を
示すデータ情報とを有し、入力回線２1 〜２n から非同
期転送モードで伝送されるセルを、当該セルのヘッダ情
報に基づいて、複数の出力線４1 ，４2 中の任意の出力
線から選択的に出力する出力線選択出力部３1 〜３
n と、出力線選択出力部３1 〜３n によって選択される
べき各出力線４1 ，４2 のそれぞれに設けられたバッフ
ァメモリ５1，５2 と、バッファメモリ５1 ，５2 の出
力を入力端とし、単一の出力回線を出力端とする複数の
バス７1 ，７2 と、複数のバッファメモリ５1 ，５2 中
の、任意のバッファメモリからの出力を入力回線２1 〜
２n からの入力として選択する入力回線選択部８1 ，８
2 とを備えるように構成する。
スの転送速度が遅い場合であっても、装置全体としての
転送速度を高速化すること。 【解決手段】 伝送先等を示すヘッダ情報と伝送内容を
示すデータ情報とを有し、入力回線２1 〜２n から非同
期転送モードで伝送されるセルを、当該セルのヘッダ情
報に基づいて、複数の出力線４1 ，４2 中の任意の出力
線から選択的に出力する出力線選択出力部３1 〜３
n と、出力線選択出力部３1 〜３n によって選択される
べき各出力線４1 ，４2 のそれぞれに設けられたバッフ
ァメモリ５1，５2 と、バッファメモリ５1 ，５2 の出
力を入力端とし、単一の出力回線を出力端とする複数の
バス７1 ，７2 と、複数のバッファメモリ５1 ，５2 中
の、任意のバッファメモリからの出力を入力回線２1 〜
２n からの入力として選択する入力回線選択部８1 ，８
2 とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期転送モード
において高速バス方式による多重化およびスイッチング
を行う多重化スイッチ装置に関する。
において高速バス方式による多重化およびスイッチング
を行う多重化スイッチ装置に関する。
【０００２】
【従来の技術】近年、Ｎ−ＩＳＤＮ（Narrowband - Int
egrated Services Digital Network）と呼ばれる、基本
速度インターフェース及び一次群速度インターフェース
のサービスを有するＩＳＤＮに対し、より高速なサービ
スを提供できるＢ−ＩＳＤＮ（Broadband Aspects of
ＩＳＤＮ ）が提供されている。
egrated Services Digital Network）と呼ばれる、基本
速度インターフェース及び一次群速度インターフェース
のサービスを有するＩＳＤＮに対し、より高速なサービ
スを提供できるＢ−ＩＳＤＮ（Broadband Aspects of
ＩＳＤＮ ）が提供されている。
【０００３】Ｂ−ＩＳＤＮには、相互通信型サービス、
対話型サービス、メッセージ型サービス、検索型サービ
ス等、様々な特徴があるが、これらの特徴は、非同期転
送モード（ＡＴＭ：Assynchronous Transfer Mode ）技
術によって実現されている。この非同期転送モードで
は、送信情報は４８バイトの固定長の情報ブロックに分
割され、宛先等を示す５バイトのラベル情報を付加して
ネットワークに送られる。
対話型サービス、メッセージ型サービス、検索型サービ
ス等、様々な特徴があるが、これらの特徴は、非同期転
送モード（ＡＴＭ：Assynchronous Transfer Mode ）技
術によって実現されている。この非同期転送モードで
は、送信情報は４８バイトの固定長の情報ブロックに分
割され、宛先等を示す５バイトのラベル情報を付加して
ネットワークに送られる。
【０００４】各通信端末からは、５バイトのラベル情報
を含むヘッダと、４８バイトの情報フィールドとから構
成される固定長（５３バイト）のブロック情報である、
セルと呼ばれる情報単位に多重化されてネットワーク内
を運ばれる。そして、ネットワークの分岐路に配置され
る各ノードでは、セル内のラベル情報に基づいてセルフ
ルーティングスイッチにより高速にハードウェアスイッ
チングされ、これを繰り返しながら目的の地点に伝送さ
れる。そこで宛先などのラベル情報の確認が行われ、順
次、元のメディア情報に組み立てられて通信が行われ
る。
を含むヘッダと、４８バイトの情報フィールドとから構
成される固定長（５３バイト）のブロック情報である、
セルと呼ばれる情報単位に多重化されてネットワーク内
を運ばれる。そして、ネットワークの分岐路に配置され
る各ノードでは、セル内のラベル情報に基づいてセルフ
ルーティングスイッチにより高速にハードウェアスイッ
チングされ、これを繰り返しながら目的の地点に伝送さ
れる。そこで宛先などのラベル情報の確認が行われ、順
次、元のメディア情報に組み立てられて通信が行われ
る。
【０００５】ＡＴＭでは、セルを伝送する際に、セルの
多重化や、セル毎に出力回線を選択するためのスイッチ
の機能が必要となる。この多重化およびスイッチ機能を
実現する手段の一つに、高速バス方式を採用した多重化
スイッチ装置がある。高速バス方式を採用した多重化ス
イッチ装置では、入力回線から入力されるセルの大多数
を出力回線へ転送する能力を備えた高速バスを利用する
ことにより、複数の入力回線から入力されるセルを多重
化するとともに、セルを任意の出力回線に選択的に出力
することにより、スイッチングを行う。
多重化や、セル毎に出力回線を選択するためのスイッチ
の機能が必要となる。この多重化およびスイッチ機能を
実現する手段の一つに、高速バス方式を採用した多重化
スイッチ装置がある。高速バス方式を採用した多重化ス
イッチ装置では、入力回線から入力されるセルの大多数
を出力回線へ転送する能力を備えた高速バスを利用する
ことにより、複数の入力回線から入力されるセルを多重
化するとともに、セルを任意の出力回線に選択的に出力
することにより、スイッチングを行う。
【０００６】図３は、従来の高速バス方式を採用した多
重化スイッチ装置の概略構成を示す。同図において、多
重化スイッチ装置１０１は、ｎ本の入力回線１０２1 〜
１０２n から入力されるセルをそれぞれ一時的に蓄積す
るバッファメモリ１０３1 〜１０３n と、各バッファメ
モリ１０３1 〜１０３n 中のいずれかに蓄積されたセル
を、信号線１０４1 〜１０４n を介して高速バス１０５
に出力するための入力回線選択部１０６と、高速バス１
０５および信号線１０７1 〜１０７2 を介して出力され
るセルが、転送すべきセルである場合だけ出力回線１０
８1 〜１０８2に出力するセル選択フィルタ１０９1 〜
１０９2 とを備えている。
重化スイッチ装置の概略構成を示す。同図において、多
重化スイッチ装置１０１は、ｎ本の入力回線１０２1 〜
１０２n から入力されるセルをそれぞれ一時的に蓄積す
るバッファメモリ１０３1 〜１０３n と、各バッファメ
モリ１０３1 〜１０３n 中のいずれかに蓄積されたセル
を、信号線１０４1 〜１０４n を介して高速バス１０５
に出力するための入力回線選択部１０６と、高速バス１
０５および信号線１０７1 〜１０７2 を介して出力され
るセルが、転送すべきセルである場合だけ出力回線１０
８1 〜１０８2に出力するセル選択フィルタ１０９1 〜
１０９2 とを備えている。
【０００７】入力回線１０２1 〜１０２n のいずれかか
ら入力されたセルは、対応するバッファメモリ１０３1
〜１０３n に一時的に蓄積する。入力回線選択部１０６
は、バッファメモリ１０３1 〜１０３n 内にセルが蓄積
されている場合、所定のアルゴリズムに基づいて、転送
すべきセルを蓄積しているバッファメモリ１０３1 〜１
０３n を選択する。これによって、任意の入力回線１０
２1 〜１０２n を選択したこととなり、選択されたバッ
ファメモリ１０３1 〜１０３n に蓄えられたセルを高速
バス１０５上に転送する。この入力回線１０２1 〜１０
２n の選択は、入力回線すべてに対して公平に行われ
る。
ら入力されたセルは、対応するバッファメモリ１０３1
〜１０３n に一時的に蓄積する。入力回線選択部１０６
は、バッファメモリ１０３1 〜１０３n 内にセルが蓄積
されている場合、所定のアルゴリズムに基づいて、転送
すべきセルを蓄積しているバッファメモリ１０３1 〜１
０３n を選択する。これによって、任意の入力回線１０
２1 〜１０２n を選択したこととなり、選択されたバッ
ファメモリ１０３1 〜１０３n に蓄えられたセルを高速
バス１０５上に転送する。この入力回線１０２1 〜１０
２n の選択は、入力回線すべてに対して公平に行われ
る。
【０００８】入力回線１０２1 〜１０２n から高速バス
１０５上に、順次セルを転送することによって高速バス
１０５上でセルの多重化を行う。多重化したセルは、す
べての信号線１０７1 〜１０７2 に出力される。そし
て、各信号線１０７1 〜１０７2 に接続されたセル選択
フィルタ１０９1 〜１０９2 は、信号線１０７1 〜１０
７2 を介して出力されてくるセルが１０７1 においては
出力回線１０８1 に、１０７2 においては、１０８2 に
転送すべきセルであるかどうかをそれぞれ判定する。判
定の結果、転送すべきセルであると判断すると、出力回
線１０８1 〜１０８2 に出力し、一方、転送すべきセル
でないと判断すると、セルを廃棄する。このように、入
力回線１０２1 〜１０２n と出力回線１０８1 〜１０８
2 との間でセルを転送することで、セルの多重化および
スイッチングを実現している。
１０５上に、順次セルを転送することによって高速バス
１０５上でセルの多重化を行う。多重化したセルは、す
べての信号線１０７1 〜１０７2 に出力される。そし
て、各信号線１０７1 〜１０７2 に接続されたセル選択
フィルタ１０９1 〜１０９2 は、信号線１０７1 〜１０
７2 を介して出力されてくるセルが１０７1 においては
出力回線１０８1 に、１０７2 においては、１０８2 に
転送すべきセルであるかどうかをそれぞれ判定する。判
定の結果、転送すべきセルであると判断すると、出力回
線１０８1 〜１０８2 に出力し、一方、転送すべきセル
でないと判断すると、セルを廃棄する。このように、入
力回線１０２1 〜１０２n と出力回線１０８1 〜１０８
2 との間でセルを転送することで、セルの多重化および
スイッチングを実現している。
【０００９】
【発明が解決しようとする課題】高速バス方式を採用し
た多重化スイッチ装置において、その多重化およびスイ
ッチング機能を実現するためには、入力回線の転送速度
が速くなるほど、また、入力回線の回線数が多くなるほ
ど、より高速な転送速度を有する高速バスが必要とな
る。このため、高速バスの転送速度によって、入力回線
の転送速度や回線数に制限が生じるという問題点があっ
た。
た多重化スイッチ装置において、その多重化およびスイ
ッチング機能を実現するためには、入力回線の転送速度
が速くなるほど、また、入力回線の回線数が多くなるほ
ど、より高速な転送速度を有する高速バスが必要とな
る。このため、高速バスの転送速度によって、入力回線
の転送速度や回線数に制限が生じるという問題点があっ
た。
【００１０】バスの転送速度は、一般に、バス幅と転送
クロック周波数との積で決定される。したがって、バス
をより高速化するためには、バス幅を拡張するか、転送
クロック周波数を高める必要があるわけである。しか
し、現実的には、バス幅を拡張したり、転送クロック周
波数を高めたりすることには、共に技術上の制約があ
り、バス幅の拡張や転送クロック周波数をより高めると
いうことは困難である。このため、バスの転送速度は、
ある一定値よりも大きくすることができないのが現状で
ある。
クロック周波数との積で決定される。したがって、バス
をより高速化するためには、バス幅を拡張するか、転送
クロック周波数を高める必要があるわけである。しか
し、現実的には、バス幅を拡張したり、転送クロック周
波数を高めたりすることには、共に技術上の制約があ
り、バス幅の拡張や転送クロック周波数をより高めると
いうことは困難である。このため、バスの転送速度は、
ある一定値よりも大きくすることができないのが現状で
ある。
【００１１】本発明の課題は、上記問題点を解決するた
めになされたものであり、入力回線や出力回線の転送速
度よりも内部バスの転送速度が遅い場合であっても、装
置全体としての転送速度を高速化する多重化スイッチ装
置を提供することにある。
めになされたものであり、入力回線や出力回線の転送速
度よりも内部バスの転送速度が遅い場合であっても、装
置全体としての転送速度を高速化する多重化スイッチ装
置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の多重化スイッチ
装置は、伝送先等を示すヘッダ情報と伝送内容を示すデ
ータ情報とを有し、入力回線から非同期転送モードで伝
送されるセルを、当該セルのヘッダ情報に基づいて、複
数の出力線中の任意の出力線から選択的に出力する出力
線選択出力部と、出力線選択出力部によって選択される
べき各出力線のそれぞれに設けられたバッファメモリ
と、バッファメモリの出力を入力端とし、単一の出力回
線を出力端とする複数のバスと、複数のバッファメモリ
中の、任意のバッファメモリからの出力を入力回線から
の入力として選択する入力回線選択部とを備えるように
構成している。
装置は、伝送先等を示すヘッダ情報と伝送内容を示すデ
ータ情報とを有し、入力回線から非同期転送モードで伝
送されるセルを、当該セルのヘッダ情報に基づいて、複
数の出力線中の任意の出力線から選択的に出力する出力
線選択出力部と、出力線選択出力部によって選択される
べき各出力線のそれぞれに設けられたバッファメモリ
と、バッファメモリの出力を入力端とし、単一の出力回
線を出力端とする複数のバスと、複数のバッファメモリ
中の、任意のバッファメモリからの出力を入力回線から
の入力として選択する入力回線選択部とを備えるように
構成している。
【００１３】この場合、出力線選択出力部は、バッファ
メモリ内におけるセルの蓄積量を参照し、その蓄積量が
一定値を越えた場合、セルを出力すべき出力線を変更す
るとともに、当該セルのヘッダ情報に出力回線を迂回す
る旨の情報を付加するように構成することが望ましい。
メモリ内におけるセルの蓄積量を参照し、その蓄積量が
一定値を越えた場合、セルを出力すべき出力線を変更す
るとともに、当該セルのヘッダ情報に出力回線を迂回す
る旨の情報を付加するように構成することが望ましい。
【００１４】
【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。
いて本発明を詳細に説明する。
【００１５】図１は、本実施形態における多重化スイッ
チ装置の要部構成を示すブロック図である。多重化スイ
ッチ装置１は、従来例と同様に、ｎ本の入力回線２1 〜
２nを備え、入力回線２1 〜２n には、それぞれ出力回
線選択部（出力線選択出力部）３1 〜３n を設けてい
る。出力回線選択部３1 〜３n は、セル内のヘッダ情報
に含まれるＶＣＩ（Virtual Channel Identifier）およ
びＶＰＩ（Virtual PathIdentifier ）の値に基づい
て、信号線４1 ，４2 のいずれか一方を選択し、セルを
転送する。
チ装置の要部構成を示すブロック図である。多重化スイ
ッチ装置１は、従来例と同様に、ｎ本の入力回線２1 〜
２nを備え、入力回線２1 〜２n には、それぞれ出力回
線選択部（出力線選択出力部）３1 〜３n を設けてい
る。出力回線選択部３1 〜３n は、セル内のヘッダ情報
に含まれるＶＣＩ（Virtual Channel Identifier）およ
びＶＰＩ（Virtual PathIdentifier ）の値に基づい
て、信号線４1 ，４2 のいずれか一方を選択し、セルを
転送する。
【００１６】各信号線４1 ，４2 には、入力されるセル
を一時的に蓄積するバッファメモリ５1 ，５2 をそれぞ
れ設け、バッファメモリ５1 ，５2 に蓄積されたセル
を、信号線６1 ，６2 を介して高速バス７1 ，７2 に出
力する。高速バス７1 ，７2 には、単一の出力回線
９1 ，９2 がそれぞれ接続されており、高速バス７1 ，
７2に入力されたセルは、出力回線９1 または出力回線
９2 を介して出力する。
を一時的に蓄積するバッファメモリ５1 ，５2 をそれぞ
れ設け、バッファメモリ５1 ，５2 に蓄積されたセル
を、信号線６1 ，６2 を介して高速バス７1 ，７2 に出
力する。高速バス７1 ，７2 には、単一の出力回線
９1 ，９2 がそれぞれ接続されており、高速バス７1 ，
７2に入力されたセルは、出力回線９1 または出力回線
９2 を介して出力する。
【００１７】また、各バッファメモリ５1 中のいずれか
に蓄積されたセルを、信号線６1 を介して高速バス７1
に出力するための入力回線選択部８1 と、各バッファメ
モリ５2 中のいずれかに蓄積されたセルを、信号線６2
を介して高速バス７2 に出力するための入力回線選択部
８2 とを設けている。このため、入力回線選択部８1お
よび各バッファメモリ５1 は、選択信号線１０11〜１０
1nによって接続され、入力回線選択部８2 および各バッ
ファメモリ５2 は、選択信号線１０21〜１０2nによって
接続されている。
に蓄積されたセルを、信号線６1 を介して高速バス７1
に出力するための入力回線選択部８1 と、各バッファメ
モリ５2 中のいずれかに蓄積されたセルを、信号線６2
を介して高速バス７2 に出力するための入力回線選択部
８2 とを設けている。このため、入力回線選択部８1お
よび各バッファメモリ５1 は、選択信号線１０11〜１０
1nによって接続され、入力回線選択部８2 および各バッ
ファメモリ５2 は、選択信号線１０21〜１０2nによって
接続されている。
【００１８】このように、本実施形態では、独立した２
組の高速バス７1 ，７2 を用いて、出力回線９1 ，９2
へのセルの転送を、各高速バス７1 ，７2 ごとに独立し
て行う。すなわち、出力線となる信号線６1 ，６2 ごと
に用意されたバッファメモリ５1 ，５2 に一時的に蓄積
されたセルは、入力回線選択部８1 ，８2 によって、適
切なアルゴリズムに基づいて選択し、高速バス７1 ，７
2 上に転送する。この処理を複数の入力回線２1 〜２n
に対して順次行うことにより、セルの多重化を行い、そ
の後、出力回線９1 ，９2 よりセルを出力する。
組の高速バス７1 ，７2 を用いて、出力回線９1 ，９2
へのセルの転送を、各高速バス７1 ，７2 ごとに独立し
て行う。すなわち、出力線となる信号線６1 ，６2 ごと
に用意されたバッファメモリ５1 ，５2 に一時的に蓄積
されたセルは、入力回線選択部８1 ，８2 によって、適
切なアルゴリズムに基づいて選択し、高速バス７1 ，７
2 上に転送する。この処理を複数の入力回線２1 〜２n
に対して順次行うことにより、セルの多重化を行い、そ
の後、出力回線９1 ，９2 よりセルを出力する。
【００１９】したがって、入力回線２1 〜２n や出力回
線９1 ，９2 の転送速度よりも高速バス７1 ，７2 の転
送速度が遅い場合であっても、２本の高速バス７1 ，７
2 を並列して利用することにより、装置全体としての転
送速度を高速化することができる。
線９1 ，９2 の転送速度よりも高速バス７1 ，７2 の転
送速度が遅い場合であっても、２本の高速バス７1 ，７
2 を並列して利用することにより、装置全体としての転
送速度を高速化することができる。
【００２０】図２は、他の実施形態における多重化スイ
ッチ装置の要部構成を示すブロック図である。なお、図
２において、図１に示す多重化スイッチ装置１と同一要
素部分には、同一符号を付している。前述した多重化ス
イッチ装置１では、高速バス７1 ，７2 を２本用意し、
これらを並列に利用することで、転送速度を高速化する
ものであった。しかし、転送すべきセルが１つの出力回
線に集中する場合には、高速バス７1 ，７2 の並列利用
の効果が薄れ、装置全体での転送速度は、高速バスが１
つしかない場合と同じくらいにまで低下することが考え
られる。
ッチ装置の要部構成を示すブロック図である。なお、図
２において、図１に示す多重化スイッチ装置１と同一要
素部分には、同一符号を付している。前述した多重化ス
イッチ装置１では、高速バス７1 ，７2 を２本用意し、
これらを並列に利用することで、転送速度を高速化する
ものであった。しかし、転送すべきセルが１つの出力回
線に集中する場合には、高速バス７1 ，７2 の並列利用
の効果が薄れ、装置全体での転送速度は、高速バスが１
つしかない場合と同じくらいにまで低下することが考え
られる。
【００２１】そこで、本実施形態の多重化スイッチ装置
１’は、転送速度の低下を抑えるために、各バッファメ
モリ５1 ，５2 から出力回線選択部３1'〜３n 'に、セル
蓄積量の情報を出力するための信号線１１1 ，１１2 を
設けている。そして、出力回線選択部３1 '〜３n 'では、
バッファメモリ５1 ，５2 内に蓄積されているセルがあ
る一定値を越えた場合、当該バッファメモリにセルを書
き込むのを停止し、セルの転送先を空いている他のバッ
ファメモリへと変更する。
１’は、転送速度の低下を抑えるために、各バッファメ
モリ５1 ，５2 から出力回線選択部３1'〜３n 'に、セル
蓄積量の情報を出力するための信号線１１1 ，１１2 を
設けている。そして、出力回線選択部３1 '〜３n 'では、
バッファメモリ５1 ，５2 内に蓄積されているセルがあ
る一定値を越えた場合、当該バッファメモリにセルを書
き込むのを停止し、セルの転送先を空いている他のバッ
ファメモリへと変更する。
【００２２】転送先を変更した場合、当該セルのヘッダ
情報に、出力回線を迂回したことを示す情報を付加して
おく。これによって、当該セルを受け取った交換機、ク
ロスコネクタ、セルの分離装置等では、ヘッダ情報内の
迂回したことを示す情報に基づいて、セルを正規の出力
回線を介して所望の受信者に伝送する。そして、一定値
を越えていたバッファメモリの蓄積量が、一定値以下と
なった場合には、セルの迂回を止めて、通常の出力回線
を選択してバッファメモリに書き込む。
情報に、出力回線を迂回したことを示す情報を付加して
おく。これによって、当該セルを受け取った交換機、ク
ロスコネクタ、セルの分離装置等では、ヘッダ情報内の
迂回したことを示す情報に基づいて、セルを正規の出力
回線を介して所望の受信者に伝送する。そして、一定値
を越えていたバッファメモリの蓄積量が、一定値以下と
なった場合には、セルの迂回を止めて、通常の出力回線
を選択してバッファメモリに書き込む。
【００２３】このように、本実施形態では、セルの転送
先が１つの出力回線に集中し、バッファメモリ５1 ，５
2 のいずれかのセルの蓄積量がある一定値を超えた場
合、相当するバッファメモリ５1 ，５2 から出力回線選
択部３1 '〜３n 'に通知し、それを受けた出力回線選択部
３1 '〜３n 'は、転送が集中している出力回線に転送され
るべきセルを、比較的空いている出力回線へと迂回する
処置を施し、対応する出力回線のバッファメモリに対し
てセルを書き込む。その際、セルのヘッダ情報には、迂
回処置を施したことを付加する。これによって、迂回処
置を施されたセルは、比較的空いている出力回線を経由
した上で、その先に存在する機器によって、正規の回線
に戻され、伝送すべき受信者のもとに送られる。
先が１つの出力回線に集中し、バッファメモリ５1 ，５
2 のいずれかのセルの蓄積量がある一定値を超えた場
合、相当するバッファメモリ５1 ，５2 から出力回線選
択部３1 '〜３n 'に通知し、それを受けた出力回線選択部
３1 '〜３n 'は、転送が集中している出力回線に転送され
るべきセルを、比較的空いている出力回線へと迂回する
処置を施し、対応する出力回線のバッファメモリに対し
てセルを書き込む。その際、セルのヘッダ情報には、迂
回処置を施したことを付加する。これによって、迂回処
置を施されたセルは、比較的空いている出力回線を経由
した上で、その先に存在する機器によって、正規の回線
に戻され、伝送すべき受信者のもとに送られる。
【００２４】以上説明したように、本実施形態では、独
立した２組の高速バス７1 ，７2 を並列利用することに
よって、たとえ、高速バスの転送速度が、入力回線や出
力回線の転送速度よりも遅い場合であっても、装置全体
としての転送速度を高速化することができる。この場
合、セルの転送先となる出力回線の状態によって、動的
に出力先を変更することによって、パフォーマンスの低
下を防止する。
立した２組の高速バス７1 ，７2 を並列利用することに
よって、たとえ、高速バスの転送速度が、入力回線や出
力回線の転送速度よりも遅い場合であっても、装置全体
としての転送速度を高速化することができる。この場
合、セルの転送先となる出力回線の状態によって、動的
に出力先を変更することによって、パフォーマンスの低
下を防止する。
【００２５】なお、前述の実施形態では、高速バスの数
を２つとした場合にを例に採って説明したが、高速バス
に接続する出力回線数が３以上ある場合には、出力回線
選択部の数を対応させることによって、３以上の高速バ
スを並列に用いることも可能である。この数は、システ
ム構成に合わせて変更することは自由である。
を２つとした場合にを例に採って説明したが、高速バス
に接続する出力回線数が３以上ある場合には、出力回線
選択部の数を対応させることによって、３以上の高速バ
スを並列に用いることも可能である。この数は、システ
ム構成に合わせて変更することは自由である。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、複数の出力回線に対して、それぞれ独立して
作用する高速バスを設け、これらの高速バスを並列利用
することにより、装置全体の転送速度を高速化すること
ができる。また、バッファメモリ内のセルの蓄積量があ
る一定値を越えた場合、より効率の良い出力回線を選択
することで、高速バスを並列利用する際のパフォーマン
スの低下を防止することができる。
によれば、複数の出力回線に対して、それぞれ独立して
作用する高速バスを設け、これらの高速バスを並列利用
することにより、装置全体の転送速度を高速化すること
ができる。また、バッファメモリ内のセルの蓄積量があ
る一定値を越えた場合、より効率の良い出力回線を選択
することで、高速バスを並列利用する際のパフォーマン
スの低下を防止することができる。
【図１】本発明の第一実施形態における多重化スイッチ
装置の要部構成を示すブロック図である。
装置の要部構成を示すブロック図である。
【図２】本発明の第二実施形態における多重化スイッチ
装置の要部構成を示すブロック図である。
装置の要部構成を示すブロック図である。
【図３】従来の高速バス方式を採用した多重化スイッチ
装置の概略構成を示すブロック図である。
装置の概略構成を示すブロック図である。
１ 多重化スイッチ装置 ２1 〜２n 入力回線 ３1 〜３n 出力回線選択部（出力線選択出力部） ４1 ，４2 信号線（出力線） ５1 ，５2 バッファメモリ ６1 ，６2 信号線 ７1 ，７2 高速バス ８1 ，８2 入力回線選択部 ９1 ，９2 出力回線 １０11〜１０1n 選択信号線 １１1 〜１１2 信号線 １０１ 多重化スイッチ装置 １０２1 〜１０２n 入力回線 １０３1 〜１０３n バッファメモリ １０４1 〜１０４n 信号線 １０５ 高速バス １０６ 入力回線選択部 １０７1 〜１０７2 信号線 １０８1 〜１０８2 出力回線 １０９1 〜１０９2 セル選択フィルタ
Claims (3)
- 【請求項１】入力回線から非同期転送モードで伝送され
るセルを、複数の出力線中の任意の出力線から選択的に
出力する出力線選択出力部と、 出力線選択出力部によって選択されるべき各出力線のそ
れぞれに設けられたバッファメモリと、 バッファメモリの出力を入力端とし、単一の出力回線を
出力端とする複数のバスと、 複数のバッファメモリ中の、任意のバッファメモリから
の出力を入力回線からの入力として選択する入力回線選
択部と、 を備えることを特徴とする多重化スイッチ装置。 - 【請求項２】伝送先等を示すヘッダ情報と伝送内容を示
すデータ情報とを有し、入力回線から非同期転送モード
で伝送されるセルを、当該セルのヘッダ情報に基づい
て、複数の出力線中の任意の出力線から選択的に出力す
る出力線選択出力部と、 出力線選択出力部によって選択されるべき各出力線のそ
れぞれに設けられたバッファメモリと、 バッファメモリの出力を入力端とし、単一の出力回線を
出力端とする複数のバスと、 複数のバッファメモリ中の、任意のバッファメモリから
の出力を入力回線からの入力として選択する入力回線選
択部と、 を備えることを特徴とする多重化スイッチ装置。 - 【請求項３】前記出力線選択出力部は、バッファメモリ
内におけるセルの蓄積量を参照し、その蓄積量が一定値
を越えた場合、セルを出力すべき出力線を変更するとと
もに、当該セルのヘッダ情報に出力回線を迂回する旨の
情報を付加することを特徴とする請求項１または２記載
の多重化スイッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17293697A JPH114234A (ja) | 1997-06-12 | 1997-06-12 | 多重化スイッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17293697A JPH114234A (ja) | 1997-06-12 | 1997-06-12 | 多重化スイッチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114234A true JPH114234A (ja) | 1999-01-06 |
Family
ID=15951103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17293697A Pending JPH114234A (ja) | 1997-06-12 | 1997-06-12 | 多重化スイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384996B1 (ko) * | 1999-08-20 | 2003-05-22 | 주식회사 케이티 | 비동기 전송모드 셀 스위칭 기능을 이용한 패킷 교환기 구조 및 그 처리방법 |
| JP2005198300A (ja) * | 2003-12-29 | 2005-07-21 | Fujitsu Ltd | Ｌａｎサービスユニット帯域を増やすシステム及び装置 |
-
1997
- 1997-06-12 JP JP17293697A patent/JPH114234A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384996B1 (ko) * | 1999-08-20 | 2003-05-22 | 주식회사 케이티 | 비동기 전송모드 셀 스위칭 기능을 이용한 패킷 교환기 구조 및 그 처리방법 |
| JP2005198300A (ja) * | 2003-12-29 | 2005-07-21 | Fujitsu Ltd | Ｌａｎサービスユニット帯域を増やすシステム及び装置 |
| JP4485348B2 (ja) * | 2003-12-29 | 2010-06-23 | 富士通株式会社 | Ｌａｎサービスユニット帯域を増やすシステム及び装置 |
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