JPH07283813A - 出力バッファ型ａｔｍスイッチ - Google Patents
出力バッファ型ａｔｍスイッチInfo
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- JPH07283813A JPH07283813A JP6699294A JP6699294A JPH07283813A JP H07283813 A JPH07283813 A JP H07283813A JP 6699294 A JP6699294 A JP 6699294A JP 6699294 A JP6699294 A JP 6699294A JP H07283813 A JPH07283813 A JP H07283813A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 出力バッファ型ＡＴＭスイッチにおいて、出
力ポート側にバッファを２段階構成とし、数倍の回線速
度でトラヒックの選択的廃棄を行う。 【構成】 ＡＴＭセルスイッチと各入出力ポートと各出
力ポート対応の出力バッファからなる基本スイッチ部に
おいて、基本スイッチ部の各出回線対応に設けられたト
ラヒック制御部を有し、トラヒック制御部は基本スイッ
チ内の出力バッファより、セルを出回線の回線速度以上
のレートで読み出すセル読み込み制御回路と、読み込ん
だセルのヘッダ部をチェックするフィルタリング回路と
フィルタリングの結果廃棄されなかったセルを蓄える第
２の出力バッファを有する出力バッファ型ＡＴＭスイッ
チ。
力ポート側にバッファを２段階構成とし、数倍の回線速
度でトラヒックの選択的廃棄を行う。 【構成】 ＡＴＭセルスイッチと各入出力ポートと各出
力ポート対応の出力バッファからなる基本スイッチ部に
おいて、基本スイッチ部の各出回線対応に設けられたト
ラヒック制御部を有し、トラヒック制御部は基本スイッ
チ内の出力バッファより、セルを出回線の回線速度以上
のレートで読み出すセル読み込み制御回路と、読み込ん
だセルのヘッダ部をチェックするフィルタリング回路と
フィルタリングの結果廃棄されなかったセルを蓄える第
２の出力バッファを有する出力バッファ型ＡＴＭスイッ
チ。
Description
【０００１】
【産業上の利用分野】本発明は、固定長のセル単位に分
割された情報を非同期転送モードで交換するＡＴＭスイ
ッチに関し、特にトラヒック制御機能を有するＡＴＭス
イッチの構成に関する。
割された情報を非同期転送モードで交換するＡＴＭスイ
ッチに関し、特にトラヒック制御機能を有するＡＴＭス
イッチの構成に関する。
【０００２】
【従来の技術】情報を固定長のセル単位に分割し、非同
期転送モードで交換するＡＴＭスイッチが、次世代の広
帯域通信用交換機として有力視されている。ＡＴＭスイ
ッチは、各セルのヘッダ領域に書かれた識別子をもとに
セル毎に、セルをスイッチングする。図３は本発明の基
本となる出力バッファ型のＡＴＭスイッチの一構成例で
ある。図中２−１はＡＴＭセルスイッチの内部バス、２
−２1 〜２−２n は入力ポート、２−３1 〜２−３n は
出力ポート、２−４1 〜２−４n は内部バスへの送信回
路、２−５1 〜２−５n は内部バスからの受信回路、２
−６1 〜２−６nは出力バッファ、２−７はスイッチ制
御部である。
期転送モードで交換するＡＴＭスイッチが、次世代の広
帯域通信用交換機として有力視されている。ＡＴＭスイ
ッチは、各セルのヘッダ領域に書かれた識別子をもとに
セル毎に、セルをスイッチングする。図３は本発明の基
本となる出力バッファ型のＡＴＭスイッチの一構成例で
ある。図中２−１はＡＴＭセルスイッチの内部バス、２
−２1 〜２−２n は入力ポート、２−３1 〜２−３n は
出力ポート、２−４1 〜２−４n は内部バスへの送信回
路、２−５1 〜２−５n は内部バスからの受信回路、２
−６1 〜２−６nは出力バッファ、２−７はスイッチ制
御部である。
【０００３】一般に出力バッファ型ＡＴＭスイッチで
は、内部バス２−１のスループットは、各入力ポートの
スループットの合計より大きい。ここで各入力ポート２
−２1〜２−２n および各出力ポート２−３1 〜２−３n
の回線速度を全てｍｂｐｓとすると、内部バス２−１
のスループットはｎ×ｍｂｐｓ以上ある。従って各入力
ポートから見れば、たとえセルが連続して到着しても、
セルが１つポートに到着する時間内に必ずセルを１つ内
部バスに送出することができるため、入力ポート側にタ
イミング調整用として数セル分のバッファを用意してお
けば十分である。すなわち入力ポート側ではセルの廃棄
は起こらない。 入力ポート２−４1 〜２−４n より入
力されるセルは送信回路２−４1 〜２−４n を介して内
部バス２−１に送信される。内部バス２−１への各ポー
トからの送信権はスイッチ制御部２−７によって制御さ
れている。具体的には時分割的にサイクリックに送信権
を各ポートに与える方法でもよい。各ポートの送信回路
２−４1 〜２−４n は、内部に数セル分のバッファを用
い、スイッチ制御部２−７の送信権信号に従ってセルを
内部バス２−１に送信する。バス上に多重されたセル
は、各ポートの受信回路２−５1 〜２−５n によりヘッ
ダ部をチェックされ、当ポート宛のセルのみが取り込ま
れて出力バッファ２−６1 〜２−６n に受信される。
は、内部バス２−１のスループットは、各入力ポートの
スループットの合計より大きい。ここで各入力ポート２
−２1〜２−２n および各出力ポート２−３1 〜２−３n
の回線速度を全てｍｂｐｓとすると、内部バス２−１
のスループットはｎ×ｍｂｐｓ以上ある。従って各入力
ポートから見れば、たとえセルが連続して到着しても、
セルが１つポートに到着する時間内に必ずセルを１つ内
部バスに送出することができるため、入力ポート側にタ
イミング調整用として数セル分のバッファを用意してお
けば十分である。すなわち入力ポート側ではセルの廃棄
は起こらない。 入力ポート２−４1 〜２−４n より入
力されるセルは送信回路２−４1 〜２−４n を介して内
部バス２−１に送信される。内部バス２−１への各ポー
トからの送信権はスイッチ制御部２−７によって制御さ
れている。具体的には時分割的にサイクリックに送信権
を各ポートに与える方法でもよい。各ポートの送信回路
２−４1 〜２−４n は、内部に数セル分のバッファを用
い、スイッチ制御部２−７の送信権信号に従ってセルを
内部バス２−１に送信する。バス上に多重されたセル
は、各ポートの受信回路２−５1 〜２−５n によりヘッ
ダ部をチェックされ、当ポート宛のセルのみが取り込ま
れて出力バッファ２−６1 〜２−６n に受信される。
【０００４】受信側では一般に出力バッファに受信した
セルを受信した順に出回線に送出すればよいが、出力ポ
ート側では輻輳のためセルの廃棄が起こる可能性があ
り、出力バッファのフィルタリング機能が必要となる。
また、ＬＡＮの宛先アドレス識別のため出力バッファの
フィルタリング機能が必要となる。
セルを受信した順に出回線に送出すればよいが、出力ポ
ート側では輻輳のためセルの廃棄が起こる可能性があ
り、出力バッファのフィルタリング機能が必要となる。
また、ＬＡＮの宛先アドレス識別のため出力バッファの
フィルタリング機能が必要となる。
【０００５】出力バッファの輻輳制御のためのフィルタ
リングは、例えば、同時に複数の入力ポートから特定の
出力ポート宛のセルが到着した場合、１セル時間内に複
数のセルが特定の出力ポートに到着するので、出力され
るのは１セル時間内に１セルだけであり、入るセルの方
が多く、バッファにセルが溜ってゆき、ついにはバッフ
ァがオーバフローし、セルが廃棄されることになる。こ
のようなバッファオーバーフローの一つの対策としてセ
ルの優先レベルによる廃棄処理がある。これは、出力バ
ッファの残り容量が一定量以下になった時に優先度の低
いセルを積極的に廃棄して、優先度の高いセルの廃棄を
防ぐ方法である。この場合、受信回路はセルのヘッダに
書かれた優先度レベルをチェックして低優先度のセルを
廃棄する。特願平３−１５０１２３はこのような制御を
行う構成例を示しているが、この構成では出力バッファ
のフィルタリングはスイッチ速度で行う必要がある。
リングは、例えば、同時に複数の入力ポートから特定の
出力ポート宛のセルが到着した場合、１セル時間内に複
数のセルが特定の出力ポートに到着するので、出力され
るのは１セル時間内に１セルだけであり、入るセルの方
が多く、バッファにセルが溜ってゆき、ついにはバッフ
ァがオーバフローし、セルが廃棄されることになる。こ
のようなバッファオーバーフローの一つの対策としてセ
ルの優先レベルによる廃棄処理がある。これは、出力バ
ッファの残り容量が一定量以下になった時に優先度の低
いセルを積極的に廃棄して、優先度の高いセルの廃棄を
防ぐ方法である。この場合、受信回路はセルのヘッダに
書かれた優先度レベルをチェックして低優先度のセルを
廃棄する。特願平３−１５０１２３はこのような制御を
行う構成例を示しているが、この構成では出力バッファ
のフィルタリングはスイッチ速度で行う必要がある。
【０００６】また、ＬＡＮ上のパケットデータをＡＴＭ
で転送する場合、ＬＡＮの宛先アドレスの識別のための
フィルタリングは、ＬＡＮで用いられているパケットを
分割し、それぞれにＡＴＭヘッダを付加して送るが、こ
の場合のルーティング方法としてＡＴＭヘッダのアドレ
スではブロードキャスト表示にして全ポートに一旦受信
させて、その後、各受信回路でパケットの宛先アドレス
をチェックして、自ポート宛以外のパケットを各ポート
で廃棄する方法がある。この構成でもフィルタリングは
スイッチ速度で行わなければならない。
で転送する場合、ＬＡＮの宛先アドレスの識別のための
フィルタリングは、ＬＡＮで用いられているパケットを
分割し、それぞれにＡＴＭヘッダを付加して送るが、こ
の場合のルーティング方法としてＡＴＭヘッダのアドレ
スではブロードキャスト表示にして全ポートに一旦受信
させて、その後、各受信回路でパケットの宛先アドレス
をチェックして、自ポート宛以外のパケットを各ポート
で廃棄する方法がある。この構成でもフィルタリングは
スイッチ速度で行わなければならない。
【０００７】
【発明が解決しようとする課題】以上のようなフィルタ
リング処理を従来のスイッチの受信回路で行う場合に
は、出力バッファに入れる前段階で行うため、処理を内
部バスの速度で行わなければならない。上述したように
内部バスの速度は、各回線速度の回線数倍以上であり、
例えば各回線速度６００Ｍｂｐｓで１６×１６のスイッ
チでは、９．６Ｇｂｐｓの速度で入力されるセルをフィ
ルタリングしなければならないことになる。本発明の目
的は、ＡＴＭスイッチの各出力ポート側のバッファを２
段階構成にし、第１の出力バッファで該出力ポート宛の
セルを全て一旦受信することによりスイッチ速度を吸収
し、しかる後に第１の出力バッファから第２の出力バッ
ファに転送する際に必要なフィルタリング等の処理を行
い、スイッチ速度より低速でフィルタリング処理を行う
ことを可能とするＡＴＭスイッチを提供することであ
る。
リング処理を従来のスイッチの受信回路で行う場合に
は、出力バッファに入れる前段階で行うため、処理を内
部バスの速度で行わなければならない。上述したように
内部バスの速度は、各回線速度の回線数倍以上であり、
例えば各回線速度６００Ｍｂｐｓで１６×１６のスイッ
チでは、９．６Ｇｂｐｓの速度で入力されるセルをフィ
ルタリングしなければならないことになる。本発明の目
的は、ＡＴＭスイッチの各出力ポート側のバッファを２
段階構成にし、第１の出力バッファで該出力ポート宛の
セルを全て一旦受信することによりスイッチ速度を吸収
し、しかる後に第１の出力バッファから第２の出力バッ
ファに転送する際に必要なフィルタリング等の処理を行
い、スイッチ速度より低速でフィルタリング処理を行う
ことを可能とするＡＴＭスイッチを提供することであ
る。
【０００８】
【課題を解決するための手段】本発明の出力バッファ型
ＡＴＭスイッチは、ＡＴＭ交換システムにおけるＡＴＭ
セルスイッチと、各出力ポート対応の出力バッファと、
スイッチ制御部を有する出力バッファ型ＡＴＭスイッチ
において、前記各出力ポート対応の出力バッファ毎に設
けられ、当該出力バッファからセルを出回線の回線速度
以上のビットレートで読み出し、当該回線に出力すべき
セルのみを蓄積する出力トラヒック制御手段を有する。
ＡＴＭスイッチは、ＡＴＭ交換システムにおけるＡＴＭ
セルスイッチと、各出力ポート対応の出力バッファと、
スイッチ制御部を有する出力バッファ型ＡＴＭスイッチ
において、前記各出力ポート対応の出力バッファ毎に設
けられ、当該出力バッファからセルを出回線の回線速度
以上のビットレートで読み出し、当該回線に出力すべき
セルのみを蓄積する出力トラヒック制御手段を有する。
【０００９】更に、前記出力トラヒック制御手段は、出
力バッファからセルを出回線の回線速度以上のビットレ
ートで読み出す読み込み制御回路と、読み出したセルの
ヘッダから当該出回線に出力すべきセルのみを抽出する
フィルタリング回路と、フィルタリング回路によって抽
出されたセルを蓄積する第２の出力バッファとからな
る。
力バッファからセルを出回線の回線速度以上のビットレ
ートで読み出す読み込み制御回路と、読み出したセルの
ヘッダから当該出回線に出力すべきセルのみを抽出する
フィルタリング回路と、フィルタリング回路によって抽
出されたセルを蓄積する第２の出力バッファとからな
る。
【００１０】また、前記フィルタリング回路は、セルの
優先レベルを検出する手段と、第２の出力バッファの残
り容量を検出する手段を有する。
優先レベルを検出する手段と、第２の出力バッファの残
り容量を検出する手段を有する。
【００１１】更にまた、前記出力トラヒック制御手段は
前記セル読み込み制御回路と、前記フィルタリング回路
と、優先レベルに対応するセルを蓄積する複数の第２の
出力バッファを有する。
前記セル読み込み制御回路と、前記フィルタリング回路
と、優先レベルに対応するセルを蓄積する複数の第２の
出力バッファを有する。
【００１２】
【作用】本発明によれば、ＡＴＭスイッチの各出力ポー
ト側の出力バッファを２段階構成にし、第１の出力バッ
ファで該出力ポート宛のセルを全て一旦受信することに
よりスイッチ速度を吸収し、しかる後に第１の出力バッ
ファから第２の出力バッファに転送する際に必要なフィ
ルタリング等の処理をスイッチ速度より低速で行うた
め、スイッチ速度より低速でフィルタリング処理を行う
ことが可能となる。
ト側の出力バッファを２段階構成にし、第１の出力バッ
ファで該出力ポート宛のセルを全て一旦受信することに
よりスイッチ速度を吸収し、しかる後に第１の出力バッ
ファから第２の出力バッファに転送する際に必要なフィ
ルタリング等の処理をスイッチ速度より低速で行うた
め、スイッチ速度より低速でフィルタリング処理を行う
ことが可能となる。
【００１３】
【実施例】次に本発明の実施例を図を用いて説明する。
図１は本発明の出力バッファ型ＡＴＭスイッチの一実施
例を示す図、図２は本発明のトラヒック制御部の一実施
例の動作説明図である。本発明の出力バッファ型ＡＴＭ
スイッチは、図３と同様、内部バス１−１、入力ポート
１−２1 〜１−２n 、出力ポート１−３1 〜１−３ n 、
送信回路１−４1 〜１−４n 、受信回路１−５1 〜１−
５n 、出力バッファ１−６1 〜１−６n 、スイッチ制御
部１−７および本発明のトラヒック制御部１−８1 〜１
−８n よりなり、トラヒック制御部は更に、読み込み制
御回路１−９ 1 〜１−９n 、フィルタリング回路１−１
０1 〜１−１０n および第２の出力バッファ１−１１1
〜１−１１n よりなる。
図１は本発明の出力バッファ型ＡＴＭスイッチの一実施
例を示す図、図２は本発明のトラヒック制御部の一実施
例の動作説明図である。本発明の出力バッファ型ＡＴＭ
スイッチは、図３と同様、内部バス１−１、入力ポート
１−２1 〜１−２n 、出力ポート１−３1 〜１−３ n 、
送信回路１−４1 〜１−４n 、受信回路１−５1 〜１−
５n 、出力バッファ１−６1 〜１−６n 、スイッチ制御
部１−７および本発明のトラヒック制御部１−８1 〜１
−８n よりなり、トラヒック制御部は更に、読み込み制
御回路１−９ 1 〜１−９n 、フィルタリング回路１−１
０1 〜１−１０n および第２の出力バッファ１−１１1
〜１−１１n よりなる。
【００１４】各出力ポート対応の受信回路１−５1 〜１
−５n は、内部バス１−１上を流れるセルの内、自出力
ポート宛のセルのみを選択的に受信し、出力バッファ１
−６ 1 〜１−６n に一旦蓄える。出力バッファ１−６1
〜１−６n に一旦蓄えられたセルは読み込み制御回路１
−９1 〜１−９n により回線速度の数倍の速度でフィル
タリング回路１−１０1 〜１−１０n に入力される。
−５n は、内部バス１−１上を流れるセルの内、自出力
ポート宛のセルのみを選択的に受信し、出力バッファ１
−６ 1 〜１−６n に一旦蓄える。出力バッファ１−６1
〜１−６n に一旦蓄えられたセルは読み込み制御回路１
−９1 〜１−９n により回線速度の数倍の速度でフィル
タリング回路１−１０1 〜１−１０n に入力される。
【００１５】ここで回線速度ではなく回線速度の数倍の
速度で読み出すのは、セル到着のゆらぎを吸収するた
め、およびＬＡＮパケットのブロードキャストによる余
剰分を吸収するためであり、平均的な回線割当を事前に
行なうことを前提とすれば、回線速度の２〜３倍程度の
速度で十分である。すなわち、回線速度の数倍の処理速
度が必要なのは、フィルタリングで捨てられるセルを除
いた速度が最大回線速度を保てるためである。
速度で読み出すのは、セル到着のゆらぎを吸収するた
め、およびＬＡＮパケットのブロードキャストによる余
剰分を吸収するためであり、平均的な回線割当を事前に
行なうことを前提とすれば、回線速度の２〜３倍程度の
速度で十分である。すなわち、回線速度の数倍の処理速
度が必要なのは、フィルタリングで捨てられるセルを除
いた速度が最大回線速度を保てるためである。
【００１６】フィルタリング回路１−１０1 〜１−１０
n は入力されたセルのヘッダ部またはセルの中身のＬＡ
Ｎ宛先アドレス部等をチェックし、必要に応じてセルを
廃棄して、廃棄しなかったセルを出力バッファ１−１１
1 〜１−１１n に入力する。出力バッファ１−１１1 〜
１−１１n に入力されたセルは出力ポート１−３1 〜１
−３n に回線速度で出力される。
n は入力されたセルのヘッダ部またはセルの中身のＬＡ
Ｎ宛先アドレス部等をチェックし、必要に応じてセルを
廃棄して、廃棄しなかったセルを出力バッファ１−１１
1 〜１−１１n に入力する。出力バッファ１−１１1 〜
１−１１n に入力されたセルは出力ポート１−３1 〜１
−３n に回線速度で出力される。
【００１７】次に図２により複数の出力バッファを有す
るトラヒック制御部の動作について説明する。フィルタ
リング回路内の優先レベル検出手段（不図示）は、入力
したセルのヘッダに書かれた優先レベルに応じて、対応
する優先レベル別第２の出力バッファ（以下バッファと
称す）にセルを転送する。この際、各優先レベル別バッ
ファにはバッファ残り容量検出手段（不図示）が設けら
れており、検出した各バッファの残り容量を残り容量信
号によってフィルタリング回路に知らせる。フィルタリ
ング回路は各バッファから知らされる残り容量信号によ
ってバッファの使用量を知り、例えばもし次にフィルタ
リング回路より優先レベル別バッファに転送すべきセル
のレベルが２でレベル２のバッファの残り容量が一定量
より小さい場合には前記転送すべきセルを廃棄する。も
し、次にフィルタリング回路より優先レベル別バッファ
に転送すべきセルのレベルが１で、レベル１のバッファ
の残り容量が一定量より小さい場合にはセルをレベル１
のバッファの残り容量が前記一定量以上になるまでフィ
ルタリング回路に止めておくと共に、バックプレッシャ
ー信号により、読み込み制御回路は次のセルをスイッチ
より読み込むのをやめる。優先レベル別バッファに蓄え
られたセルは優先レベルに応じて読み出されて出力ポー
トに出力される。例えば、レベル２のバッファの残り容
量が特定量以下になるまではレベル１のバッファからの
み読み出し、レベル２のバッファの残り容量が特定量を
越えている場合には交互に読み出すなど複雑なフィルタ
リング制御に対応する。
るトラヒック制御部の動作について説明する。フィルタ
リング回路内の優先レベル検出手段（不図示）は、入力
したセルのヘッダに書かれた優先レベルに応じて、対応
する優先レベル別第２の出力バッファ（以下バッファと
称す）にセルを転送する。この際、各優先レベル別バッ
ファにはバッファ残り容量検出手段（不図示）が設けら
れており、検出した各バッファの残り容量を残り容量信
号によってフィルタリング回路に知らせる。フィルタリ
ング回路は各バッファから知らされる残り容量信号によ
ってバッファの使用量を知り、例えばもし次にフィルタ
リング回路より優先レベル別バッファに転送すべきセル
のレベルが２でレベル２のバッファの残り容量が一定量
より小さい場合には前記転送すべきセルを廃棄する。も
し、次にフィルタリング回路より優先レベル別バッファ
に転送すべきセルのレベルが１で、レベル１のバッファ
の残り容量が一定量より小さい場合にはセルをレベル１
のバッファの残り容量が前記一定量以上になるまでフィ
ルタリング回路に止めておくと共に、バックプレッシャ
ー信号により、読み込み制御回路は次のセルをスイッチ
より読み込むのをやめる。優先レベル別バッファに蓄え
られたセルは優先レベルに応じて読み出されて出力ポー
トに出力される。例えば、レベル２のバッファの残り容
量が特定量以下になるまではレベル１のバッファからの
み読み出し、レベル２のバッファの残り容量が特定量を
越えている場合には交互に読み出すなど複雑なフィルタ
リング制御に対応する。
【００１８】
【発明の効果】本発明によれば、スイッチ速度を一旦第
１段目の出力バッファで吸収したのち、第２段目の出力
バッファに回線速度相当で転送しながらセルの処理がで
きるので、輻輳状態に応じた複数の優先レベル毎の廃棄
処理や、セルヘッダの内側に書かれたＬＡＮの宛先アド
レスを用いたフィルタリング等の複雑な処理を、実績が
多く安定しているスイッチング素子により、回線速度の
数倍程度の低速処理で行うことが可能となる。
１段目の出力バッファで吸収したのち、第２段目の出力
バッファに回線速度相当で転送しながらセルの処理がで
きるので、輻輳状態に応じた複数の優先レベル毎の廃棄
処理や、セルヘッダの内側に書かれたＬＡＮの宛先アド
レスを用いたフィルタリング等の複雑な処理を、実績が
多く安定しているスイッチング素子により、回線速度の
数倍程度の低速処理で行うことが可能となる。
【００１９】例えば回線速度６００Ｍｂｐｓで１６×１
６のスイッチの場合、従来構成では９．６Ｇｂｐｓのビ
ットストリームの処理が必要であるのに対して、本発明
では回線速度６００Ｍｂｐｓの数倍の速度での処理でよ
い。
６のスイッチの場合、従来構成では９．６Ｇｂｐｓのビ
ットストリームの処理が必要であるのに対して、本発明
では回線速度６００Ｍｂｐｓの数倍の速度での処理でよ
い。
【図１】本発明の出力バッファ型ＡＴＭスイッチの一実
施例を示す構成図。
施例を示す構成図。
【図２】本発明のトラヒック制御部の一実施例の動作説
明図である。
明図である。
【図３】従来の出力バッファ型ＡＴＭスイッチの構成
図。
図。
１−１ 内部バス １−２1 〜１−２n 入力ポート １−３1 〜１−３n 出力ポート １−４1 〜１−４n 送信回路 １−５1 〜１−５n 受信回路 １−６1 〜１−６n 出力バッファ １−７ スイッチ制御部 １−８1 〜１−８n トラヒック制御部 １−９1 〜１−９n 読み込み制御回路 １−１０1 〜１−１０n フィルタリング回路 １−１１1 〜１−１１n 第２の出力バッファ
Claims (4)
- 【請求項１】 ＡＴＭ交換システムにおけるＡＴＭセル
スイッチと、各出力ポート対応の出力バッファと、スイ
ッチ制御部を有する出力バッファ型ＡＴＭスイッチにお
いて、 前記各出力ポート対応の出力バッファ毎に設けられ、当
該出力バッファからセルを出回線の回線速度以上のビッ
トレートで読み出し、当該回線に出力すべきセルのみを
蓄積する出力トラヒック制御手段を有することを特徴と
する出力バッファ型ＡＴＭスイッチ。 - 【請求項２】 前記出力トラヒック制御手段が、出力バ
ッファからセルを出回線の回線速度以上のビットレート
で読み出す読み込み制御回路と、読み出したセルのヘッ
ダから当該出回線に出力すべきセルのみを抽出するフィ
ルタリング回路と、フィルタリング回路によって抽出さ
れたセルを蓄積する第２の出力バッファとからなる請求
項１記載の出力バッファ型ＡＴＭスイッチ。 - 【請求項３】 前記フィルタリング回路は、セルの優先
レベルを検出する手段と、 第２の出力バッファの残り容量を検出する手段を有する
請求項１記載の出力バッファ型ＡＴＭスイッチ。 - 【請求項４】 前記出力トラヒック制御手段は前記セル
読み込み制御回路と、 前記フィルタリング回路と、 優先レベルに対応するセルを蓄積する複数の第２の出力
バッファを有する請求項２記載の出力バッファ型ＡＴＭ
スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6699294A JP2682434B2 (ja) | 1994-04-05 | 1994-04-05 | 出力バッファ型ａｔｍスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6699294A JP2682434B2 (ja) | 1994-04-05 | 1994-04-05 | 出力バッファ型ａｔｍスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283813A true JPH07283813A (ja) | 1995-10-27 |
| JP2682434B2 JP2682434B2 (ja) | 1997-11-26 |
Family
ID=13332018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6699294A Expired - Fee Related JP2682434B2 (ja) | 1994-04-05 | 1994-04-05 | 出力バッファ型ａｔｍスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682434B2 (ja) |
Cited By (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2682434B2 (ja) | 1997-11-26 |
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