JPH0364228A - Ａｔｍ階層バッファメモリの構成法 - Google Patents
Ａｔｍ階層バッファメモリの構成法Info
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- JPH0364228A JPH0364228A JP1201695A JP20169589A JPH0364228A JP H0364228 A JPH0364228 A JP H0364228A JP 1201695 A JP1201695 A JP 1201695A JP 20169589 A JP20169589 A JP 20169589A JP H0364228 A JPH0364228 A JP H0364228A
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- JP
- Japan
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- memory
- data
- buffer memory
- cell
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- Pending
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- 238000000034 method Methods 0.000 title claims description 12
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡＴＭ階層バッファメモリの構成法に関する。
従来のＡＴＭ交換方式では、セル衝突時のバッファメモ
リを各回線の入力側に置く入カバッファ方式、出力側に
置く出力バッファ方式、各回線ごとに分けずに共有する
共有バッファ方式が用いられているが、いずれの方式も
バッファメモリの配置によって交換処理が違うだけであ
り、各方式に用いられるバッファメモリの処理の役割は
同じであるため１種類のメモリで構成している。
リを各回線の入力側に置く入カバッファ方式、出力側に
置く出力バッファ方式、各回線ごとに分けずに共有する
共有バッファ方式が用いられているが、いずれの方式も
バッファメモリの配置によって交換処理が違うだけであ
り、各方式に用いられるバッファメモリの処理の役割は
同じであるため１種類のメモリで構成している。
ＡＴＭの持つ最大の利点は、音声データ、画像データ、
計算機に用いられるデータ等、その情報量が様々なデー
タであっても、セルと呼ばれる最小単位の情報に区切り
、セル単位で交換処理することにより、ディジタル信号
であればそのデータの属性に間らず１つの交換機で交換
処理できることにある。しかし、ある出力ボートにセル
が集中した時に生じるバッファメモリ満杯によるセル廃
棄において、交換機はその廃棄されたセルについてはそ
れを無視し、その修復は端末同士で行うことになる。ま
たバッファメモリにセルが蓄積される分だけ遅延も生じ
る。
計算機に用いられるデータ等、その情報量が様々なデー
タであっても、セルと呼ばれる最小単位の情報に区切り
、セル単位で交換処理することにより、ディジタル信号
であればそのデータの属性に間らず１つの交換機で交換
処理できることにある。しかし、ある出力ボートにセル
が集中した時に生じるバッファメモリ満杯によるセル廃
棄において、交換機はその廃棄されたセルについてはそ
れを無視し、その修復は端末同士で行うことになる。ま
たバッファメモリにセルが蓄積される分だけ遅延も生じ
る。
ところで、ＡＴＭでは様々な性質を持つデータを扱うこ
とが予想されるが、そのデータは次の２種に大別できる
。
とが予想されるが、そのデータは次の２種に大別できる
。
■音声や画像データ等、ある程度データが欠けても人間
の耳または目で修復は可能であるが、遅延があっては困
るデータ。
の耳または目で修復は可能であるが、遅延があっては困
るデータ。
■計算機で用いられるデータやディジタル機器への制御
信号データ等、多少の遅延は許されるが、１ビツトでも
データが欠けると困るデータ。
信号データ等、多少の遅延は許されるが、１ビツトでも
データが欠けると困るデータ。
ＡＭＴでは、セル内のフィールドにヘッダと呼ばれるプ
ライオリティビットを設け、このヘッダによりデータの
取扱いを区別している。しかしその違いは同じメモリ内
でセルデータの属性によって特定番地を設けたり、読出
し回数を固定的にある比率で行うというものであり、用
いられるバッファメモリはあくまでも１種類のメモリで
あった。
ライオリティビットを設け、このヘッダによりデータの
取扱いを区別している。しかしその違いは同じメモリ内
でセルデータの属性によって特定番地を設けたり、読出
し回数を固定的にある比率で行うというものであり、用
いられるバッファメモリはあくまでも１種類のメモリで
あった。
これでは高速動作が要求されるＡＴＭのバッファメモリ
ではその容量の増加に制限がかかり、また前述したよう
に、そのデータの属性により本質的に交換処理が違うべ
きであるものを同じ正式の１種類メモリで対応している
ため、データの属性の違いへの対応策としては柔軟性が
ないという欠点をもっている。
ではその容量の増加に制限がかかり、また前述したよう
に、そのデータの属性により本質的に交換処理が違うべ
きであるものを同じ正式の１種類メモリで対応している
ため、データの属性の違いへの対応策としては柔軟性が
ないという欠点をもっている。
本発明のＡＴＭ階層バッファメモリの構成法は、非同期
伝送モード〈以下ＡＴＭと記す）交換方式におけるセル
衝突時に必要とされるバッファメモリとの構成において
、小容量高速動作メモリと大容量低速動作メモリとを用
い、セル廃棄が許されないデータに関してはセル廃棄率
を低く押さえ、遅延の許されないデータに関しては遅延
を小さくすることを特徴とする。
伝送モード〈以下ＡＴＭと記す）交換方式におけるセル
衝突時に必要とされるバッファメモリとの構成において
、小容量高速動作メモリと大容量低速動作メモリとを用
い、セル廃棄が許されないデータに関してはセル廃棄率
を低く押さえ、遅延の許されないデータに関しては遅延
を小さくすることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す出力バッファメモリの
ブロック図である。
ブロック図である。
本実施例の出力バッファ方式では、ｎＸｎ回線のスイッ
チの場合、セル同期毎にｎ個の入力ポー） Ｐ Ｉ １
〜Ｐ１．からセルが入力され、最悪の場合出力ポー）
Ｐ ０１〜ＰＯ，の中の１つの出力ポートにセルが集中
するので、メモリは１セル周期内にｎ個のセルの書込み
が可能な高速動作メモリが要求される。一方、読出しは
１セル周期に１セル分のみを行えばよいため、あまり高
速でなくてよい。
チの場合、セル同期毎にｎ個の入力ポー） Ｐ Ｉ １
〜Ｐ１．からセルが入力され、最悪の場合出力ポー）
Ｐ ０１〜ＰＯ，の中の１つの出力ポートにセルが集中
するので、メモリは１セル周期内にｎ個のセルの書込み
が可能な高速動作メモリが要求される。一方、読出しは
１セル周期に１セル分のみを行えばよいため、あまり高
速でなくてよい。
本実施例では、前段に小容量高速デュアルポートメモリ
１を用い、後段に大容量の低速メモリ４を付けている。
１を用い、後段に大容量の低速メモリ４を付けている。
このよにすると、小容量高速デュアルポートメモリ１の
１セル周期内にｎ個分の書込み動作を行っている間に、
本来１セル周期１セル分であった後段の大容量低速メモ
リ４への掃出しを１セル分以上行うことができる。
１セル周期内にｎ個分の書込み動作を行っている間に、
本来１セル周期１セル分であった後段の大容量低速メモ
リ４への掃出しを１セル分以上行うことができる。
なお、第１図においてセル廃棄は許されるが遅延があっ
ては困る属性のデータは大容量低速メモリ４へ移しルー
ト３を通して出力され、セル廃棄は許されず多生の遅延
があってもよい属性のデータは小容量高速デュアルポー
トメモリ１からルート２を通して出力される。
ては困る属性のデータは大容量低速メモリ４へ移しルー
ト３を通して出力され、セル廃棄は許されず多生の遅延
があってもよい属性のデータは小容量高速デュアルポー
トメモリ１からルート２を通して出力される。
以上説明したように本発明は、ＡＴＭ交換方式のバッフ
ァメモリを小容量高速メモリと大容量低速メモリの２種
のメモリで構成することにより、バッファメモリ容量を
容易に拡張できる効果がある。また、交換するセルデー
タの属性により、遅延があってもよいが廃棄があっては
困るセルデータに関しては小容量高速メモリから大容量
低速メモリへ移してセル廃棄を押えることができる。さ
らにセル廃棄が起ってもよいが遅延があっては困るセル
データに関しては小容量高速メモリ内だけでバッファリ
ングすることにより対応できるという効果がある。
ァメモリを小容量高速メモリと大容量低速メモリの２種
のメモリで構成することにより、バッファメモリ容量を
容易に拡張できる効果がある。また、交換するセルデー
タの属性により、遅延があってもよいが廃棄があっては
困るセルデータに関しては小容量高速メモリから大容量
低速メモリへ移してセル廃棄を押えることができる。さ
らにセル廃棄が起ってもよいが遅延があっては困るセル
データに関しては小容量高速メモリ内だけでバッファリ
ングすることにより対応できるという効果がある。
第１図は本発明の一実施例を示す出力バッファメモリの
ブロック図である。 １・・・小容量高速デュアルポートメモリ、２，３・・
・ルート、４・・・大容量低速メモリ、Ｐ１１〜Ｐ■。 ・・・入力ポート、ＰＯ，〜ＰＯ０・・・出力ポート。
ブロック図である。 １・・・小容量高速デュアルポートメモリ、２，３・・
・ルート、４・・・大容量低速メモリ、Ｐ１１〜Ｐ■。 ・・・入力ポート、ＰＯ，〜ＰＯ０・・・出力ポート。
Claims (1)
- 非同期伝送モード（以下ＡＴＭと記す）交換方式におけ
るセル衝突時に必要とされるバッファメモリの構成にお
いて、小容量高速動作メモリと大容量低速動作メモリと
を用い、セル廃棄が許されないデータに関してはセル廃
棄率を低く押さえ、遅延の許されないデータに関しては
遅延を小さくすることを特徴とするＡＴＭ階層バッファ
メモリの構成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201695A JPH0364228A (ja) | 1989-08-02 | 1989-08-02 | Ａｔｍ階層バッファメモリの構成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201695A JPH0364228A (ja) | 1989-08-02 | 1989-08-02 | Ａｔｍ階層バッファメモリの構成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364228A true JPH0364228A (ja) | 1991-03-19 |
Family
ID=16445382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201695A Pending JPH0364228A (ja) | 1989-08-02 | 1989-08-02 | Ａｔｍ階層バッファメモリの構成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364228A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283813A (ja) * | 1994-04-05 | 1995-10-27 | Nec Corp | 出力バッファ型ａｔｍスイッチ |
| EP1624601A2 (en) * | 2004-08-05 | 2006-02-08 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| JP2006174265A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | ストリームパケット受信装置 |
| JP2009130891A (ja) * | 2007-11-28 | 2009-06-11 | Nec Access Technica Ltd | 情報処理装置及びフレーム中継方法 |
-
1989
- 1989-08-02 JP JP1201695A patent/JPH0364228A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283813A (ja) * | 1994-04-05 | 1995-10-27 | Nec Corp | 出力バッファ型ａｔｍスイッチ |
| EP1624601A2 (en) * | 2004-08-05 | 2006-02-08 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| JP2006050641A (ja) * | 2004-08-05 | 2006-02-16 | Lucent Technol Inc | デジタル遅延バッファ及びこれに関連する方法 |
| EP1624601A3 (en) * | 2004-08-05 | 2006-03-22 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| JP4673697B2 (ja) * | 2004-08-05 | 2011-04-20 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | デジタル遅延バッファ及びこれに関連する方法 |
| US8762600B2 (en) | 2004-08-05 | 2014-06-24 | Alcatel Lucent | Digital delay buffers and related methods |
| JP2006174265A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | ストリームパケット受信装置 |
| JP4502796B2 (ja) * | 2004-12-17 | 2010-07-14 | パナソニック株式会社 | ストリームパケット受信装置 |
| JP2009130891A (ja) * | 2007-11-28 | 2009-06-11 | Nec Access Technica Ltd | 情報処理装置及びフレーム中継方法 |
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