JPH01180156A - パケットスイッチング回路 - Google Patents
パケットスイッチング回路Info
- Publication number
- JPH01180156A JPH01180156A JP63005060A JP506088A JPH01180156A JP H01180156 A JPH01180156 A JP H01180156A JP 63005060 A JP63005060 A JP 63005060A JP 506088 A JP506088 A JP 506088A JP H01180156 A JPH01180156 A JP H01180156A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- data
- fifo buffer
- write
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 49
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケットスイッチング回路に関し、特にパケッ
ト情報の先頭部に付加された出力ポートアドレスに基づ
いてパケットデータをハードウェア的にスイッチングす
るパケットスイッチング回路に関する。
ト情報の先頭部に付加された出力ポートアドレスに基づ
いてパケットデータをハードウェア的にスイッチングす
るパケットスイッチング回路に関する。
従来、この種のパケットスイッチング回路は、通信用の
入出力ポートを有するプロセッサにより実現されており
、したがって、入力ポートから受信されたパケットデー
タは、メモリ上に蓄積されたのちにプログラム処理によ
り指定された出力ポートに送信されるという方式となっ
ていた。
入出力ポートを有するプロセッサにより実現されており
、したがって、入力ポートから受信されたパケットデー
タは、メモリ上に蓄積されたのちにプログラム処理によ
り指定された出力ポートに送信されるという方式となっ
ていた。
上述した従来のパケットスイッチング回路は、パケット
スイッチングをプログラム処理により行っているので、
パケットスイッチングの処理能力および遅延時間はプロ
セッサの演算速度に大きく依存し、パケットスイッチン
グの高速化および大容量化が技術的および経済的に困難
であるという欠点がある。
スイッチングをプログラム処理により行っているので、
パケットスイッチングの処理能力および遅延時間はプロ
セッサの演算速度に大きく依存し、パケットスイッチン
グの高速化および大容量化が技術的および経済的に困難
であるという欠点がある。
本発明の目的は、上述の点に鑑み、パケ７）スイッチン
グをハードウェア的手法を用いて実現することにより、
パケットスイッチングの高速化および大容量化を可能と
するパケットスイッチング回路を提供することにある。
グをハードウェア的手法を用いて実現することにより、
パケットスイッチングの高速化および大容量化を可能と
するパケットスイッチング回路を提供することにある。
本発明のパケットスイッチング回路は、入力ポート数が
ｎ個、出力ポート数がｍ個であるパケットスイッチング
回路において、先入れ先出し方式によりパケット情報を
一時的に記憶あるいは制御するｎ×ｍ個のパケット受信
用ＦＩＦＯバッファと、入力ポート対応に設けられてい
て入力ポートから入力されたパケット情報内部のパケッ
トデータをパケット情報内部の出力ポートアドレスに基
づいて設定されたパケット受信用ＦＩＦＯバッファに書
き込むＦＩＦＯバッファ書込み制御回路と、出力ポート
対応に設けられていてパケットデータの書込みが完了し
たパケット受信用ＦＩＦＯバッファからそのパケットデ
ータを出力ポートに順次読み出すＦＩＦＯバンファ読出
し制御回路とを有する。
ｎ個、出力ポート数がｍ個であるパケットスイッチング
回路において、先入れ先出し方式によりパケット情報を
一時的に記憶あるいは制御するｎ×ｍ個のパケット受信
用ＦＩＦＯバッファと、入力ポート対応に設けられてい
て入力ポートから入力されたパケット情報内部のパケッ
トデータをパケット情報内部の出力ポートアドレスに基
づいて設定されたパケット受信用ＦＩＦＯバッファに書
き込むＦＩＦＯバッファ書込み制御回路と、出力ポート
対応に設けられていてパケットデータの書込みが完了し
たパケット受信用ＦＩＦＯバッファからそのパケットデ
ータを出力ポートに順次読み出すＦＩＦＯバンファ読出
し制御回路とを有する。
本発明のパケットスイッチング回路では、ｎ×ｍ個のパ
ケット受信用ＦＩＦＯバッファが先入れ先出し方式によ
りパケット情報を一時的に記憶あるいは制御し、入力ポ
ート対応に設けられているＦＩＦＯバッファ書込み制御
回路が入力ポートから入力されたパケット情報内部のパ
ケットデータをパケット情報内部の出力ポートアドレス
に基づいて指定されたパケット受信用ＦＩＦＯバッファ
に書き込み、出力ポート対応に設けられているＦＩＦＯ
バッファ読出し制御回路がパケットデータの書込みが完
了したパケット受信用ＦＩＦＯバッファからそのパケッ
トデータを出力ポートに順次読み出す。
ケット受信用ＦＩＦＯバッファが先入れ先出し方式によ
りパケット情報を一時的に記憶あるいは制御し、入力ポ
ート対応に設けられているＦＩＦＯバッファ書込み制御
回路が入力ポートから入力されたパケット情報内部のパ
ケットデータをパケット情報内部の出力ポートアドレス
に基づいて指定されたパケット受信用ＦＩＦＯバッファ
に書き込み、出力ポート対応に設けられているＦＩＦＯ
バッファ読出し制御回路がパケットデータの書込みが完
了したパケット受信用ＦＩＦＯバッファからそのパケッ
トデータを出力ポートに順次読み出す。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明のパケットスイッチング回路の一実施
例を示す回路ブロック図であり、ここでは、入力ポート
数が２個、出力ポート数が２個である２×２パケットス
イッチング回路を示している０本実施例のパケットスイ
ッチング回路は、入力ポート１ａおよび１ｂと、ＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ ＦＩｒｓｔ−Ｏｕｔ）バッフ
ァ書込み制御回路２ａおよび２ｂと、パケット受信用Ｆ
ＩＦＯバッフｙ３ａ、３ｂ、３ｃおよび３ｄと、ＦＩＦ
Ｏバッファ読出し制御回路４ａおよび４ｂと、出力ポー
ト５ａおよび５ｂとから構成されている。
例を示す回路ブロック図であり、ここでは、入力ポート
数が２個、出力ポート数が２個である２×２パケットス
イッチング回路を示している０本実施例のパケットスイ
ッチング回路は、入力ポート１ａおよび１ｂと、ＦＩＦ
Ｏ（Ｆｉｒｓｔ−Ｉｎ ＦＩｒｓｔ−Ｏｕｔ）バッフ
ァ書込み制御回路２ａおよび２ｂと、パケット受信用Ｆ
ＩＦＯバッフｙ３ａ、３ｂ、３ｃおよび３ｄと、ＦＩＦ
Ｏバッファ読出し制御回路４ａおよび４ｂと、出力ポー
ト５ａおよび５ｂとから構成されている。
第２図は、第１図中の入力ポート１ａおよび１ｂに入力
されるパケット情報８のフォーマット図であり、パケッ
ト情報８は、出力ポートアドレス６と、パケットデータ
７とから構成されている。
されるパケット情報８のフォーマット図であり、パケッ
ト情報８は、出力ポートアドレス６と、パケットデータ
７とから構成されている。
次に、このように構成された本実施例のパケットスイッ
チング回路の動作について説明する。
チング回路の動作について説明する。
まず、パケット情報８は、入力ポートｌａおよび１ｂに
入力された後、入カポ−）１ａおよび１ｂに対応して設
けられているＦＩＦＯバンファ書込み制御Ｂ回路２ａお
よび２ｂに伝達される。
入力された後、入カポ−）１ａおよび１ｂに対応して設
けられているＦＩＦＯバンファ書込み制御Ｂ回路２ａお
よび２ｂに伝達される。
このパケット情報８を受信したＦＩＦＯバッファ書込み
制御回路２ａおよび２ｂは、パケット情報８内部のパケ
ットデータ７をパケット情報８内部の出力ポートアドレ
ス６に基づいて指定されたパケット受信用ＦＩＦＯバッ
ファ３ａ、３ｂ、３Ｃおよび３ｄに順次書き込んでいく
。
制御回路２ａおよび２ｂは、パケット情報８内部のパケ
ットデータ７をパケット情報８内部の出力ポートアドレ
ス６に基づいて指定されたパケット受信用ＦＩＦＯバッ
ファ３ａ、３ｂ、３Ｃおよび３ｄに順次書き込んでいく
。
換言すれば、このパケット受信用ＦＩＦＯバッファ３ａ
、３ｂ、３ｃおよび３ｄをパケット情報８内部の出力ポ
ートアドレス６に基づいて指定するということは、ＦＩ
ＦＯバッファ読出し制御回路４ａおよび４ｂに対応して
設けられている出カポ−）５ａおよび５ｂを指定すると
いうことに等しく、ＦＩＦＯバッファ書込み制御回路２
ａおよび２ｂは、パケット受信用ＦＩＦＯバッファ３ａ
。
、３ｂ、３ｃおよび３ｄをパケット情報８内部の出力ポ
ートアドレス６に基づいて指定するということは、ＦＩ
ＦＯバッファ読出し制御回路４ａおよび４ｂに対応して
設けられている出カポ−）５ａおよび５ｂを指定すると
いうことに等しく、ＦＩＦＯバッファ書込み制御回路２
ａおよび２ｂは、パケット受信用ＦＩＦＯバッファ３ａ
。
３ｂ、３ｃおよび３ｄに対してパケット情報８内部のパ
ケットデータフの書込みおよびパケット情報８内部の出
力ポートアドレス６に基づく出力ポート５ａおよび５ｂ
の指定を同時に行うものと言える。
ケットデータフの書込みおよびパケット情報８内部の出
力ポートアドレス６に基づく出力ポート５ａおよび５ｂ
の指定を同時に行うものと言える。
次に、パケット情報８内部のパケットデータ７を受信し
たパケット受信用ＦＩＦＯバッファ３ａ。
たパケット受信用ＦＩＦＯバッファ３ａ。
３ｂ、３ｃおよび３ｄは、パケット情報８内部のパケッ
トデータ７の書込みが完了した時点で読み出されるべき
パケットデータ７が自バッファ内部に存在することをＦ
ＩＦＯバッファ読出し制御回路４ａおよび４ｂに通知す
る。
トデータ７の書込みが完了した時点で読み出されるべき
パケットデータ７が自バッファ内部に存在することをＦ
ＩＦＯバッファ読出し制御回路４ａおよび４ｂに通知す
る。
この通知を受けたＦＩＦＯバッファ読出し制御回路４ａ
および４ｂは、パケット受信用ＦｉＦＯバッファ３ａ、
３ｂ、３ｃおよび３ｄ内部に存在するパケットデータ７
を１パケット単位ずつ順次読み出していくと同時に、そ
の読み出されたパケットデータ７をＦＩＦＯバッファ読
出し制御回路４ａおよび４ｂに対応して設けられている
出力ポート５ａおよび５ｂに順次出力していく。
および４ｂは、パケット受信用ＦｉＦＯバッファ３ａ、
３ｂ、３ｃおよび３ｄ内部に存在するパケットデータ７
を１パケット単位ずつ順次読み出していくと同時に、そ
の読み出されたパケットデータ７をＦＩＦＯバッファ読
出し制御回路４ａおよび４ｂに対応して設けられている
出力ポート５ａおよび５ｂに順次出力していく。
このようにして、パケット情報８内部のパケットデータ
７は、パケット情報８内部の出力ポートアドレス６に基
づいて指定された出カポ−）５ａおよび５ｂに対して確
実に伝達される。
７は、パケット情報８内部の出力ポートアドレス６に基
づいて指定された出カポ−）５ａおよび５ｂに対して確
実に伝達される。
また、本実施例のパケットスイッチング回路では２×２
パケットスイッチング回路を示したが、入力ポート１ａ
および１ｂの数と出力ポート５ａおよび５ｂの数をそれ
ぞれｎ個およびｍ個の２以上の任意正整数とし、ＦＩＦ
Ｏバッファ書込み制御回路２ａおよび２ｂをｎ個とし、
ＦＩＦＯバンファ読出し制御回路をｍ個とし、パケット
受信用ＦＩＦＯバッファ３ ａ ｒ ３ ｂ 、３
ｃおよび３ｄをｎ×ｍ個とすることにより、ｎ×ｍパケ
ットスイッチング回路を任意に構成することができる。
パケットスイッチング回路を示したが、入力ポート１ａ
および１ｂの数と出力ポート５ａおよび５ｂの数をそれ
ぞれｎ個およびｍ個の２以上の任意正整数とし、ＦＩＦ
Ｏバッファ書込み制御回路２ａおよび２ｂをｎ個とし、
ＦＩＦＯバンファ読出し制御回路をｍ個とし、パケット
受信用ＦＩＦＯバッファ３ ａ ｒ ３ ｂ 、３
ｃおよび３ｄをｎ×ｍ個とすることにより、ｎ×ｍパケ
ットスイッチング回路を任意に構成することができる。
以上説明したように本発明は、パケットスイッチング回
路を簡易なハードウェア的手法を用いて構成することに
より、高速度のパケットスイッチングを実現できる効果
がある。
路を簡易なハードウェア的手法を用いて構成することに
より、高速度のパケットスイッチングを実現できる効果
がある。
また、このように構成されたパケットスイッチング回路
をモジエール化するなどして多段に組み合わせることに
より、大容量のパケットスイッチング装置を実現できる
効果がある。
をモジエール化するなどして多段に組み合わせることに
より、大容量のパケットスイッチング装置を実現できる
効果がある。
第１図は本発明の一実施例を示す回路ブロック図、
第２図は第［図中の入力ポートに入力されるパケット情
報のフォーマント図である。 図において、 ｌａ、ｌｂ・入力ポート、 ２ａ、２ｂ−ＦＩＦＯバッファ書込み制御回路、３ａ〜
３ｄ・パケット受信用ＦＩＦＯバッファ、４ａ、４ｂ−
ＦＩＦＯバッファ読出し制御回路、５ａ、５ｂ・出力ポ
ート、 ６・・・・・出力ポートアドレス、 ７・・・・・パケットデータ、 ８・・・・・パケット情報である。
報のフォーマント図である。 図において、 ｌａ、ｌｂ・入力ポート、 ２ａ、２ｂ−ＦＩＦＯバッファ書込み制御回路、３ａ〜
３ｄ・パケット受信用ＦＩＦＯバッファ、４ａ、４ｂ−
ＦＩＦＯバッファ読出し制御回路、５ａ、５ｂ・出力ポ
ート、 ６・・・・・出力ポートアドレス、 ７・・・・・パケットデータ、 ８・・・・・パケット情報である。
Claims (1)
- 【特許請求の範囲】 入力ポート数がｎ個、出力ポート数がｍ個（ｎおよびｍ
は２以上の正整数）であるパケットスイッチング回路に
おいて、 先入れ先出し方式によりパケット情報を一時的に記憶あ
るいは制御するｎ×ｍ個のパケット受信用ＦＩＦＯバッ
ファと、 入力ポート対応に設けられていて入力ポートから入力さ
れたパケット情報内部のパケットデータをパケット情報
内部の出力ポートアドレスに基づいて指定されたパケッ
ト受信用ＦＩＦＯバッファに書き込むＦＩＦＯバッファ
書込み制御回路と、出力ポート対応に設けられていてパ
ケットデータの書込みが完了したパケット受信用ＦＩＦ
Ｏバッファからそのパケットデータを出力ポートに順次
読み出すＦＩＦＯバッファ読出し制御回路と、を有する
ことを特徴とするパケットスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005060A JPH01180156A (ja) | 1988-01-12 | 1988-01-12 | パケットスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005060A JPH01180156A (ja) | 1988-01-12 | 1988-01-12 | パケットスイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180156A true JPH01180156A (ja) | 1989-07-18 |
Family
ID=11600855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005060A Pending JPH01180156A (ja) | 1988-01-12 | 1988-01-12 | パケットスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180156A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7906506B2 (en) | 2006-07-12 | 2011-03-15 | 3M Innovative Properties Company | Substituted chiral fused [1,2] imidazo [4,5-c] ring compounds and methods |
| US7915281B2 (en) | 2004-06-18 | 2011-03-29 | 3M Innovative Properties Company | Isoxazole, dihydroisoxazole, and oxadiazole substituted imidazo ring compounds and method |
| US7923429B2 (en) | 2003-09-05 | 2011-04-12 | 3M Innovative Properties Company | Treatment for CD5+ B cell lymphoma |
| US7943609B2 (en) | 2004-12-30 | 2011-05-17 | 3M Innovative Proprerties Company | Chiral fused [1,2]imidazo[4,5-C] ring compounds |
| US7943610B2 (en) | 2005-04-01 | 2011-05-17 | 3M Innovative Properties Company | Pyrazolopyridine-1,4-diamines and analogs thereof |
| US7943636B2 (en) | 2005-04-01 | 2011-05-17 | 3M Innovative Properties Company | 1-substituted pyrazolo (3,4-C) ring compounds as modulators of cytokine biosynthesis for the treatment of viral infections and neoplastic diseases |
| US7968563B2 (en) | 2005-02-11 | 2011-06-28 | 3M Innovative Properties Company | Oxime and hydroxylamine substituted imidazo[4,5-c] ring compounds and methods |
| US8034938B2 (en) | 2004-12-30 | 2011-10-11 | 3M Innovative Properties Company | Substituted chiral fused [1,2]imidazo[4,5-c] ring compounds |
| US10071156B2 (en) | 2005-02-04 | 2018-09-11 | 3M Innovative Properties Company | Aqueous gel formulations containing immune response modifiers |
-
1988
- 1988-01-12 JP JP63005060A patent/JPH01180156A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923429B2 (en) | 2003-09-05 | 2011-04-12 | 3M Innovative Properties Company | Treatment for CD5+ B cell lymphoma |
| US7915281B2 (en) | 2004-06-18 | 2011-03-29 | 3M Innovative Properties Company | Isoxazole, dihydroisoxazole, and oxadiazole substituted imidazo ring compounds and method |
| US7943609B2 (en) | 2004-12-30 | 2011-05-17 | 3M Innovative Proprerties Company | Chiral fused [1,2]imidazo[4,5-C] ring compounds |
| US8034938B2 (en) | 2004-12-30 | 2011-10-11 | 3M Innovative Properties Company | Substituted chiral fused [1,2]imidazo[4,5-c] ring compounds |
| US10071156B2 (en) | 2005-02-04 | 2018-09-11 | 3M Innovative Properties Company | Aqueous gel formulations containing immune response modifiers |
| US7968563B2 (en) | 2005-02-11 | 2011-06-28 | 3M Innovative Properties Company | Oxime and hydroxylamine substituted imidazo[4,5-c] ring compounds and methods |
| US7943610B2 (en) | 2005-04-01 | 2011-05-17 | 3M Innovative Properties Company | Pyrazolopyridine-1,4-diamines and analogs thereof |
| US7943636B2 (en) | 2005-04-01 | 2011-05-17 | 3M Innovative Properties Company | 1-substituted pyrazolo (3,4-C) ring compounds as modulators of cytokine biosynthesis for the treatment of viral infections and neoplastic diseases |
| US7906506B2 (en) | 2006-07-12 | 2011-03-15 | 3M Innovative Properties Company | Substituted chiral fused [1,2] imidazo [4,5-c] ring compounds and methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01180156A (ja) | パケットスイッチング回路 | |
| JPH02100737A (ja) | データ転送制御装置 | |
| US7492778B2 (en) | Data memory extension for use in double buffered TDM switches | |
| JPH06164641A (ja) | Ｆｉｆｏメモリ・パケットスイッチ | |
| JPS6361530A (ja) | パケツトスイツチ | |
| JP2002164924A (ja) | パケット処理装置 | |
| JPH0364228A (ja) | Ａｔｍ階層バッファメモリの構成法 | |
| JP2674510B2 (ja) | パケット受信装置 | |
| JPS63222549A (ja) | 受信バツフア管理装置 | |
| JP2577604Y2 (ja) | 画像メモリ・データ演算装置 | |
| JPH0324844A (ja) | パケット転送方式 | |
| JP2567982B2 (ja) | バストレース制御方式 | |
| JPS63233437A (ja) | デ−タパケット長短縮方法およびその装置 | |
| JP2773198B2 (ja) | データ転送装置 | |
| JPS62266946A (ja) | 多チヤンネルパケツト受信方式 | |
| JPS62194797A (ja) | 多元時間スイツチ | |
| JPH10247175A (ja) | データ転送方式 | |
| JPH0440551A (ja) | データ転送方式 | |
| JPS6130833A (ja) | デ−タ伝送装置 | |
| JPH04290034A (ja) | パケット交換方式 | |
| JPH02118722A (ja) | Ｆｉｆｏメモリ | |
| JPH0338144A (ja) | シリアルデータ読み込み回路 | |
| JPS61133743A (ja) | パケツト交換方式 | |
| JPS5837739A (ja) | バツフアメモリ装置 | |
| JPH0250721A (ja) | ダブルバッファ回路 |