JPS6130833A

JPS6130833A - デ−タ伝送装置

Info

Publication number: JPS6130833A
Application number: JP15197884A
Authority: JP
Inventors: Haruyoshi Takayama; 高山　晴好
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1984-07-24
Filing date: 1984-07-24
Publication date: 1986-02-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明はネットワークシステムにおけるデータ伝送装置
に関し、特に伝送路上への送出パケットをパケット毎に
異なる記憶部に記憶し、送出するデータ伝送装置に関す
る。

［従来技術］ネットワークシステムにおいて「パケットフレーＡ　Ｊ
は送信メツセージを送る為の「データパケットフレーム
」と伝送路上の制御情報等を送る為の［特殊パケットフ
レーム」から成っており、「特殊パケットフレーム」は
−・例としてトークン式における「トークンフレーム」
と呼ばれているものなどがある。伝送装置では、「デー
タパケットフレーム」が送出された後、直ちに「特殊パ
ケットフレーム」を送出する必要がある。従来の伝送装
置においては「データパケットフレームＪが送出されて
から「特殊パケットフレーム」の送出を開始するまでに
空白の時間が生しる欠点があった。即ち、１つの送信用
レジスタに格納された［データパケットフレーム」の情
報の送出が終了した後に「特殊パケットフレーム」の情
報を送信レジスタに格納する為の時間を要する為である
。

又、制御情報記憶部が１つの場合、装置の状態によって
制御情報記憶部の内容を訂正処理する必要が生じたとき
、制御情報を書き換える時間を要するため、更に空白の
時間が多くなり伝送効率を低下させる欠点があった。

［目的］本発明は上述の欠点に鑑みなされたもので、パケットフ
レームの伝送情報毎に別個の記憶手段を備え、データ情
報記憶手段よりのデータフレーム送出網Ｔ後に直ちに制
御情報記憶手段の１つを選択して制御情報フレームの送
出を可能とし、パケットフレーム送出間の時間的遅延を
皆無とし、伝送効率を著しく向上させたデータ伝送装置
を提供することを目的とする。

［実施例］以下に本発明による−・実施例を図を参照して説明する
。

第１図は従来例と本発明の一実施例による送出時間の比
較図である。

第１図（ａ）において、「データパケットフレーム」送
出時間ｔ１　「特殊パケットフレーム」送出時間Ｌ３か
両方で同一とすれば従来例における「特殊パケットフレ
ーム」格納時間ｔ２が本実施例においては皆無となるの
で「パケットフレーム」を送る全体の時間が短縮できる
ことから伝送路の効率を大幅に向上することができる。

第１図（ｂ　）では伝送速度がさらに高速の場合を示し
、従来例では「特殊パケットフレーム」格納時間ｔ２の
占める割合が大きくなることを示す。図より明らかな如
く高速でのデータ伝送の場合に本実施例装置の有効度が
増加する。

第２図は本発明による一実施例装置のブロック図である
。

図中１は処理装置、２は受信装置、３は記憶装置であり
、記憶装置３内にデータパケット（伝送メツセージ）情
報を格納しているデータパケット記憶領域３ａ、種類の
異なる特殊パケット情報（制御情報）を格納している特
殊パケット記憶領域３ｂ及び３Ｃがある。４は送信装置
であり送信装置４は以下の各ブロックにより構成されて
いる。データパケット用送信レジスタ１　（５）　、特
殊パケット用送信レジスタ２（６ａ）、送信レジスタ３
　（６ｂ）　、送信レジスタ２及び３の切替え回路６０
、マルチプレクサ７、起動回路８、送信レジスタ１（５
）のアドレスカウンタ１（９）、送信レジスタ２（６ａ
）又は送信レジスタ３（６ｂ）のアドレスカウンタ２　
（１０）、Ｐ−Ｓ回路１１、レングスカウンタ１（１２
）、　レングスカウンタ２（１３）、　レジスタ切替え
回路１４である。また１５は伝送路である。

以下Ｎ４３図の伝送処理動作フローチャートも参照して
本実施例装置の送信動作を説明する。

まずステップ３０において処理装置（以下ＣＰＵと略す
）■は記憶装置３内の特殊パケット記憶領域３ｂ及び３
ｃに記憶している特殊パケット情報を送信レジスタ２（
６ａ）及び３（６ｂ）へ各々格納する。

ステップ３２では、ＣＰＵの状態に応じて、特殊パケッ
トフレームの情報の内容を変更する。即ち、特殊パケッ
ト送信レジスタ切替え信号３０を送信レジスタ切替え回
路６０に与えて、送信レジスタ２（６ａ）又は送信レジ
スタ３（６ｂ）を選択する。そしてステップ３４へ進み
送信データの発生を待ち、送信データが発生し、記憶装
置３のデータパケット記憶領域３ａに送信データが揃う
とステップ３６に進み、データパケット情報を送信レジ
スタ１（５）に格納する。続いてステップ３８でデータ
パケットのレングスをレングスカウンタ１（１２）にセ
ットし、ステラ７’４０でＣＰＵ１は送信開始信号２０
を起動回路８に出力して、送信装置４を起動すると共に
レジスタ切替回路１４によりマルチプレクサ出力が送信
レジスタ１（５）よりのデータを出力するべくセットす
る。そのステップ４２と４４により起動回路はアドレス
カウント信号２２を出力し、アドレスカウンタ１　（９
）及びレングスカウンタ１（１２）をカウントアツプし
、送信レジスタ１（５）に格納されているデータパケッ
ト情報をマルチプレクサ７に出力する。マルチプレクサ
７はレジスタ切替回路１４により最初は送信レジスタ１
（５）のデータをＰ−Ｓ回路１１に出力する。Ｐ−Ｓ回
路１１に出力されたデータは起動回路８よりの送信クロ
ック信号２１により並列→直列変換され、送信信号２４
として伝送路１５へ送出され、他の伝送路に接続された
伝送装置に出力される。

送信レジスタ１（５）よりレングスカウンタ１（１２）
で指定された分のデータが送出（アドレスカウント信号
２２が出力）されるとステップ４４よりステップ４６に
進み、レングスカウンタ１（１２）よりデータパケット
送出終了信号２３が出力される。このデータパケット送
出終了信号２３によりレジスタ切替回路１４はマルチプ
レクサ７の出力を送信レジスタ１（５）より送信レジス
タ切替え回路６０よりの情報に切替える。即ち、送信レ
ジスタ２（６ａ）又は送信レジスタ３（６ｂ）よりの情
報がマルチプレクサ７より出力されることになる。それ
と共に特殊パケットの送信アドレスとレングスをアドレ
スカウンタ２（１０）及びレングスカウンタ２（１３）
ヘセットし起動する。

そしてステップ４８とステップ５０において、起動回路
８よりのアドレスカウント信号２２を出力し、アドレス
カウンタ２（１０）及びレングスカウンタ２（１３）を
カウントアツプし、送信レジスタ２（６ａ）又は送信レ
ジスタ３（６ｂ）に格納されている特殊パケット情報を
マルチプレクサ７を介してＰ−５回路１１に出力し、Ｐ
−５回路１１より送信クロック信号２１に同期してシリ
アルデータの送信信号２４として伝送路１５に出力され
る。そしてレングスカウンタ２（１３）指定分の特殊パ
ケットデータが送出されるとステップ５０よりステップ
５２に進みレングスカウンタ２（１３）より送信終了信
号２５がＣＰＵＩに出力される。またこの送信終了信号
２５により起動回路８及びアドレスカウンタ１（９）が
リセットされる。そして伝送処理を終了する。

なお、本実施例では２個の制御情報記憶部３ｂ、３ｃと
、それに対応する２個の送信レジスタ２　（６ａ）、３
　（６ｂ）を設けた場合について説明したが、これに限
定されるものでなく、ＣＰＵ１のとりうる状態等により
更に多くの記憶部とそれに対応する送信レジスタをもつ
ようにしてもよい。また、制御情報記憶部より送信レジ
スタへのデータ転送はＤＭＡを用いてもよいが、記憶部
と送信レジスタが対応していれば、ハードウェアにより
制御情報記憶部へ読み出し信号を与え、送信レジスタに
ラッチ信号を与えるようにして送イ８レジスタヘデータ
転送を行なうのも可能である。

また、制御情報記憶部（特殊パケット情報記憶部）とし
て３ｂ及び３ｃを用いたが、この制御情報記憶部を例え
ば３ｂの１つのみとし、制御情報記憶部３ｂに記憶され
ている複数の制御情報パケットを対応する送信レジスタ
２（６ａ）又は送信レジスタ３（８ｂ）へＣＰＵ２５に
よる読み出し、書き込み制御により、又はＤＭＡにより
転送してもよい。同様に送信レジスタ２（６ａ）又は送
信レジスタ３（６ｂ）の読み出しデータの一方を納得え
回路６０で選択して出力しているが、切替え回路６０に
より送信レジスタ２（６ａ）又は送信レジスタ３（６ｂ
）の一方を選択し、選択された送信レジスタの読み出し
データをマルチプレクサ７に送ってもよい、上述構成の
データ伝送装置のブロック図を第４図に示す。

この場合の動作制御は以下の様になる。第３図に示すス
テップ３０において、ＣＰＵＩは記憶装置３内の特殊パ
ケット記憶領域３ｂに記憶している。装置のとりうる制
御情報パケットの各々を送信レジスタ２（６ａ）又は３
（６ｂ）へ格納する。

これは特殊パケット記憶領域３ｂに記憶されている複数
の制御情報パケットを、対応する送信レジスタ２（６ａ
）又は３（６ｂ）へ、ＤＭＡ又はＣＰＵよりの読み出し
、書き込み信号によりデータを転送するものである。

ステップ３２ではＣＰＵ　１の状態つまり伝送装置の状
態により特殊パケット情報の送出フレームの内容を変更
する。即ち、特殊パケット送信レジスタ切替え信号３０
を送信レジスタ切替え回路（６０）に与えて、送信レジ
スタ２（６ａ）又は送信レジスタ３（６ｂ）を選択する
。

以降のステップ３４以下の処理は全く相違しない。なお
、制御情報記憶部３ｂに２種類の制御情報パケットを記
憶しておきそれらの各々を送信レジスタ２（６ａ）、送
信レジスフ３（６ｂ）に転送するようにして説明したが
、これに限定されるものでなく、ＣＰＵＩのとリラる状
態等により更に制御情報記憶部３ｂに多くの制御情報バ
ケツ）・を記憶させ、乙れらの情報の数に対応する送信
レジスタを具備するようにしてもよい。

以上説明した様に本実施例では、データパケット送信用
記憶手段と、制御パケット送信用記憶手段とを備えるこ
とにより、両パケット送信間に時間的空白のない、また
同一の制御パケットが繰り返し送信される場合などその
都度制御パケットの生成、セットが不要となり極めて効
率の良いデータ伝送装置を提供できる。

更に特殊パケット情報フレームを複数用意することでデ
ータフレームの送出中に何らかの特殊パケットフレーム
の内容に変更を必要とした場合にも予め数種類の特殊パ
ケットフレームを記憶したレジスタを準備しておくこと
で制御パケットの書き替え、再セット等を行なわずに、
レジスタの切り替えのみで対処することができる等のデ
ータ伝送装置が提供できる等々の効果は更に大である。

［効果］以上説明したように、本発明によればパケットフレーム
の記憶手段をデータ情報記憶手段と制御情報記憶手段と
に分け、かつ制御情報記憶手段を複数備えることにより
、データフレームの送出中に何らかの制御情報フレーム
の変更が生じても、制御情報の書き替え、再セット等を
行なわなくても制御情報記憶手段を切り替えるのみで対
処できるため、データ情報の送出と制御情報の送出の間
に空白時間のない、極めて効率の良いデータ伝送装置を
提供できる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）はデータパケット送出時間の比較
を示す図、第２図は本発明の一実施例のブロック図、第３図は本実
施例の送信処理の制御フローチャート、第４図は本発明に係る他の実施例のブロック図である。図中、ｌ・・・処理装置、２・・・受信装置、３・・・
記憶装置、４・・・送信装置、５・・・データパケット
送信レジスタ、６ａ・・・特殊パケット送信レジスタ２
．６ｂ・・・特殊パケット送信レジスタ３．７・・・マ
ルチプレクサ、８・・・起動回路、９・・・アドレスカ
ウンタｌ、１０・・・アドレスカウンタ２．１１・・・
Ｐ−５回路、１２・・・レングスカウンタ１．１３・・
・レングスカウンタ２．１４・・・レジスタ切替回路、
１５・・・伝送路、３０・・・送信レジスタ切替え信号
、６０・・・送信レジスタ切替え回路である。特許出願人　　　キャノン株式会社第１図

Claims

【特許請求の範囲】

（１）通信媒体を介して互いに接続され、パケットを交
換してデータ伝送を行なうデータ伝送装置において、デ
ータ情報を記憶するデータ情報記憶手段と、少なくとも
２つの制御情報を記憶する制御情報記憶手段と、該制御
情報記憶手段の１つを選択する選択手段と、前記データ
情報記憶手段に記憶のデータ情報に引き続き前記選択手
段にて選択した前記制御情報記憶手段に記憶の制御情報
を前記通信媒体に送出し、１つの送信パケットを形成す
ることを特徴とするデータ伝送装置。
（２）選択手段はデータ伝送装置の状態に従い選択する
制御情報記憶手段を変更することを特徴とする特許請求
の範囲第１項記載のデータ伝送装置。