JPH0440551A

JPH0440551A - データ転送方式

Info

Publication number: JPH0440551A
Application number: JP14744090A
Authority: JP
Inventors: Toshiyuki Shimizu; 俊幸清水; Kenji Horie; 堀江　健志
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-06-07
Filing date: 1990-06-07
Publication date: 1992-02-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　要］分散メモリ型の並列計算機におけるデータ転送方式に関
し、受信側プロセッサでの処理のオーバーヘッドを減少させ
、処理時間を軽減させることを目的とし、内部にメモリ
手段を有する複数のプロセッサから構成されるマルチプ
ロセッサシステムにおいて、送信側のプロセッサに、転
送データに、受信側のプロセッサで該転送データが格納
されるべきメモリアドレスを指定するためのアドレス情
報を付加するアドレス情報付加手段を有し、受信側のプ
ロセッサに、送信側のプロセッサから転送されてきた転
送データに付加されているアドレス情報を識〔産業上の
利用分野〕本発明は、分散メモリ型の並列計算機におけるデータ転
送方式に関する。

〔従来の技術〕

近年、コンピュータシステムの高速化が要求されている
。高速化の１つの実現方式として分散メモリ型の並列計
算機がある。分散メモリ型計算機は、その特徴としてプ
ロセッサ台数を多くすることができる。しかし、プロセ
ッサ数が増加すると、プロセッサ相互の情報交換の頻度
が増し、逆に１回の情報交換のためのデータ（メツセー
ジ）の量は小さく（細かく）なる。このため、細かなメ
ツセージを効率良く、数多く転送できるデータ転送方式
が要求されている。

しかし、多数のプロセッサがメツセージを送出する場合
には、多くのメツセージの中から特定のプロセッサのメ
ツセージを見つけ出すことが困難である。また、転送経
路が動的に変化するような経路選択法を採用しているシ
ステムでは、同しプロセッサが送出したメツセージであ
っても順序が一定にならない、という問題が存在する。

従って、この問題を解決できる効率的なデータ転送方式
が望まれる。

今、第５図の如く、４つのプロセッサ５１　（＃Ａ）〜
５１　（＃Ｄ）が、通信路５２で接続された分散メツセ
ージ型の並列計算機を考える。プロセッサ５１（＃Ａ）
、５１　（＃Ｂ）及び５１　（＃Ｃ）は、プロセッサ５
１（＃Ｄ）に対し、データ（ａｏ、ａｌ、ａ２）、（ｌ
：＋ｏ、ｂｌ、ｂ２）及び（ｃＯ，ｃｌ、ｃ２）をそれ
ぞれ転送するとする。そして、プロセッサ５１　（＃Ｄ
）では、これら送られてきたデータを内部の特には図示
しないメモリ上に、第６図の如く、（ａｏ、ａｌ、ａ２
．ｂＯ，ｂｌ、ｂ２．ｃｏ、ｃｌ、ｃ２）という順序で
格納したいとする。

この場合、プロセッサ５１　（＃Ｄ）では、プロセッサ
５１　（＃Ａ）、５１　（＃Ｂ）及び５１　（＃Ｃ）か
らどのような順序でデータが到着するかを知ることはで
きない。従って、例えば（ａｏ、ｂＯ，ｃＯ，ａｌ、ａ
２．ｃｌ、ｃ２．ｌ）１゜ｂ２）となるのか、（ａ２．
ａｌ、ａＯ）となるのが等を一意に知ることができない
。

そこで従来は、第１のデータ転送方式として、第７図の
如（、受信したデータ（メツセージ）が、バッファアド
レスの設定された特定のバッファ領域に一度パソファリ
ングされ、その後必要になった時点で、そのデータがコ
ピーして使用されている。また、第２のデータ転送方式
として、第８図の如く、メツセージが受信される毎に、
バッファアドレスが設定されて、その設定された各バッ
ファ領域にメツセージがバッファリングされている。

そして、いずれの場合も、受信されたメツセージの順序
を保存するために、すなわち何番目のデータであるのか
を示すために、シーケンス番号等の識別情報が付与され
ている。

〔発明が解決しようとする課題〕

しかし、上述の第１の従来のデータ転送方式の場合、デ
ータの受信を終了した後に、受信側プロセッサのメモリ
上で、データの並べ換えの処理が必要となり、処理時間
がかかってしまうという問題点を有している。また、上
述の第２の従来のデータ転送方式の場合、１つのメツセ
ージが小ざい場合、メツセージ毎にバッファアドレスを
指定することに伴う処理のオーバーヘッドが大きくなり
、やはり処理時間がかかってしまうという問題点を有し
ている。

本発明は、受信側プロセッサでの処理のオーバーヘッド
を減少させ、処理時間を軽減させることを目的とする。

〔課題を解決するための手段〕第１図は、本発明のブロック図である。本発明は、内部
にメモリ手段を有する複数のプロセッサから構成される
マルチプロセッサシステムを前提とする。

まず、送信側のプロセッサ１０１に、転送データ１０３
に、受信側のプロセッサ１０５で該転送データが格納さ
れるべきメモリアドレス１０９を指定するためのアドレ
ス情報１０４を付加するアドレス情報付加手段１０２を
有する。なお、転送データ１０３に上記アドレス情報１
０４が付加されれば、その転送元は必ずしもプロセッサ
である必要はなく、Ｉ１０装置等であってもよい。

次に、メモリ手段１０８を備えた受信側のプロセッサ１
０５に、以下に示すアドレス情報識別手段１０６、デー
タ書込手段１０７を有する。

すなわち、アドレス情報識別手段１０６は、送信側のプ
ロセッサ１０１から転送されてきた転送データ１０３に
付加されているアドレス情報１０４を識別する。

また、データ書込手段１０７は、アドレス情報識別手段
１０６で識別されたアドレス情報１０４に基づいてメモ
リアドレス１０９を指定しながら、自プロセッサ１０５
内のメモリ手段１０８に転送データ１０３を書き込む。

上述の構成において、転送データ１０３に付加されるア
ドレス情報１０４は、送信側のプロセッサ１０１のプロ
セッサＩＤであり、データ書込手段１０７は、上述のア
ドレス情報１０４に基づいてメモリアドレス１０９を指
定しながら、メモリ手段１０８にプロセッサ毎の転送デ
ータ１０３を書き込むように構成することもできる。

また、アドレス情報１０４は、受信側のプロセッサ１０
５で転送データ１０３が格納されるべきメモリアドレス
１０９のオフセットを指定するためのインデックスであ
ってもよい。

更にこの場合のインデックスは、送信側のプロセッサ１
０１のプロセッサＴＤに転送データ１０３のデータサイ
ズを乗じたデータであるように構成してもよい。

ここで、転送データ１０３及びアドレス情報１０４は、
例えばパケットデータとして転送される。

〔作　　　用〕

本発明では、送信側のプロセッサ１０１等において、受
信側のプロセッサ１０５で転送データ１０３が格納され
るべきメモリアドレス１０９を指定するためのアドレス
情報１０４を付加したことが特徴であり、これにより、
受信側のプロセッサ１０５でメモリアドレスを設定する
ための処理のオーバーヘッドをなくすことができる。

ここで、アドレス情報１０４として、送信側のプロセッ
サ１０１のプロセッサＩＤを指定することにより、受信
側のプロセッサ１０５では、プロセッザ別に転送データ
１０３を重なり無くメモリ手段１０８に格納することが
できる。

一方、送信側のプロセッサ１０１が、受信側のプロセッ
サ１０５のメモリアドレス１０９を正確に知るのが困難
であるような場合には、送信側のプロセッサ１０１は、
アドレス情報１０４として、バッファリングを行う先頭
アドレスから数えてどの位置にデータを格納したいかと
いうインテ・ンクスを指定し、これに対して、受信側の
プロセッサ１０５では、例えばバッファリングを行うバ
ッファの先頭アドレスを保持しておき、これにインテッ
クスを加算することによりメモリアドレス１０９を算出
できる。これにより、自由度の高いアドレス指定を、処
理のオーバーヘッドを増加させることなく行える。

更に、プロセッサＩＤに転送データ１０３のデータサイ
ズを乗じたものをインデックスとすることにより、より
柔軟性に冨んだアドレス指定を、処理のオーバーヘッド
を増加させることなく行える。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明する。

まず、本実施例は、分散メモリ型並列計算機を対象とし
ており、例えば前述した第５図と同様のシステム構成を
有する。

次に、第２図は、第５図のプロセッサ５１についでの本
発明の実施例の構成図である。

通信路２０１　（第５図の通信路５２に対応）から入力
したデータ（メツセージ）ば、■／○ボート２０８で受
信される。

Ｉ１０ポート２０８は、後述するデータ転送パケットの
先頭を受信するとコントローラ２１０に接続されるｖａ
ｌｉｄ線２０２を有効にし、同時に、Ｉ１０ポー１−２
０８に接続される１ｎｄｅＸ線２１１に受信したインデ
ックスデータ（後述する）を出力する。また、データ転
送パケットの最後を受信するとコントローラ２１０に接
続されるｅｎｄ線２０５を有効にする。

コントローラ２１０は、Ｉ１０ポート２０８に接続され
るｒｅａｄ線２０６を有効にすることにより、Ｉ１０ボ
ート２０８で受信されたデータをデータバス２０３に読
み出す。また、メモリ２０９に接続されるｗｒｉｔｅ線
２０７を有効にすることにより、データバス２０３上の
データをメモリ２０９に書き込む。このとき、Ｉ１０ポ
ート２０８は、アドレスバス２０４を介してメモリ２０
９にアドレス指定を行う。

次に、第３図は、第２図の通信路２０１からＩ１０ボー
ト２０８に人力するデータ転送パケ・ントの構成を示し
た図である。同図において、先頭のアドレス部３０１に
は、受信側プロセッサでデータが格納されるべきメモリ
　（バッファ）アドレスを指定するためのインデックス
データが格納される。このデータは、送信側プロセッサ
で書き込まれる。データ部３０２には、可変長のデータ
（メツセージ）が格納される。そして、最後のＥＮＤ部
３０３には、パケットの終了を示すコードが格納されて
いる。このように本実施例では、送信側プロセッサにお
いて受信側プロセッサでデータが格納されるべきメモリ
（バッファ）アドレスを指定するためのデータを付加し
たことが特徴であり、これにより、受信側プロセッサで
バッファアドレスを設定するための処理のオーバーヘッ
ドをなくすことができる。

この場合、実際には、送信側プロセッサが、受信（１］
、ｌＪプロセッサのバッファアドレスを正確に知るのが
困難な場合がある。仮想アドレスマシンであったり、ダ
イナミックなバッファ獲得方式を採用していたりした場
合等がこれにあたる。このため本実施例では、送信側プ
ロセッサがアドレスのオフセントを指定している。すな
わち、送信側プロセッサは、バッファの先頭から数えて
どの位置にデータを格納したいかというオフセットを指
定する。これに対して、受信側プロセッサでは、第２図
のコントローラ２１０内の特には図示しないレジスタに
へソファの先頭アドレス（ベースアドレス）を保持して
おき、後述する如く、このベースアドレスにオフセット
を加算することによりメモリアドレスを算出する。この
場合、オフセットとして、プロセッサＪＤにメツセージ
サイズ（第３図のデータ部３０２の大きさ）を乗じたも
のを指定することにより、第２図の受信側プロセッサの
メモリ２０９には、プロセッサＩＤ順にデータを重なり
無く受信することができる。このようなオフセットが、
第３図のアドレス部３０１にインデックスデータとして
設定される。

以上の構成の本実施例の動作について、第４図の動作タ
イミングチャートを用いて説明する。全体の動作は、第
４図（ａ）のタイミングで示されるクロックに同期する
。

まず、Ｌｌにおいて、第４図（ｄ）又は（ｆ）の如く、
前回の最終データの転送が終了して、コントローラ２１
０はインデックス待ちになる。

次に、ｔ２において、Ｉ１０ボート２０８でデータ転送
パケットの先頭が受信され、第４図（ｂ）の如く、ｖａ
ｌｉｄ線２０２線光０２なる。これにより、コントロー
ラ２１０は、Ｉ１０ポート２０８において先頭データ及
びインデックスデータが有効に受信されたことを判別す
る。これと共に、コントローラ２１０は、Ｉ１０ポート
２０８から１ｎｄｅＸ線２１１に、第４図（Ｃ）の如く
出力されたインデックスデータを取り込み、予め内部の
特には図示しないレジスタに設定されているベースアド
レスからメモリアドレスａｄｄｒ（ｓｔａｒｔ）を算出
する。続いてコントローラ２１０は、ｒｅａｄ線２０線
表０６ｉｔｅ線２０７を有効にし、アドレスバス２０４
に上述のメモリアドレスａｄｄｒ（ｓｔａｒｔ）を出力
し、Ｉ１０ボート２０８からデータハ゛ス２０３に読み
出されるデータ（ｄａｔａ）を、メモリ２０９に書き込
む。

ｔ３においては、第４図（ｂ）の如く、ｖａｌｉｄ線２
０２が有効になっていないため、ｔ４では何も起こらな
い。そして、ｔ４、ｔ、でｖａｌｉｄ線２０２線光０２
なることによりｔ５、Ｌ６でのメモリ転送が起こる。

これらの場合、コントローラ２１０は、アドレスバス２
０４に出力するメモリアドレスを、第４図（ｅ）の如く
、順次インクリメントする。

そして、Ｌ７でｖａｌｉｄ線２０２線光０２なることに
よりＬ８でのメモリ転送が起こる。このとき、第４図（
ｄ）の如＜、ｅｎｄ線２０５が有効になるため、最終の
データの転送であることがわかる。

以上の各動作タイミングでは、ｖａｌｉｄ線２０２線光
０２て有効になっている。他の信号も先行させることに
よって、より効率的なデータ転送を実現することができ
る。

なお、コントローラ２１０の処理に余裕がある場合には
、第３図のデータ転送パケットのアドレス部３０１には
、プロセッサＩＤのみ格納し、受信側プロセッサのコン
トローラ２１０において、第３図のデータ部３０２のメ
ツセージサイズを抽出しプロセンサＩＤに乗算してイン
デシクスデー夕を算出し、ベースアドレスに加算するこ
とにより、メモリアドレスａｄｄｒを算出するようにし
てもよい。すなわち、ベースアドレスｂａｓｅ、メツセ
ージサイズ５ｉｚｅ及びインデックスデータ１ｎｄｅｘ
を基に、メモリアドレスａｄｄｒは、ａｄｄｒ＝ｂａｓｅ十（ｉｎｄｅｘ＜５ｉｚｅ）によっ
て得るようにしてもよい。ここで、“′（パはビットシ
フトの演算を示す。

〔発明の効果〕

本発明によれば、受信側のプロセッサでメモリアドレス
を設定するための処理のオーハーヘシドをなくすことが
でき、効率的なデータ転送処理を行うことが可能となる
。

また、アドレス情報として、送信側のプロセッサのプロ
セッサＩＤを指定することにより、受信側のプロセッサ
では、プロセッサ別に自動的にバッファを切り換えなが
ら転送データを重なり無く受信することが可能となる。

一方、アドレス情報としてインデックスを指定すること
により、受信側のプロセッサのメモリアドレスを正確に
知るのが困難であるような場合にも、自由度の高いアド
レス指定を行うことが可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、第２図は、本発明の実施例の構成図、第３図は、本実施例におけるデータ転送パケットの構成
図、第４図（ａ）〜（ｈ）は、本実施例の動作タイミングチ
ャート、第５図は、分散メモリ型並列計算機の一般的構成図、第６図は、受信側プロセッサにおけるメモリ内容を示し
た図、第７図は、第１の従来のデータ転送方式の動作フローチ
ャート、第８図は、第２の従来のデータ転送方式の動作フローチ
ャートである。・送信側のプロセッサ、・アドレス情報付加手段、・転送データ、・アドレス情報、・受信側のプロセッサ、・アドレス情報識別手段、・データ書込手段、・メモリ手段、・メモリアドレス。２、

Claims

【特許請求の範囲】１）内部にメモリ手段を有する複数のプロセッサから構
成されるマルチプロセッサシステムにおいて、送信側のプロセッサ（１０１）に、転送データ（１０３
）に、受信側のプロセッサ（１０５）で該転送データが
格納されるべきメモリアドレス（１０９）を指定するた
めのアドレス情報（１０４）を付加するアドレス情報付
加手段（１０２）を有し、受信側のプロセッサ（１０５）に、前記送信側のプロセッサ（１０１）から転送されてきた
転送データ（１０３）に付加されている前記アドレス情
報（１０４）を識別するアドレス情報識別手段（１０６
）と、該アドレス情報識別手段で識別されたアドレス情報（１
０４）に基づいてメモリアドレス（１０９）を指定しな
がら、自プロセッサ（１０５）内のメモリ手段（１０８
）に前記転送データ（１０３）を書き込むデータ書込手
段（１０７）と、を有する、ことを特徴とするデータ転送方式。２）内部にメモリ手段を有する複数のプロセッサから構
成されるマルチプロセッサシステムにおいて、送信側のプロセッサに、転送データに、自プロセッサの
プロセッサＩＤを、受信側のプロセッサで該転送データ
が格納されるべきメモリアドレスを指定するためのアド
レス情報として付加するアドレス情報付加手段を有し、受信側のプロセッサに、前記送信側のプロセッサから転送されてきた転送データ
に付加されている前記アドレス情報を識別するアドレス
情報識別手段と、該アドレス情報識別手段で識別されたアドレス情報に基
づいてメモリアドレスを指定しながら、自プロセッサ内
のメモリ手段に前記プロセッサ毎の転送データを書き込
むデータ書込手段と、を有する、ことを特徴とするデータ転送方式。３）内部にメモリ手段を有する複数のプロセッサから構
成されるマルチプロセッサシステムにおいて、送信側のプロセッサに、転送データに、受信側のプロセ
ッサで該転送データが格納されるべきメモリアドレスの
オフセットを指定するためのインデックスをアドレス情
報として付加するアドレス情報付加手段を有し、受信側のプロセッサに、前記送信側のプロセッサから転送されてきた転送データ
に付加されている前記アドレス情報を識別するアドレス
情報識別手段と、該アドレス情報識別手段で識別されたアドレス情報に基
づいてメモリアドレスを指定しながら、自プロセッサ内
のメモリ手段に前記転送データを書き込むデータ書込手
段と、を有する、ことを特徴とするデータ転送方式。４）前記アドレス情報であるインデックスは、送信側の
プロセッサのプロセッサＩＤに前記転送データのデータ
サイズを乗じたデータであることを特徴とする請求項３
記載のデータ転送方式。５）前記転送データ及び前記アドレス情報は、パケット
データとして転送されることを特徴とする請求項１、２
、３又は４記載のデータ転送方式。６）内部にメモリ手段を有する複数のプロセッサから構
成されるマルチプロセッサシステムにおいて、転送データに、受信側のプロセッサで該転送データが格
納されるべきメモリアドレスを指定するためのアドレス
情報が付加され、受信側のプロセッサに、前記送信側のプロセッサから転送されてきた転送データ
に付加されている前記アドレス情報を識別するアドレス
情報識別手段と、該アドレス情報識別手段で識別されたアドレス情報に基
づいてメモリアドレスを指定しながら、自プロセッサ内
のメモリ手段に前記転送データを書き込むデータ書込手
段と、を有する、ことを特徴とするデータ転送方式。