JPH02190059A - バッファ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はバッファ制御装置、とくにヘッダが付加された
情報を処理する交換機などの通信制御ｌＩ装置に有利に
適用されるバッファ制御装置に関する。

（従来の技術） たとえばパケット交換機は、処理能力以上にパケットを
受信してそのスイッチ網が輪軸状態にならないように、
受信したパケットをスイッチング処理する前に人力パケ
ットの流量制限を行なっている。パケット交換機には、
このような流量制限を行なう装置として、バッファ制御
装置が配設されている。このバッファ制御装置は、パケ
ットを配憶するバッファメモリと、このメモリの入出力
制御を行なう制御回路とを有する。

たとえばパケット毎に優先処理を行なわないバッファ制
御装置の場合、その制御回路は、バッファメモリに空き
があると受信したパケットの書込み制御をバッファメモ
リに行ない、またバッファメモリがフルのときには受信
したパケットをバッファメモリに書き込まずにその廃棄
処理を行なう。

また、パケットに優先クラスを設け、この優先クラスに
応して廃棄制御を行なう従来のバッファ制御装置の制御
方式として、たとえば日野他による「遅延時間と廃棄率
を独立に制御するパケットバッファの特性」電子情報通
信学会５Ｅ８７−９２、および栗林他による［多元パケ
ット優先転送方式のトラヒック特性評価」電子情報通信
学会５Ｅ８７−７５などに記載されたものがある。これ
らには、バケットバッファを優先クラス毎に設けること
で優先処理を行なうバッファ分割方式、優先度の高いパ
ケット用バッファに空きがあるときにはそれを優先度の
低いパケットに融通するバッファ融通方式が示されてい
る。

（発明が解決しようとする課題） しかしながらこのような従来技術におけるバッファ制御
装置は、パケットの優先度に応じて廃棄処理を行なわな
ければ、バッファメモリがフルの場合には優先度の高い
パケットも優先度の低いパケットと同様に廃棄制御され
てしまう。また、パケットの優先度に応じて廃棄処理を
行なう場合には以下のような問題点がある。

すなわち、たとえばバッファ分割方式を適用したバッフ
ァ制御装置では、パケット優先度毎にそれぞれバッファ
を設けなければならない。このため、バッファ量が必然
的に多くなるとともに、同一優先度のパケットが同時に
人ってきた場合には、他の優先度のバッファが空き状態
でも、入力したパケットか廃棄されるなどメモリを有効
的に利用することができない、また、バッファ融通方式
を適用した従来のバッファ制御装置では、融通処理を行
なうバッファ制御が大変複雑であつた。

本発明はこのような従来技術の欠点を解消し。

廃棄制御が容易であり、また記憶手段の使用効率が優れ
たバッファ制御装置を提供することを目的とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、ヘッダが付加さ
れた情報を受け、この情報の廃棄制御を行なうバッファ
制御装置は、情報のヘッダより情報の優先順位を識別す
る識別手段と、記憶番地毎に前記情報を記憶する記憶手
段と、識別手段により優先順位が低いとされた非優先情
報が記憶されている記憶手段の記憶番地を記憶する廃棄
番地発生手段と、記憶手段の記憶状況を管理するととも
に、情報の優先順位を識別手段から受け、情報の記憶ま
たは廃棄制御を記憶手段に行なう制御手段とを有し、記
憶手段に記憶可能な数の情報が記憶手段に記憶されてい
るときに優先順位の高い優先情報を受けると、制御手段
は、廃棄番地発生手段に記憶されている記憶手段の記憶
番地に受けた優先情報が記憶されるよう制御する。

（作　用） 本発明によれば、ヘッダが付加された情報を受信すると
、識別手段はこのヘッダにより受信した情報が優先情報
か非優先情報かを識別する。もしこのとき記憶手段に空
きがあれば、制御手段は受信した情報を優先情報または
非優先情報に関係無く記憶手段に記憶する。このとき、
非優先情報を記憶した場合には、廃棄番地発生手段はそ
の記憶番地を記憶する。また、記憶手段に記憶可能な数
の情報が記憶手段に記憶されているときに優先情報を受
信すると、制御手段は、廃棄番地発生手段に記憶されて
いる非優先情報の記憶番地に、この優先情報を記憶する
。

（実施例） 次に添付図面を参照して本発明によるバッファ制御装置
の実施例を詳細に説明する。

第１図を参照すると、本発明におけるバッファ制御装置
の実施例の機能ブロック図が示されている０本実施例に
おけるバッファ制御装置１は、たとえばパケット交換機
などに配設され、この交換機に所定以上のパケットが人
力されて幅部状態にならないように、入力パケットの流
量制限を行なう制御装置である。同図に示すようにバッ
ファ制御装置ｌは、制御回路ＩＯ１書込みアドレス発生
回路１２、セレクタ回路１４、廃棄アドレス発生回路１
６、　ｉ光識別回路１８、バッファメモリ２０および読
出しアドレス発生回路２２を有する。

第２図には、バッファ制御装置ｌに適用されるパケット
のフレームフォーマット例が示されている。同図に示す
ようにパケット８０は、そのヘッダ８２に、優先パケッ
トまたは非優先パケットのいずれであるかを示す廃棄優
先ビットを記憶する廃棄優先ビットエリア８６を含む、
バッファ制御装置１は、このエリア８６に廃棄優先ビッ
トが示されているパケット８０を非優先パケットとして
、バッファメモリ２０がフルのときに優先的に廃棄制御
を行なう。

第１図に戻って優先識別回路Ｉ８は、入力バス１００を
介しパケット８０を受信する入力端子５０に接続されて
いる。優先識別回路１８はパケットを受信したことを検
出する検出回路である。ｐｉ先識別回路１８はまた、受
信したパケット８０の廃棄優先ビットエリア８６より、
非優先パケットかまたは優先パケットかどうかを識別す
る識別回路である。識別回路１８は、受信したパケット
８０をデータバス１０２を介してバッファメモリ２０に
送るとともに、出力１２０を介し優先まけた非優先のい
ずれのパケットが到着したかを制御回路ＩＯおよび廃棄
アドレス発生回路１６に通知する。

バッファメモリ２０は記憶番地であるアドレス毎に複数
のパケ・ソト８０を記憶する記憶部である。メモリ２０
は、パケットを受信するデータバス１０２に接続された
データ入力端子Ｄｉｎ　（ライトデータ）。

入力端子Ｄｉｎより受信したパケットの書込みアドレス
を受信する書込みアドレス入力端子Ａｉｎ（ライトアド
レス）、パケットを出力するデータ出力端子Ｄｏｕｔ　
（データアウト）およびこの出力端子Ｄｏｕｔより出力
するパケットのアドレスを受信する読出しアドレス入力
端子Ａｏｕｔ　（リードアドレス）とを有する。

メモリ２０はまた、制御回路ＩＯに制御される書き込み
制御を行なう書込み制御端子Ｍｌ　（メモリライト）お
よび読み出し制御を行なう読出し制御端子ＭＲ（メモリ
リード）を有する。バッファメモリ２０は、制御回路Ｉ
Ｏよりライト信号が書込み制御端子ＭＷに送られたとき
、アドレス入力端子Ａｉｎに示されたアドレスへ、デー
タ入力端子Ｄｉｎに受信したパケットを書き込む。バッ
ファメモリ２０はまた。

制御回路ＩＯからリード信号が読出し制御端子ＭＲに送
信されたとき、読み出しアドレス入力端子Ａｏｕｔで指
定されたアドレスのパケットを読み出す。

書込みアドレス発生回路１２は１人力１２８を介し制御
回路ＩＯの制御に従って、受信したパケット８０の書込
みアドレスを出力するアドレス発生回路である。アドレ
ス発生回路１２は、制御回路の指示に従ってパケット８
０の書込みアドレスを、アドレスバス１１０を介しセレ
クタ回路１４の一方の入力端子および廃棄アドレス発生
回路１６にそれぞれ出力する。

廃棄アドレス発生回路１６は、非優先バケ・ントが書き
込まれるバッファメモリ２０のアドレスを記憶する記憶
回路である。すなわち廃棄アドレス発生回路１６は、優
先識別回路１８より受信したパケットが非優先パケット
である旨の通知を受けると、書込みアドレス発生回路１
２より送られてきたアドレスを、優先パケットに融通す
る廃棄アドレスとして記・臆する。廃棄アドレス発生回
路１６は、記憶した廃棄アドレスをアドレスバス１１２
によりセレクタ回路１４の他方の入力端子に出力する６
セレクタ回路１４は、２つのアドレス入力端子を有し、
制御回路ｌＯの制御に従ってこれら入力端子より人力し
たいずれかのアドレスを出力するセレクタである。すな
わちセレクタ回路１４は、通常は書込みアドレス発生回
路１４からのアドレスをアドレスバス１１４を介しバッ
ファメモリ２０の入力端子Ａｉｎに出力するが、制御回
路ＩＯよりバッファメモリがフルである旨の制御信号を
受信すると、廃棄アドレス発生回路１６からのアドレス
を入力端子Ａｉｎに出力する。

読出しアドレス発生回路２２は、バッファメモリ２０に
記憶されているパケットの読出しアドレスを出力する回
路である。すなわちアドレス発生回路２２は、制御回路
ｌＯの指示に従いデータ出力端子Ｄｏｕｔより出力する
パケットのアドレスを、アドレスバス１１６を介しバッ
ファメモリ２０の読出しアドレス入力端子Ａ口ｕｔに出
力する。

制御回路ＩＯは、受信したパケットの書込み制御および
読出し制御をバッファメモリ２０に行なう制御回路であ
る。すなわち制御回路１０は、バッファメモリ２０に空
きがあれば、その空きアドレスを書込みアドレス発生回
路１２より出力し、このアドレス先に受信したパケット
が書き込まれるよう制御する。また、バッファメモリ２
０がフルのときに非優先パケットを受信するとその廃棄
制御を行なう。さらに、バッファメモリがフルのときに
優先パケットを受信すると、制御回路ｌＯは、廃棄アド
レス発生回路１６に記憶されたアドレスに、受信した優
先パケットが書き込まれるようその書込み制御を行なう
。

動作を説明する。入力端子５０よりパケット８０が優先
識別回路！８に送られてくると、優先識別回路１８は、
パケット８０がきたことを検出し、かつヘッダ８２の廃
棄優先ビットエリア８６に廃棄優先ビットが記載されて
いるかどうかを識別する。識別回路１８は、受信したパ
ケット８０の廃棄優先ビットの有無を、廃棄アドレス発
生回路１６および制御回路ＩＯに通知するとともに、こ
のパケット８０をバッファメモリ２０のデータ入力端子
Ｄｉｎに送る。

制御回路ｌＯは、バッファメモリ２０に空きがあるとき
にパケットが到着した知らせを受けると、このパケット
が記憶されるバッファ２０のアドレス先を出力するよう
書込みアドレス発生回路１２を制御する。制御回路ｌ口
はまた、このようにバッファメモリ２０がフルでない場
合には、書込みアドレス発生回路！２からのアドレスが
バッファメモリ２０の書込みアドレス入力端子Ａｉｎに
出力されるようセレクタ回路１４を制御するとともに、
書込み制御端子−胃にライト信号を送信する。これによ
り、データ入力端子Ｄｉｎに送られたパケット８０は、
バッファメモリ２０の書込みアドレス入力端子Ａｉｎに
示されたアドレスに記憶される。なお、このとき受信し
たパケット８０が非優先パケットの場合には、廃棄アド
レス発生回路１６は書込みアドレス発生回路１２より出
力されたこの非優先パケットのアドレスを記憶する。

第３図（ａ）にはバッファメモリ２０がフルの状態で優
先パケットを受信した場合の廃棄制御の動作例が、また
同図１ｂ）にはバッファメモリ２０がフルの状態で非優
先パケットを受信したときの廃棄制御の一例がそれぞれ
示されている。なお、ここでは理解を容易にするために
白丸を優先パケットとして、また黒丸を非優先パケット
として示しである。

バッファメモリ２０がフルのときに非優先パケットを受
信すると、第３図（ｂ）に示すようにそのパケットは廃
棄される。すなわち、バッファメモリ２０がフルのとき
に非優先パケットを受信すると、制御回路ＩＯはバッフ
ァメモリ２０がフルである旨の信号をセレクタ回路１４
に送る。これによりセレクタ回路１４は、廃棄アドレス
発生回路１６より送られてきたアドレスをバッファメモ
リ２０のアドレス入力端子Ａｉｎに出力する。しかしな
がら受信したパケット８０が非優先パケットの場合には
、制御回路ｌＯはメモリライト信号を書込み制御端子Ｍ
Ｗに出力しない。このため、このパケットはバッファメ
モリ２０に記憶されずに廃棄される。

バッファメモリ２０がフルのときに優先パケットを受信
すると、第３図１ａｌ　に示すように、バッファメモリ
２０に記憶されている非優先パケットを廃棄し、受信し
た優先パケットをこのメモリ２０に記憶する。すなわち
、バッファメモリ２０がフルのときに優先パケットを受
信すると、非優先パケットのときと同様に、セレクタ回
路１４は、制御回路１０の制御により廃棄アドレス発生
回路１６からのアドレスを書込みアドレス入力端子Ａｉ
ｎに出力する。そして、この場合には制御回路ｌＯがメ
モリライト信号を書込み制御端子ＭＷに出力するため。

バッファメモリ２０は廃棄アドレス発生回路１６から送
られてきた非優先パケットが記憶されているアドレスに
、受信した優先パケットを上書きする。

バッファメモリ２０に記″障されたパケット８０を出力
する場合、制御回路ｌ口は、読出しアドレス発生回路２
２を制御してリードアドレスをアドレス入力端子Ａｏｕ
ｔに出力するとともに、リード信号を読出し制御端子Ｍ
Ｒに出力する。これにより、バッファメモリ２０のリー
ドアドレスに記憶されているパケット８０は、データ出
力端子Ｄｏｕｔより出力端子５２に送られる。

なお、本実施例ではバッファ制御装置１がパケット交換
機に適用された例で説明したが、勿論本発明はパケット
交換機に限定されるものではなく、伝送の単位をセルと
するたとえばＡＴＶ交換機などにも有利に適用される。

（発明の効果） このように本発明によれば、受信した情報に優先順位を
設け、これに基づいて廃棄制御を行なうため、高品質な
廃棄制御が可能である。本発明はまた。簡単な回路構成
で廃棄制御をすることが可能である。本発明はさらに、
優先順位毎にそれぞれ記憶手段を配設する必要が無く、
論理的にも物理的にも１つの記憶手段で廃棄制御を行な
うため、記憶手段の使用効率も良い。

【図面の簡単な説明】

第１図は本発明によるバッファ制御装置の実施例を示す
機能ブロック図、 第２図は、第１図の装置に適用されるパケットフォーマ
ットの例を示したフォーマット図、第３図は、第１図の
装置の廃棄制御の動作例を示す動作説明図である。 １０゜ １２゜ １４゜ 主要部　の、′″の説明 バッファ制御装置 制御回路 書込みアドレス発生回路 セレクタ回路 １８、　。 ２０゜ ２２、　。 廃棄アドレス発生回路 優先識別回路 バッファメモリ 、読出しアドレス発生回路 特許出願人　沖電気工業株式会社 本黄施イ列に通用窪ろバフー／レル云万−マット代　理
　人　番数　孝雄 火山　隆夫 第 図

Claims (1)

1. 【特許請求の範囲】 １、ヘッダが付加された情報を受け、該情報の廃棄制御
   を行なうバッファ制御装置において、該装置は、 前記情報のヘッダより該情報の優先順位を識別する識別
   手段と、 記憶番地毎に前記情報を記憶する記憶手段 と、 前記識別手段により優先順位が低いとされた非優先情報
   が記憶されている前記記憶手段の記憶番地を記憶する廃
   棄番地発生手段と、 前記記憶手段の記憶状況を管理するとともに、前記情報
   の優先順位を前記識別手段から受け、該情報の記憶また
   は廃棄制御を前記記憶手段に行なう制御手段とを有し、 前記記憶手段に記憶可能な数の前記情報が該記憶手段に
   記憶されているときに優先順位の高い優先情報を受ける
   と、 前記制御手段は、前記廃棄番地発生手段に記憶されてい
   る前記記憶手段の記憶番地に前記受けた優先情報が記憶
   されるよう制御することを特徴とするバッファ制御装置
   。