JP2869080B2 - バッファ制御装置 - Google Patents
バッファ制御装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はバッファ制御装置、とくにヘッダが付加され
た情報を処理する交換機などの通信制御装置に有利に適
用されるバッファ制御装置に関する。
た情報を処理する交換機などの通信制御装置に有利に適
用されるバッファ制御装置に関する。
（従来の技術） たとえばパケット交換機は、処理能力以上にパケット
を受信してそのスイッチ網が輻輳状態にならないよう
に、受信したパケットをスイッチング処理する前に入力
パケットの流量制限を行なっている。パケット交換機に
は、このような流量制限を行なう装置として、バッファ
制御装置が配設されている。このバッファ制御装置は、
パケットを記憶するバッファメモリと、このメモリの入
出力制御を行なう制御回路とを有する。
を受信してそのスイッチ網が輻輳状態にならないよう
に、受信したパケットをスイッチング処理する前に入力
パケットの流量制限を行なっている。パケット交換機に
は、このような流量制限を行なう装置として、バッファ
制御装置が配設されている。このバッファ制御装置は、
パケットを記憶するバッファメモリと、このメモリの入
出力制御を行なう制御回路とを有する。
たとえばパケット毎に優先処理を行なわないバッファ
制御装置の場合、その制御回路は、バッファメモリに空
きがあると受信したパケットの書込み制御をバッファメ
モリに行ない、またバッファメモリがフルのときには受
信したパケットをバッファメモリに書き込まずにその廃
棄処理を行なう。
制御装置の場合、その制御回路は、バッファメモリに空
きがあると受信したパケットの書込み制御をバッファメ
モリに行ない、またバッファメモリがフルのときには受
信したパケットをバッファメモリに書き込まずにその廃
棄処理を行なう。
また、パケットに優先クラスを設け、この優先クラス
に応じて廃棄制御を行なう従来のバッファ制御装置の制
御方式として、たとえば日野他による「遅延時間と廃棄
率を独立に制御するパケットバッファの特性」電子情報
通信学会SE87−92、および栗林他による「多元パケット
優先転送方式のトラヒック特性評価」電子情報通信学会
SE87−75などに記載されたものがある。これらには、パ
ケットバッファを優先クラス毎に設けることで優先処理
を行なうバッファ分割方式、優先度の高いパケット用の
バッファに空きがあるときにはそれを優先度の低いパケ
ットに融通するバッファ融通方式が示されている。
に応じて廃棄制御を行なう従来のバッファ制御装置の制
御方式として、たとえば日野他による「遅延時間と廃棄
率を独立に制御するパケットバッファの特性」電子情報
通信学会SE87−92、および栗林他による「多元パケット
優先転送方式のトラヒック特性評価」電子情報通信学会
SE87−75などに記載されたものがある。これらには、パ
ケットバッファを優先クラス毎に設けることで優先処理
を行なうバッファ分割方式、優先度の高いパケット用の
バッファに空きがあるときにはそれを優先度の低いパケ
ットに融通するバッファ融通方式が示されている。
（発明が解決しようとする課題） しかしながらこのような従来技術におけるバッファ制
御装置は、パケットの優先度に応じて廃棄処理を行なわ
なければ、バッファメモリがフルの場合には優先度の高
いパケットも優先度の低いパケットと同様に廃棄制御さ
れてしまう。また、パケットの優先度に応じて廃棄処理
を行なう場合には以下のような問題点がある。
御装置は、パケットの優先度に応じて廃棄処理を行なわ
なければ、バッファメモリがフルの場合には優先度の高
いパケットも優先度の低いパケットと同様に廃棄制御さ
れてしまう。また、パケットの優先度に応じて廃棄処理
を行なう場合には以下のような問題点がある。
すなわち、たとえばバッファ分割方式を適用したバッ
ファ制御装置では、パケット優先度毎にそれぞれバッフ
ァを設けなければならない。このため、バッファ量が必
然的に多くなるとともに、同一優先度のパケットが同時
に入ってきた場合には、他の優先度のバッファが空き状
態でも、入力したパケットが廃棄されるなどメモリを有
効的に利用することができない。また、バッファ融通方
式を適用した従来のバッファ制御装置では、融通処理を
行なうバッファ制御が大変複雑であった。
ファ制御装置では、パケット優先度毎にそれぞれバッフ
ァを設けなければならない。このため、バッファ量が必
然的に多くなるとともに、同一優先度のパケットが同時
に入ってきた場合には、他の優先度のバッファが空き状
態でも、入力したパケットが廃棄されるなどメモリを有
効的に利用することができない。また、バッファ融通方
式を適用した従来のバッファ制御装置では、融通処理を
行なうバッファ制御が大変複雑であった。
本発明はこのような従来技術の欠点を解消し、廃棄制
御が容易であり、また記憶手段の使用効率が優れたバッ
ファ制御装置を提供することを目的とする。
御が容易であり、また記憶手段の使用効率が優れたバッ
ファ制御装置を提供することを目的とする。
（課題を解決するための手段） 本発明は上述の課題を解決するために、ヘッダが付加
された情報を受け、この情報の廃棄制御を行なうバッフ
ァ制御装置は、情報のヘッダより情報の優先順位を識別
する識別手段と、記憶番地毎に前記情報を記憶する記憶
手段と、識別手段により優先順位が低いとされた非優先
情報が記憶されている記憶手段の記憶番地を記憶する廃
棄番地発生手段と、記憶手段の記憶状況を管理するとと
もに、情報の優先順位を識別手段から受け、情報の記憶
または廃棄制御を記憶手段に行なう制御手段とを有し、
記憶手段に記憶可能な数の情報が記憶手段に記憶されて
いるときには優先順位の高い優先情報を受けると、制御
手段は、廃棄番地発生手段に記憶されている記憶手段の
記憶番地に受けた優先情報が記憶されるよう制御する。
された情報を受け、この情報の廃棄制御を行なうバッフ
ァ制御装置は、情報のヘッダより情報の優先順位を識別
する識別手段と、記憶番地毎に前記情報を記憶する記憶
手段と、識別手段により優先順位が低いとされた非優先
情報が記憶されている記憶手段の記憶番地を記憶する廃
棄番地発生手段と、記憶手段の記憶状況を管理するとと
もに、情報の優先順位を識別手段から受け、情報の記憶
または廃棄制御を記憶手段に行なう制御手段とを有し、
記憶手段に記憶可能な数の情報が記憶手段に記憶されて
いるときには優先順位の高い優先情報を受けると、制御
手段は、廃棄番地発生手段に記憶されている記憶手段の
記憶番地に受けた優先情報が記憶されるよう制御する。
（作 用） 本発明によれば、ヘッダが付加された情報を受信する
と、識別手段はこのヘッダにより受信した情報が優先情
報か非優先情報かを識別する。もしこのとき記憶手段に
空きがあれば、制御手段は受信した情報を優先情報また
は非優先情報に関係無く記憶手段に記憶する。このと
き、非優先情報を記憶した場合には、廃棄番地発生手段
はその記憶番地を記憶する。また、記憶手段に記憶可能
な数の情報が記憶手段に記憶されているときに優先情報
を受信すると、制御手段は、廃棄番地発生手段に記憶さ
れている非優先情報の記憶番地に、この優先情報を記憶
する。
と、識別手段はこのヘッダにより受信した情報が優先情
報か非優先情報かを識別する。もしこのとき記憶手段に
空きがあれば、制御手段は受信した情報を優先情報また
は非優先情報に関係無く記憶手段に記憶する。このと
き、非優先情報を記憶した場合には、廃棄番地発生手段
はその記憶番地を記憶する。また、記憶手段に記憶可能
な数の情報が記憶手段に記憶されているときに優先情報
を受信すると、制御手段は、廃棄番地発生手段に記憶さ
れている非優先情報の記憶番地に、この優先情報を記憶
する。
（実施例） 次に添付図面を参照して本発明によるバッファ制御装
置の実施例を詳細に説明する。
置の実施例を詳細に説明する。
第１図を参照すると、本発明におけるバッファ制御装
置の実施例の機能ブロック図が示されている。本実施例
におけるバッファ制御装置１は、たとえばパケット交換
機などに配設され、この交換機に所定以上のパケットが
入力されて輻輳状態にならないように、入力パケットの
流量制限を行なう制御装置である。同図に示すようにバ
ッファ制御装置１は、制御回路10、書込みアドレス発生
回路12、セレクタ回路14、廃棄アドレス発生回路16、優
先識別回路18、バッファメモリ20および読出しアドレス
発生回路22を有する。
置の実施例の機能ブロック図が示されている。本実施例
におけるバッファ制御装置１は、たとえばパケット交換
機などに配設され、この交換機に所定以上のパケットが
入力されて輻輳状態にならないように、入力パケットの
流量制限を行なう制御装置である。同図に示すようにバ
ッファ制御装置１は、制御回路10、書込みアドレス発生
回路12、セレクタ回路14、廃棄アドレス発生回路16、優
先識別回路18、バッファメモリ20および読出しアドレス
発生回路22を有する。
第２図には、バッファ制御装置１に適用されるパケッ
トのフレームフォーマット例が示されている。同図に示
すようにパケット80は、そのヘッダ82に、優先パケット
または非優先パケットのいずれであるかを示す廃棄優先
ビットを記憶する廃棄優先ビットエリア86を含む。バッ
ファ制御装置１は、このエリア86に廃棄優先ビットが示
されているパケット80を非優先パケットとして、バッフ
ァメモリ20がフルのときに優先的に廃棄制御を行なう。
トのフレームフォーマット例が示されている。同図に示
すようにパケット80は、そのヘッダ82に、優先パケット
または非優先パケットのいずれであるかを示す廃棄優先
ビットを記憶する廃棄優先ビットエリア86を含む。バッ
ファ制御装置１は、このエリア86に廃棄優先ビットが示
されているパケット80を非優先パケットとして、バッフ
ァメモリ20がフルのときに優先的に廃棄制御を行なう。
第１図に戻って優先識別回路18は、入力バス100を介
しパケット80を受信する入力端子50に接続されている。
優先識別回路18はパケットを受信したことを検出する検
出回路である。優先識別回路18はまた、受信したパケッ
ト80の廃棄優先ビットエリア86より、非優先パケットか
または優先パケットかどうかを識別する識別回路であ
る。識別回路18は、受信したパケット80をデータバス10
2を介してバッファメモリ20に送るとともに、出力120を
介して優先または非優先のいずれのパケットが到着した
かを制御回路10および廃棄アドレス発生回路16に通知す
る。
しパケット80を受信する入力端子50に接続されている。
優先識別回路18はパケットを受信したことを検出する検
出回路である。優先識別回路18はまた、受信したパケッ
ト80の廃棄優先ビットエリア86より、非優先パケットか
または優先パケットかどうかを識別する識別回路であ
る。識別回路18は、受信したパケット80をデータバス10
2を介してバッファメモリ20に送るとともに、出力120を
介して優先または非優先のいずれのパケットが到着した
かを制御回路10および廃棄アドレス発生回路16に通知す
る。
バッファメモリ20は記憶番地であるアドレス毎に複数
のパケット80を記憶する記憶部である。メモリ20は、パ
ケットを受信するデータバス102に接続されたデータ入
力端子Din（ライトデータ）、入力端子Dinより受信した
パケットの書込みアドレスを受信する書込みアドレス入
力端子Ain（ラインアドレス）、パケットを出力するデ
ータ出力端子Dout（データアウト）およびこの出力端子
Doutより出力するパケットのアドレスを受信する読出ア
ドレス入力端子Aout（リードアドレス）とを有する。
のパケット80を記憶する記憶部である。メモリ20は、パ
ケットを受信するデータバス102に接続されたデータ入
力端子Din（ライトデータ）、入力端子Dinより受信した
パケットの書込みアドレスを受信する書込みアドレス入
力端子Ain（ラインアドレス）、パケットを出力するデ
ータ出力端子Dout（データアウト）およびこの出力端子
Doutより出力するパケットのアドレスを受信する読出ア
ドレス入力端子Aout（リードアドレス）とを有する。
メモリ20はまた、制御回路10に制御される書き込み制
御を行なう書込み制御端子MW（メモリライト）および読
み出し制御を行なう読出し制御端子MR（メモリリード）
を有する。バッファメモリ20は、制御回路10よりライト
信号が書込み制御端子MWに送られたとき、アドレス入力
端子Ainに示されたアドレスへ、データ入力端子Dinに受
信したパケットを書き込む。バッファメモリ20はまた、
制御回路10からリード信号が読出し制御端子MRに送信さ
れたとき、読み出しアドレス入力端子Aoutで指定された
アドレスのパケットを読み出す。
御を行なう書込み制御端子MW（メモリライト）および読
み出し制御を行なう読出し制御端子MR（メモリリード）
を有する。バッファメモリ20は、制御回路10よりライト
信号が書込み制御端子MWに送られたとき、アドレス入力
端子Ainに示されたアドレスへ、データ入力端子Dinに受
信したパケットを書き込む。バッファメモリ20はまた、
制御回路10からリード信号が読出し制御端子MRに送信さ
れたとき、読み出しアドレス入力端子Aoutで指定された
アドレスのパケットを読み出す。
書込みアドレス発生回路12は、入力128を介して制御
回路10の制御に従って、受信したパケット80の書込みア
ドレスを出力するアドレス発生回路である。アドレス発
生回路12は、制御回路の指示に従ってパケット80の書込
みアドレスを、アドレスバス110を介しセレクタ回路14
の一方の入力端子および廃棄アドレス発生回路16にそれ
ぞれ出力する。
回路10の制御に従って、受信したパケット80の書込みア
ドレスを出力するアドレス発生回路である。アドレス発
生回路12は、制御回路の指示に従ってパケット80の書込
みアドレスを、アドレスバス110を介しセレクタ回路14
の一方の入力端子および廃棄アドレス発生回路16にそれ
ぞれ出力する。
廃棄アドレス発生回路16は、非優先パケットが書き込
まれるバッファメモリ20のアドレスを記憶する記憶回路
である。すなわち廃棄アドレス発生回路16は、優先識別
回路18より受信したパケットが非優先パケットである旨
の通知を受けると、書込みアドレス発生回路12より送ら
れてきたアドレスを、優先パケットに融通する廃棄アド
レスとして記憶する。廃棄アドレス発生回路16は、記憶
した廃棄アドレスをアドレスバス112によりセレクタ回
路14の他方の入力端子に出力する。
まれるバッファメモリ20のアドレスを記憶する記憶回路
である。すなわち廃棄アドレス発生回路16は、優先識別
回路18より受信したパケットが非優先パケットである旨
の通知を受けると、書込みアドレス発生回路12より送ら
れてきたアドレスを、優先パケットに融通する廃棄アド
レスとして記憶する。廃棄アドレス発生回路16は、記憶
した廃棄アドレスをアドレスバス112によりセレクタ回
路14の他方の入力端子に出力する。
セレクタ回路14は、２つのアドレス入力端子を有し、
制御回路10の制御に従ってこれら入力端子より入力した
いずれかのアドレスを出力するセレクタである。すなわ
ちセレクタ回路14は、通常は書込みアドレス発生回路14
からのアドレスをアドレスバス114を介しバッファメモ
リ20の入力端子Ainに出力するが、制御回路10よりバッ
ファメモリがフルである旨の制御信号を受信すると、廃
棄アドレス発生回路16からのアドレスを入力端子Ainに
出力する。
制御回路10の制御に従ってこれら入力端子より入力した
いずれかのアドレスを出力するセレクタである。すなわ
ちセレクタ回路14は、通常は書込みアドレス発生回路14
からのアドレスをアドレスバス114を介しバッファメモ
リ20の入力端子Ainに出力するが、制御回路10よりバッ
ファメモリがフルである旨の制御信号を受信すると、廃
棄アドレス発生回路16からのアドレスを入力端子Ainに
出力する。
読出しアドレス発生回路22は、バッファメモリ20に記
憶されているパケットの読出しアドレスを出力する回路
である。すなわちアドレス発生回路22は、制御回路10の
指示に従いデータ出力端子Doutより出力するパケットの
アドレスを、アドレスバス116を介しバッファメモリ20
の読出しアドレス入力端子Aoutに出力する。
憶されているパケットの読出しアドレスを出力する回路
である。すなわちアドレス発生回路22は、制御回路10の
指示に従いデータ出力端子Doutより出力するパケットの
アドレスを、アドレスバス116を介しバッファメモリ20
の読出しアドレス入力端子Aoutに出力する。
制御回路10は、受信したパケットの書込み制御および
読出し制御をバッファメモリ20に行なう制御回路であ
る。すなわち制御回路10は、バッファメモリ20に空きが
あれば、その空きアドレスを書込みアドレス発生回路12
より出力し、このアドレス先に受信したパケットが書き
込まれるよう制御する。また、バッファメモリ20がフル
のときに非優先パケットを受信するとその廃棄制御を行
なう。さらに、バッファメモリがフルのときに優先パケ
ットを受信すると、制御回路10は、廃棄アドレス発生回
路16に記憶されたアドレスに、受信した優先パケットが
書き込まれるようにその書込み制御を行なう。
読出し制御をバッファメモリ20に行なう制御回路であ
る。すなわち制御回路10は、バッファメモリ20に空きが
あれば、その空きアドレスを書込みアドレス発生回路12
より出力し、このアドレス先に受信したパケットが書き
込まれるよう制御する。また、バッファメモリ20がフル
のときに非優先パケットを受信するとその廃棄制御を行
なう。さらに、バッファメモリがフルのときに優先パケ
ットを受信すると、制御回路10は、廃棄アドレス発生回
路16に記憶されたアドレスに、受信した優先パケットが
書き込まれるようにその書込み制御を行なう。
動作を説明する。入力端子50よりパケット80が優先識
別回路18に送られてくると、優先識別回路18は、パケッ
ト80がきたことを検出し、かつヘッダ82の廃棄優先ビッ
トエリア86に廃棄優先ビットが記憶されているかどうか
を識別する。識別回路18は、受信したパケット80の廃棄
優先ビットの有無を、廃棄アドレス発生回路16および制
御回路10に通知するとともに、このパケット80をバッフ
ァメモリ20のデータ入力端子Dinに送る。
別回路18に送られてくると、優先識別回路18は、パケッ
ト80がきたことを検出し、かつヘッダ82の廃棄優先ビッ
トエリア86に廃棄優先ビットが記憶されているかどうか
を識別する。識別回路18は、受信したパケット80の廃棄
優先ビットの有無を、廃棄アドレス発生回路16および制
御回路10に通知するとともに、このパケット80をバッフ
ァメモリ20のデータ入力端子Dinに送る。
制御回路10は、バッファメモリ20に空きがあるときに
パケットが到着した知らせを受けると、このパケットが
記憶されるバッファ20のアドレス先を出力するよう書込
みアドレス発生回路12を制御する。制御回路10はまた、
このようにバッファメモリ20がフルでない場合には、書
込みアドレス発生回路12からのアドレスがバッファメモ
リ20の書込みアドレス入力端子Ainに出力されるように
セレクタ回路14を制御するとともに、書込み制御端子MW
にライト信号を送信する。これにより、データ入力端子
Dinに送られたパケット80は、バッファメモリ20の書込
みアドレス入力端子Ainに示されたアドレスに記憶され
る。なお、このとき受信したパケット80が非優先パケッ
トの場合には、廃棄アドレス発生回路16は書込みアドレ
ス発生回路12より出力されたこの非優先パケットのアド
レスを記憶する。
パケットが到着した知らせを受けると、このパケットが
記憶されるバッファ20のアドレス先を出力するよう書込
みアドレス発生回路12を制御する。制御回路10はまた、
このようにバッファメモリ20がフルでない場合には、書
込みアドレス発生回路12からのアドレスがバッファメモ
リ20の書込みアドレス入力端子Ainに出力されるように
セレクタ回路14を制御するとともに、書込み制御端子MW
にライト信号を送信する。これにより、データ入力端子
Dinに送られたパケット80は、バッファメモリ20の書込
みアドレス入力端子Ainに示されたアドレスに記憶され
る。なお、このとき受信したパケット80が非優先パケッ
トの場合には、廃棄アドレス発生回路16は書込みアドレ
ス発生回路12より出力されたこの非優先パケットのアド
レスを記憶する。
第３図（ａ）にはバッファメモリ20がフルの状態で優
先パケットを受信した場合の廃棄制御の動作例が、また
同図（ｂ）にはバッファメモリ20がフルの状態で非優先
パケットを受信したときの廃棄制御の一例がそれぞれ示
されている。なお、ここでは理解を容易にするために白
丸を優先パケットとして、また黒丸を非優先パケットと
して示してある。
先パケットを受信した場合の廃棄制御の動作例が、また
同図（ｂ）にはバッファメモリ20がフルの状態で非優先
パケットを受信したときの廃棄制御の一例がそれぞれ示
されている。なお、ここでは理解を容易にするために白
丸を優先パケットとして、また黒丸を非優先パケットと
して示してある。
バッファメモリ20がフルのときに非優先パケットを受
信すると、第３図（ｂ）に示すようにそのパケットは廃
棄される。すなわち、バッファメモリ20がフルのときに
非優先パケットを受信すると、制御回路10はバッファメ
モリ20がフルである旨の信号をセレクタ回路14に送る。
これによりセレクタ回路14は、廃棄アドレス発生回路16
より送られてきたアドレスをバッファメモリ20のアドレ
ス入力端子Ainに出力する。しかしながら受信したパケ
ット80が非優先パケットの場合には、制御回路10はメモ
リライト信号を書込み制御端子MWに出力しない。このた
め、このパケットはバッファメモリ20に記憶されずに廃
棄される。
信すると、第３図（ｂ）に示すようにそのパケットは廃
棄される。すなわち、バッファメモリ20がフルのときに
非優先パケットを受信すると、制御回路10はバッファメ
モリ20がフルである旨の信号をセレクタ回路14に送る。
これによりセレクタ回路14は、廃棄アドレス発生回路16
より送られてきたアドレスをバッファメモリ20のアドレ
ス入力端子Ainに出力する。しかしながら受信したパケ
ット80が非優先パケットの場合には、制御回路10はメモ
リライト信号を書込み制御端子MWに出力しない。このた
め、このパケットはバッファメモリ20に記憶されずに廃
棄される。
バッファメモリ20がフルのときに優先パケットを受信
すると、第３図（ａ）に示すように、バッファメモリ20
に記憶されている非優先パケットを廃棄し、受信した優
先パケットをこのメモリ20に記憶する。すなわち、バッ
ファメモリ20がフルのときに優先パケットを受信する
と、非優先パケットのときと同様に、セレクタ回路14
は、制御回路10の制御により廃棄アドレス発生回路16か
らのアドレスを書込みアドレス入力端子Ainに出力す
る。そして、この場合には制御回路10がメモリライト信
号を書込み制御端子MWに出力するため、バッファメモリ
20は廃棄アドレス発生回路16から送られてきた非優先パ
ケットが記憶されているアドレスに、受信した優先パケ
ットを上書きする。
すると、第３図（ａ）に示すように、バッファメモリ20
に記憶されている非優先パケットを廃棄し、受信した優
先パケットをこのメモリ20に記憶する。すなわち、バッ
ファメモリ20がフルのときに優先パケットを受信する
と、非優先パケットのときと同様に、セレクタ回路14
は、制御回路10の制御により廃棄アドレス発生回路16か
らのアドレスを書込みアドレス入力端子Ainに出力す
る。そして、この場合には制御回路10がメモリライト信
号を書込み制御端子MWに出力するため、バッファメモリ
20は廃棄アドレス発生回路16から送られてきた非優先パ
ケットが記憶されているアドレスに、受信した優先パケ
ットを上書きする。
バッファメモリ20に記憶されパケット80を出力する場
合、制御回路10は、読出しアドレス発生回路22を制御し
てリードアドレスをアドレス入力端子Aoutに出力すると
ともに、リード信号を読出し制御端子MRに出力する。こ
れにより、バッファメモリ20のリードアドレスに記憶さ
れているパケット80は、データ出力端子Doutより出力端
子52に送られる。
合、制御回路10は、読出しアドレス発生回路22を制御し
てリードアドレスをアドレス入力端子Aoutに出力すると
ともに、リード信号を読出し制御端子MRに出力する。こ
れにより、バッファメモリ20のリードアドレスに記憶さ
れているパケット80は、データ出力端子Doutより出力端
子52に送られる。
なお、本実施例ではバッファ制御装置１がパケット交
換機に適用された例で説明したが、勿論本発明はパケッ
ト交換機に限定されるものではなく、伝送の単位をセル
とするたとえばATM交換機などにも有利に適用される。
換機に適用された例で説明したが、勿論本発明はパケッ
ト交換機に限定されるものではなく、伝送の単位をセル
とするたとえばATM交換機などにも有利に適用される。
（発明の効果） このように本発明によれば、受信した情報に優先順位
を設け、これに基づいて廃棄制御を行なうため、高品質
な廃棄制御が可能である。本発明はまた、簡単な回路構
成で廃棄制御をすることが可能である。本発明はさら
に、優先順位毎にそれぞれ記憶手段を配設する必要が無
く、論理的にも物理的にも１つの記憶手段で廃棄制御を
行なうため、記憶手段の使用効率も良い。
を設け、これに基づいて廃棄制御を行なうため、高品質
な廃棄制御が可能である。本発明はまた、簡単な回路構
成で廃棄制御をすることが可能である。本発明はさら
に、優先順位毎にそれぞれ記憶手段を配設する必要が無
く、論理的にも物理的にも１つの記憶手段で廃棄制御を
行なうため、記憶手段の使用効率も良い。
第１図は本発明によるバッファ制御装置の実施例を示す
機能ブロック図、 第２図は、第１図の装置に適用されるパケットフォーマ
ットの例を示したフォーマット図、 第３図は、第１図の装置の廃棄制御の動作例を示す動作
説明図である。 主要部分の符号の説明 １……バッファ制御装置 10……制御回路 12……書込みアドレス発生回路 14……セレクタ回路 16……廃棄アドレス発生回路 18……優先識別回路 20……バッファメモリ 22……読出しアドレス発生回路
機能ブロック図、 第２図は、第１図の装置に適用されるパケットフォーマ
ットの例を示したフォーマット図、 第３図は、第１図の装置の廃棄制御の動作例を示す動作
説明図である。 主要部分の符号の説明 １……バッファ制御装置 10……制御回路 12……書込みアドレス発生回路 14……セレクタ回路 16……廃棄アドレス発生回路 18……優先識別回路 20……バッファメモリ 22……読出しアドレス発生回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−256031（ＪＰ，Ａ) 特開 平１−221042（ＪＰ，Ａ) 特開 平１−236843（ＪＰ，Ａ) 信学技報 ＩＮ85−100 信学技報 ＳＥ87−75 電子情報通信学会論文誌 Ｖｏｌ．Ｊ 71−Ｂ Ｎｏ．３ ｐ．358−367 昭和63年電子情報通信学会春季全国大 会 Ｂ−311 1990年電子情報通信学会春季全国大会 Ｂ−481 信学技報 ＳＥ87−92 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56,12/28
Claims (1)
- 【請求項１】ヘッダが付加された情報を受け、該情報の
廃棄制御を行うバッファ制御装置において、該装置は、 前記情報のヘッダより該情報が優先情報および非優先情
報のいずれであるかを識別する識別手段と、 記憶番地を発生する記憶番地発生手段と、 該記憶番地発生手段で発生される記憶番地に前記情報を
記憶する記憶手段と、 該記憶手段に前記非優先情報が記憶されるとき、前記記
憶番地発生手段で発生される記憶番地を記憶することに
より該非優先情報が記憶される記憶番地を記憶する廃棄
番地発生手段と、 前記記憶手段の記憶状況を管理するとともに、前記識別
手段から前記情報の識別結果を受け、該情報の記憶また
は廃棄制御を前記記憶手段に行う制御手段とを有し、 前記記憶手段に記憶可能な数の前記情報が該記憶手段に
記憶されているときに前記優先情報を受けると、 前記制御手段は、前記記憶番地発生手段で発生される記
憶番地に替えて前記廃棄番地発生手段に記憶されている
記憶番地を前記記憶手段に与え、該記憶番地に前記受け
た優先情報が記憶されるよう制御することを特徴とする
バッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873089A JP2869080B2 (ja) | 1989-01-19 | 1989-01-19 | バッファ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP873089A JP2869080B2 (ja) | 1989-01-19 | 1989-01-19 | バッファ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02190059A JPH02190059A (ja) | 1990-07-26 |
| JP2869080B2 true JP2869080B2 (ja) | 1999-03-10 |
Family
ID=11701070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP873089A Expired - Fee Related JP2869080B2 (ja) | 1989-01-19 | 1989-01-19 | バッファ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869080B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845588B2 (ja) * | 1990-08-09 | 1999-01-13 | 富士通株式会社 | セル交換用バッファメモリ制御回路、および、該セル交換用バッファメモリ制御回路を具備するセル交換機、および、セル交換用バッファメモリの制御方法 |
| JP2794953B2 (ja) * | 1991-01-17 | 1998-09-10 | 日本電気株式会社 | データ廃棄方式 |
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| JP3687501B2 (ja) | 2000-07-05 | 2005-08-24 | 日本電気株式会社 | パケット交換機の送信キュー管理システム及び管理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2739949B2 (ja) * | 1988-03-17 | 1998-04-15 | 株式会社東芝 | 通信バッファ装置 |
-
1989
- 1989-01-19 JP JP873089A patent/JP2869080B2/ja not_active Expired - Fee Related
Non-Patent Citations (6)
| Title |
|---|
| １９９０年電子情報通信学会春季全国大会 Ｂ−４８１ |
| 信学技報 ＩＮ８５−１００ |
| 信学技報 ＳＥ８７−７５ |
| 信学技報 ＳＥ８７−９２ |
| 昭和６３年電子情報通信学会春季全国大会 Ｂ−３１１ |
| 電子情報通信学会論文誌 Ｖｏｌ．Ｊ７１−Ｂ Ｎｏ．３ ｐ．３５８−３６７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02190059A (ja) | 1990-07-26 |
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