JP3255113B2

JP3255113B2 - パケットスイッチシステム、これを含む集積回路、パケットスイッチ制御方法、パケットスイッチ制御プログラム記録媒体

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Publication number: JP3255113B2
Application number: JP18577998A
Authority: JP
Inventors: 昭夫原澤; 晴大加賀野井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-01
Filing date: 1998-07-01
Publication date: 2002-02-12
Anticipated expiration: 2018-07-01
Also published as: JP2000022724A; EP0969631A2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパケットスイッチシ
ステム、これを含む集積回路、パケットスイッチ制御方
法、パケットスイッチ制御プログラム記録媒体に関し、
特にルータに代表されるようなパケットスイッチシステ
ムを実現する際の内部のバス構造及びバス制御に関す
る。

【０００２】

【従来の技術】従来、スイッチングされるパケットデー
タそのものが通過する経路（バス）と、スイッチング
（ルーティング）を遂行するために必要となる制御系の
情報のための経路（バス）とを、共通のバスで実現する
場合とそうでない場合とがあった。すなわち、比較的性
能要求値が低い系においては共通のバスをこれら二つの
用途に共用し、比較的性能要求値が高い系においては各
々専用のバスが設けられ、これら二つの用途のトラヒッ
クが相互に悪影響を及ぼさないように考慮されていた。

【０００３】具体的には、制御用バスとしては３値論理
素子（３ステートバッファ）を用いた一般的なバス（以
下、３値論理バスと呼ぶ）がある。パケットデータバス
としては３値論理素子を用いた一般的なバス又はクロス
ポイント型スイッチといった例がある。

【０００４】

【発明が解決しようとする課題】上述したパケットデー
タ専用バスの従来例には以下のような欠点があった。す
なわち、前者の例では、３値論理バスは高速化の限界が
低いこと、あるいはバス制御が複雑であり、バス制御の
ための手続きや制御部のオーバーヘッド部分が大きくな
ってしまうこと、といった問題があった。

【０００５】後者の例では、クロスポイントスイッチを
構成するために要する回路規模が大きくなること、ある
いはクロスポイント型スイッチの制御部に求められる機
能や制御の精度を満たす上で実現上の難易度が高い、と
いった問題があった。

【０００６】性能やコストの点でボトルネックに触れる
ことなく、１種類又はなるべく少ない種類の基本部品を
組合わせて配置・接続することによって、「大小」任意
の規模、「高低」任意の性能に拡張できる（いわゆるス
ケーラブルな）スイッチシステムであることは、「良い
スイッチ」の条件として重要なポイントとされている。

【０００７】共有バッファ型のスイッチ構造を用いて可
変長パケットスイッチを実現する場合、共有メモリ上の
未使用領域の管理あるいは格納されたパケットの管理は
一般にはソフトウェアによって実現されていた。ソフト
ウェア処理であるがゆえにこの機能自体の性能も高くで
きないし、プロセッサ上の他の処理にも悪影響があっ
た。

【０００８】ＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒ
ａｎｓｆｅｒＭｏｄｅ）網とＩＰ（Ｉｎｔｅｒｎｅｔ
Ｐｒｏｔｏｃｏｌ）網との接点に位置し両網間のイン
タワーキングを遂行するスイッチングノード、あるい
は、ＡＴＭ網中にありながらそのスイッチングデシジョ
ンはＩＰ網流のルールでコネクションレススイッチング
を遂行するスイッチングノード等も知られている。この
種のスイッチングノードに適するメモリ内データ構造や
メモリ制御方式への需要が高い。

【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は動作レートを
容易に高速化でき、バスの制御が簡単なパケットスイッ
チシステム、これを含む集積回路、パケットスイッチ制
御方法、パケットスイッチ制御プログラム記録媒体を提
供することである。

【００１０】

【課題を解決するための手段】本発明によるパケットス
イッチシステムは、パケットデータの送受信を行う複数
の挿抜モジュールと、前記複数の挿抜モジュールとこれ
ら挿抜モジュールを制御するための制御回路とを接続す
る制御用バスとを含むパケットスイッチシステムであっ
て、前記制御用バスとは別に設けられ前記複数の挿抜モ
ジュールが夫々接続されこれら挿抜モジュールにおいて
授受されるパケットデータを伝達するためのパケットデ
ータバスと、前記複数の挿抜モジュールのうちの１つを
介して前記パケットデータバスに接続され、前記授受す
べきパケットデータを前記パケットデータバスを介して
一時格納するメモリとを含み、前記複数の挿抜モジュー
ルは前記パケットデータバス及び前記メモリを介してパ
ケットデータの授受を行うようにしたことを特徴とす
る。

【００１１】本発明による集積回路は、上記パケットス
イッチシステムが１チップに集積化されてなり、このシ
ステムに含まれているパケットデータバスは他のパケッ
トスイッチシステムに含まれているパケットデータバス
と接続され、この接続されたパケットデータバスを介す
ることによって前記他のパケットスイッチシステムとの
間で前記パケットデータを授受するようにしたことを特
徴とする。

【００１２】本発明によるパケットスイッチ制御方法
は、パケットデータの送受信を行う複数の挿抜モジュー
ルと、前記複数の挿抜モジュールとこれら挿抜モジュー
ルを制御するための制御回路とを接続する制御用バス
と、前記制御用バスとは別に設けられ前記複数の挿抜モ
ジュールが夫々接続されこれら挿抜モジュールにおいて
授受されるパケットデータを伝達するためのパケットデ
ータバスと、前記複数の挿抜モジュールのうちの１つを
介して前記パケットデータバスに接続され、前記授受す
べきパケットデータを前記パケットデータバスを介して
一時格納するメモリとを含み、前記複数の挿抜モジュー
ルは前記パケットデータバス及び前記メモリを介してパ
ケットデータの授受を行うようにしたパケットスイッチ
システムにおけるパケットスイッチ制御方法であって、
前記授受すべきパケットデータを格納するための領域を
前記メモリに確保する領域確保ステップと、この確保し
た領域へ前記パケットデータを格納する格納ステップ
と、この格納したパケットデータを出力する出力ステッ
プとを含むことを特徴とする。

【００１３】本発明による記録媒体は、パケットデータ
の送受信を行う複数の挿抜モジュールと、前記複数の挿
抜モジュールとこれら挿抜モジュールを制御するための
制御回路とを接続する制御用バスと、前記制御用バスと
は別に設けられ前記複数の挿抜モジュールが夫々接続さ
れこれら挿抜モジュールにおいて授受されるパケットデ
ータを伝達するためのパケットデータバスと、前記複数
の挿抜モジュールのうちの１つを介して前記パケットデ
ータバスに接続され、前記授受すべきパケットデータを
前記パケットデータバスを介して一時格納するメモリと
を含み、前記複数の挿抜モジュールは前記パケットデー
タバス及び前記メモリを介してパケットデータの授受を
行うようにしたパケットスイッチシステムにおけるパケ
ットスイッチ制御プログラムを記録した記録媒体であっ
て、前記制御プログラムはコンピュータに、前記授受す
べきパケットデータを格納するための領域を前記メモリ
に確保する領域確保ステップと、この確保した領域へ前
記パケットデータを格納する格納ステップと、この格納
したパケットデータを出力する出力ステップとを実行さ
せることを特徴とする。

【００１４】なお、前記パケットデータを最小記憶単位
としての複数のセルに分割して格納する。また、前記メ
モリは、前記複数の挿抜モジュールのうちの１つを介し
て前記パケットデータバスに接続されている。前記複数
のセルはリンクドリスト構造を有し、前記複数のセルに
分割して格納された前記パケットデータが該構造によっ
て結合され、前記複数のセルのうち有効なデータが格納
されていない空きセルが該構造によって結合される。

【００１５】本発明によるパケットスイッチシステムの
特徴は、以下の通りである。すなわち、制御用のバスと
は別に、パケットデータ専用の内部バスとしてリング構
造の超高速バスを設け、ポートインタフェース部が挿抜
モジュール（ＡｄｄＤｒｏｐＭｏｄｕｌｅ：ＡＤ
Ｍ）を介してパケットデータをリングバスとの間で受け
渡しする構造としていることである。また、共有パケッ
トメモリもリングバスの一つのメンバーとして置いてい
ることも本システムの特徴である。

【００１６】さらに、共有パケットメモリの内部データ
構造として、セルと呼ぶ固定長のメモリ領域をパケット
データ格納の最小単位とし、このセルを指すポインタ
と、次のセルを指すポインタ構造体を指すポインタとか
らなるセルポインタ構造体をリンクドリスト構造で連結
してパケットを表現している。その一方で、未使用のセ
ルに対応するセルポインタは空きセルキューを形成す
る。また、上述したパケットを指すポインタと、自分と
同種類のポインタ構造体を指すポインタとからなるパケ
ットポインタ構造体により、空きパケットキューとパケ
ットとの管理を行う。ここまでのメモリ管理／ポインタ
管理は、ハードウェアが自律的に行うこととし、これよ
り上のレベル（例えば、ポート毎／優先クラス毎の等）
のパケットキューイングは中央演算装置（ＣＰＵ；Ｃｅ
ｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）によるソ
フトウェア処理としている。

【００１７】なお、比較的小さい規模／比較的低い性能
を有する単位スイッチであっても、相互に連結すること
により、その規模や性能を拡張することを可能とする連
結拡張用のポートを設けていることも特徴である。

【００１８】要するに本発明では、シングルチップ上
に、ＣＰＵ、ポートインタフェース、パケットメモリ制
御インタフェース等を集積化したパケットスイッチシス
テム（ルータ）を構成するのに適するアーキテクチャを
提供しているのである。

【００１９】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。以下の説明において参照
する各図では、他の図と同等部分は同一符号が付されて
いる。

【００２０】図１は本発明によるパケットスイッチシス
テムの実施の一形態を示すブロック図である。本実施形
態のパケットスイッチシステムでは、任意数のポートＰ
−１〜Ｐ−Ｎ（本例ではＮ＝３）のポートインタフェー
スに対応した挿抜モジュール（ＡｄｄＤｒｏｐＭｏ
ｄｕｌｅ；以下、ＡＤＭ）２−１〜２−Ｎ（本例ではＮ
＝３）及びパケットストアメモリ部６に対応したＡＤＭ
２−０を、リングバス１上にパイプライン状に接続し配
置している。同時に、ＡＤＭ２−０〜２−３は制御用バ
ス４を介して中央制御部５にも接続され、この中央制御
部５によって後述するように制御される。

【００２１】ここで、中央制御部５は、中央演算ユニッ
ト（ＣＰＵ）５０と、メモリ５１と、キャッシュメモリ
（Ｃａｃｈｅ）５２と、バスブリッジ５３とを含んで構
成されている。そして、中央制御部５は、いわゆるソフ
トウェアの手法を用いて定義されたデータ構造と処理ア
ルゴリズムとによって後述する制御機能を実現すること
ができる。

【００２２】また、ＡＤＭ２−０にはパケットストアメ
モリ部６が接続されている。このパケットストアメモリ
部６内の共有パケットストアメモリ部７においては、固
定長（例えば６４バイト）を最小単位（セル）として取
扱う。パケットストアメモリ部６には、共有パケットス
トアメモリ部７に記憶することのできるパケットを示す
空きパケットキュー１８と、共有パケットストアメモリ
部７における空き状態のセルを示す空きセルキュー１７
とを含んで構成されている。なお、これら空きパケット
キュー１８にはパケットポインタ構造体が属し、空きセ
ルキュー１７には後述するセルポインタ構造体が属する
ものとする。

【００２３】空きパケットキュー１８の先頭位置はキュ
ー先頭ポインタ１２によって指され、その末尾位置はキ
ュー末尾ポインタ１３によって指される。そして、空き
パケットキュー１８は、先頭ポインタ１２によって指さ
れるパケットポインタ構造体から始まり、末尾ポインタ
１３によって指されるパケットポインタ構造体で終わる
リンクドリストデータ構造になっているものとする。

【００２４】パケットポインタ構造体のうち、実際に記
憶されているパケットに対応するものは図中の論理領域
１９内に存在するものとする。そして、この論理領域１
９に対応して、記憶されているパケットデータを構成す
るメモリ部７の各エントリを指す論理パケット１６が存
在するものとする。つまり、論理領域１９内に存在する
パケットポインタ構造体１９１は論理パケット１６内の
セルポインタ構造体群１６１を指し、このセルポインタ
構造体群１６１を構成する各セルポインタ構造体はメモ
リ部７の対応するエントリを指すことになる。

【００２５】また、空きセルキュー１７の先頭位置は空
きセルキュー先頭ポインタ９によって指され、その末尾
位置は空きセルキュー末尾ポインタ１０によって指され
る。そして、空きセルキュー１７は、先頭ポインタ９に
よって指されるセルポインタ構造体から始まり、末尾ポ
インタ１０によって指されるセルポインタ構造体で終わ
るリンクドリストデータ構造になっているものとする。

【００２６】なお、これら各ポインタ９，１０，１２及
び１３はレジスタを用いて構成することができる。

【００２７】ここで、図２をも参照して説明する。上述
したように、パケットストアメモリ部６内の共有パケッ
トストアメモリ部７においては、固定長のセルを記憶単
位としている。そして、このセルの数と同数のセルポイ
ンタ構造体８を定義する。各セルポインタ構造体８は少
なくともセルを指すポインタ８−１と、自らと同種の別
のセルポインタ構造体を指すポインタ８−２とを要素と
して有する。そして、セルを指すポインタ８−１によっ
て全てのセルと全てのセルポインタ構造体とが１対１の
対応関係で結び付けられている。

【００２８】また、空きセルキュー先頭ポインタ９によ
って指されるセルポインタ構造体から始まり、空きセル
キュー末尾ポインタ１０によって指されるセルポインタ
構造体で終わるリンクドリストデータ構造がある。すな
わち、この空きセルキュー１７に属するセルポインタ構
造体が指すセルは未使用の状態にある。この空きセルキ
ューの先頭からセルポインタ構造体を順次必要数だけ取
出し、空きセルキューとは独立したリンクドリストデー
タ構造を構成しこれに対応する各々のセル上にここに収
容可能なサイズに分割されたパケットデータを置くこと
により、メモリ部７上にパケットをストアできることに
なる。

【００２９】一方で、この系で取扱うパケットの最大数
と同数のパケットポインタ構造体１１と呼ばれるデータ
構造体を設ける。パケットポインタ構造体は、少なくと
も、上述したメモリ部７上に置かれるパケットの先頭に
相当するセルポインタ構造体を指すポインタであるパケ
ット先頭セルポインタ１１−１と、自分と同形式のパケ
ットポインタ構造体を指すポインタ１１−２とを含んで
いる。

【００３０】そして、空きセルキューと同様に、キュー
先頭ポインタ１２とキュー末尾ポインタ１３とによって
先頭／末尾が定義され、複数のパケットポインタ構造体
がリンクドリスト構造で連結された空きパケットキュー
１８が形成される。パケットポインタ構造体がこの空き
パケットキュー１８に属するときには、パケットポイン
タ構造体の要素のうちパケットポインタは何も指してお
らず（Ｎｕｌｌ；図中では“ｎ”と表示されている）、
空きパケットキューからパケットポインタ構造体が取出
された時にはパケットポインタは特定のパケットの先頭
のセルポインタを指している。

【００３１】ところで、中央制御部５の内部には（例え
ばソフトウェアによって定義された）任意数の論理パケ
ットキュー１４があり、その内部はパケットキューポイ
ンタ構造体１５を連結したリンクドリスト構造になって
いる。パケットキューポインタ構造体１５は少なくと
も、パケットポインタ構造体１１を指すポインタ１５−
１と、自分と同形式のパケットキューポインタを指すポ
インタ１５−２とからなる。

【００３２】かかる構成からなる本システムの基本的な
動作例について、図２から図１３を順次参照して説明す
る。

【００３３】まず図２において、中央制御部５がソフト
ウェアによって実現しているプロセス中に存在している
論理パケットキュー１４中にあるパケットキューポイン
タ構造体１５から指される論理パケット１６がパケット
ストアメモリ部６上に存在している。実際には、パケッ
トキューポインタ構造体１５はパケットポインタ構造体
１９１を指し、このパケットポインタ構造体１９１がセ
ルポインタ構造体群１６１を指している。そして、この
セルポインタ構造体群１６１を構成する各セルポインタ
構造体が、夫々対応するパケットの実体、すなわちメモ
リ部７の対応するエントリを指している。

【００３４】なお論理パケットキュー１４は、リングバ
ス１上のＡＤＭ２−１〜２−３の夫々に対応して存在す
るものとする。つまり、３つの論理パケットキュー１４
を有し、各論理パケットキュー１４は対応するＡＤＭが
自ポートから送出したいパケットを、送出要求待ち状態
で管理しているのである。さらに、送出要求に２段階の
優先順位を設けておき、その優先順位毎に夫々論理パケ
ットキューを用意しても良い。この場合には、３つのＡ
ＤＭ２−１〜２−３に対応して夫々２段階の論理パケッ
トキュー１４を用意することとなり、論理パケットキュ
ー１４の個数は６となる。

【００３５】次に、図３において、空きパケットキュー
１８の先頭ポインタ１２の内容をトークンＴの一部であ
るパケットポインタとしてコピーしＡＤＭ２−０からリ
ングバス１に送出する。それと同時に、空きパケットキ
ュー先頭ポインタ１２には、先程まで空きパケットキュ
ー１８の先頭に位置していたパケットポインタ構造体が
指していた次のパケットポインタ構造体を指すポインタ
の値がコピーされる。これは、空きパケットキュー１８
の先頭に位置していたパケットポインタ構造体が空きパ
ケットキュー１８に属さなくなり、トークンＴ中のパケ
ットポインタから指される一個の独立したパケットポイ
ンタ構造体１９２となり（矢印Ｙ３）、パケットを受取
るための待機状態にあることを意味する。

【００３６】すなわちこの状態では、待機中のパケット
ポインタ構造体１９２はいずれのセルポインタ構造体も
指しておらず、その内容は“Ｎｕｌｌ”である。したが
って、対応するセルポインタ構造体群１６２は存在しな
い。つまり、このトークンＴがリングバス１に送出され
て各ＡＤＭを巡回することによって、各ＡＤＭによるパ
ケットの送出要求を受付けることになる。

【００３７】図４は、パケットポインタを含むトークン
Ｔが、到着パケットを持っていない１番ポートＰ−１に
対応するＡＤＭ２−１を通過していく様子を示してい
る。同じく図５は、パケットポインタを含むトークンＴ
が、到着パケットを持っていない２番ポートＰ−２に対
応するＡＤＭ２−２を通過していく様子を示している。
いずれの場合も、トークンＴ中のパケットポインタはパ
ケットポインタ構造体１９２を指したままである。

【００３８】図６においては、到着パケットを保持して
いた３番ポートＰ−３に対応するＡＤＭ２−３によって
トークンＴが獲得される。この後、図７に示されている
状態においては、以下の（１）の動作と（２）の動作と
が並行して行われる。

【００３９】（１）３番ポートＰ−３に到着していたパ
ケットＰＴ２はトークンＴから得たパケットポインタと
ともにＡＤＭ２−３からリングバスに乗せられ、ＡＤＭ
２−０にてドロップされる（矢印Ｙ７０）。ＡＤＭ２−
０にパケットが到達すると、このパケットを格納すべく
待機していたパケットポインタ構造体１９２のパケット
先頭セルポインタには空きセルキュー先頭ポインタ９の
値がコピーされる。

【００４０】そして、到着したパケットを全て格納する
ために必要となるサイズに相当する個数のセルポインタ
構造体が、空きセルキューの先頭にあるセルポインタ構
造体に引き続いて空きセルキュー１７から取出される
（矢印Ｙ７２）。この場合、セルポインタ構造体は１つ
取出され、格納するのに足りなければまた１つ取出され
るというように、到着したパケットを格納するために、
空きセルキュー１７から１つずつ順次取出されることに
なる。それゆえに、到着したパケットを全て格納するた
めに必要となるサイズに相当する個数のセルポインタ構
造体を全て取出し終えた状態では、空きセルキューから
取出されたセルポインタ構造体のうち最後尾のものが指
していた次のセルポインタ構造体へのポインタ値が空き
セルキュー先頭ポインタの９の新しい値としてコピーさ
れることになる（矢印Ｙ７１）。

【００４１】（２）３番ポートＰ−３への到着パケット
がパケットストアメモリ部６に転送されたことを受け
て、ＡＤＭ２−３は中央制御部５に対して処理リクエス
トを送出する（矢印Ｙ７３）。この処理リクエストは、
例えば割込みによって行う。

【００４２】このリクエストをトリガとして、中央制御
部５は３番ポートＰ−３に到着したパケットの情報を得
るために、制御バス４を経由してＡＤＭ２−３にリード
アクセスを行う。このリードアクセスによって、この共
有パケットストアメモリ上に保持されるパケットへのポ
インタ、パケットの内容のうち必要なフィールド（代表
的なのはパケットヘッダ）及びパケットのサイズ等が読
取られる。

【００４３】図８を参照すると、このパケットはパケッ
トポインタ構造体１９２及びそれが指しているセルポイ
ンタ構造体群１６２として、パケットストアメモリ部６
の共有パケットストアメモリ部７に保持されている。そ
の一方でパケットの識別及びルーティングのための処理
が中央制御部５で行われる。すなわち、パケットのヘッ
ダ部に含まれている「送信元アドレス」や「宛先アドレ
ス」等の情報フィールドを抽出し、そのパケットをどう
処理し、どこに転送すべきかを判断し決定する。このよ
うにパケットの識別が行われる。

【００４４】さらに識別されたパケットは、予めプログ
ラムによって定義されたアルゴリズムに従って処理され
る。具体的には、パケットのデータ内容の書換えや定義
テーブルを参照して所定の宛先ポートへの転送等、すな
わちルーティング処理が行われる。

【００４５】中央制御部５においては、これらパケット
識別及びルーティング処理は、ソフトウェア又はファー
ムウェアによって行われることになる。

【００４６】図９を参照すると、中央制御部５によって
このパケットに対するルーティングディシジョンが下さ
れ、破線部分から実線部分に示されているように、中央
制御部５の中に存在する論理パケットキュー１４にパケ
ットキューポインタ構造体１５が追加される。つまり、
論理パケットキュー１４内のパケットキューポインタ構
造体１５の一方はパケットポインタ構造体１９１を指
し、このパケットポインタ構造体１９１がセルポインタ
構造体群１６１を指すことになる。またパケットキュー
ポインタ構造体１５の他方はパケットポインタ構造体１
９２を指し、このパケットポインタ構造体１９２がセル
ポインタ構造体群１６２を指すことになる。

【００４７】次に、図１０を参照すると、中央制御部５
の中に存在する、ある論理パケットキュー１４から先頭
のパケットキューポインタ構造体が取出される。そし
て、制御バス４を介して、ＡＤＭ２−０に対して、パケ
ットストアメモリ部６の共有パケットストアメモリ部７
のどのパケットを、どのポートに出力するかを指示す
る。これが図中の矢印Ｙ１０２で示されている。

【００４８】この結果、論理パケットキュー１４の先頭
ポインタは、論理パケットキュー１４に追加された（矢
印Ｙ１０１）パケットキューポインタ構造体１５を新た
に指すことになる。

【００４９】図１１を参照すると、上述した指示に従っ
て、ＡＤＭ２−０は指定されたパケットを共有パケット
ストアメモリ部６から取出している（矢印Ｙ１１１）。
そして、ＡＤＭ２−０はパケットＰＴ１の先頭に出力ポ
ートを指定するルーティングタグを付加してリングバス
１に出力している（矢印Ｙ１１２）。この時、使用済み
のセルポインタ構造体及びパケットポインタ構造体は、
夫々の空きキュー１７、１８の末尾に返却される。

【００５０】図１２を参照すると、出力ポートを２番ポ
ートと定義されたパケットＰＴ１がＡＤＭ２−１を通過
している（矢印Ｙ１２１、矢印Ｙ１２２）。続いて図１
３を参照すると、パケットＰＴ１がＡＤＭ２−２でドロ
ップされ（矢印Ｙ１３１）、ルーティングタグが取去ら
れる。そして、このパケットは、パケット２番ポートＰ
−２に出力されている。

【００５１】要するに本システムでは、大別すると３つ
の動作を行っている。すなわち、ポートに入力されるパ
ケットを格納するための記憶領域の確保、この確保した
領域へのパケットの格納、格納したパケットのポートへ
の出力、という３つの動作を行っているのである。そし
て、これら３つの動作のいずれかを、トークンを獲得し
たＡＤＭが行うのである。

【００５２】図２から図１３までを参照して説明したよ
うに、本システムでは、制御用のバスとは別にパケット
データ専用のリング形状バスを設けている。これによ
り、制御系とデータ系とが互いに悪影響を及ぼすことな
くデータの帯域を十分に取ることができるという効果が
ある。

【００５３】また本システムでは、パイプライン方式の
バスを用いている。すなわち、一方通行でリング形状で
あり、入力をラッチしてリタイミングを行って出力する
バスを用いている。このため、一般的な３値論理バスや
クロスポイント型のスイッチに比べて以下のような効果
がある。

【００５４】すなわち、３値論理バスは動作レートの高
速化が困難であるのに対し、パイプライン方式のバスは
動作レートを容易に高速化できるという特徴がある。ま
た、クロスポイントスイッチでは回路規模がポート数の
２乗に比例して増加するのに対し、パイプライン方式の
バスは回路規模がポート数に対してリニアに増加する程
度で済むという特徴がある。さらに、３値論理バス、ク
ロスポイントスイッチともに制御が複雑になるのに対
し、パイプライン方式のバスはバスの制御が簡単になる
という特徴がある。そして、クロスポイントスイッチは
高精度な設計が求められるのに対し、パイプライン方式
のバスは設計に求められる精度が比較的低いという特徴
がある。

【００５５】特に本例のシステムは、共有メモリ方式で
ありながらメモリ管理の多くをハードウェアで行うた
め、処理の高速化に適するという特徴もある。すなわち
本例では、パケットストアメモリ部６におけるパケット
格納領域の確保は、ＡＤＭ２−０の動作によって行われ
る。また、その確保したパケット格納領域に対するパケ
ットの書込みは、ＡＤＭ２−３及びＡＤＭ２−０の動作
によって行われる。さらに、その書込まれたパケットの
読出しは、ＡＤＭ２−０の他、中央制御機構５の動作に
よって行われる。

【００５６】つまり、パケットを書込むという動作はメ
モリに対して行うので、その動作が得意なハードウェア
に担当させている。一方、メモリからパケットを読出し
て正しいポートに出力するにはパケットの内容を解釈す
る必要があるので、その処理が得意なソフトウェア又は
ファームウェアに担当させている。このように、ハード
ウェア、ソフトウェア又はファームウェアに、夫々得意
な動作や処理を担当させているので、システム設計の最
適化を図ることができ、システム全体として高速動作を
実現できるのである。

【００５７】ところで本例では、図１４に示されている
ように、固定サイズ（例えば、６４バイト）のセルを共
有パケットストアメモリ部７の最小記憶単位としてい
る。すなわち、図中のパケット１４０が固定サイズのセ
ル１４ａ〜１４ｈに分解され、各セルがメモリ部７に記
憶される。このとき、セル１４ｈには、有効なデータが
存在しない空白部分（ハッチング部分）が存在してい
る。なお、パケット１４０はヘッダ部１４０Ｈとペイロ
ード部１４０Ｐとから構成されている。

【００５８】ここで、固定サイズが６４バイトよりも大
である場合、例えば１２８バイトである場合には、有効
なデータが存在しない上記の空白部分が大きくなる可能
性が高い。しかしながら、本例のように、固定サイズを
６４バイトとすれば、固定長パケットを基本単位とする
ＡＴＭを処理する上で、上記の空白部分が小さくなり、
効率が良い。すなわち、ＡＴＭセルは５３バイトである
ため、固定サイズを６４バイトとすれば、空白部分は１
１バイトで済むので効率が良い。この固定サイズをＡＴ
Ｍセルと同一の５３バイトとすれば、ＡＴＭを処理する
上で最も効率が良い。

【００５９】また、ＡＴＭよりもネットワーク階層構造
の上で上位に位置するＩＰレイヤのパケットを、セルの
サイズの上限（６４バイト）に分断して共有メモリに格
納するのではなく、例えば４８バイト単位に分断して格
納（４８バイトはＡＴＭセルのペイロードのサイズ）す
ることによって、ＡＴＭセルとＩＰパケットとの異なる
パケットフォーマットの間で双方向に変換する機能を実
装するのに便利である。

【００６０】次に、リングネットワーク内の各ＡＤＭの
内部構成例について図１５を参照して説明する。同図に
示されているように、ＡＤＭ２−Ｎは、制御バス４との
間の入出力を制御する制御用バスＩ／Ｏブロック２１
と、リングバス１から入力されるパケットを一旦保持す
るレジスタ２２と、リングバス１に出力すべきパケット
を一旦保持するレジスタ２３と、制御バス４及びリング
バス１に対するパケットのスイッチング制御を行う制御
バス／リングバススイッチングブロック２６と、このブ
ロック２６の出力及びレジスタ２２の保持内容を入力と
しこれらのスイッチング制御を行うパケットプロセシン
グブロック２４と、パケットプロセシングブロック２４
の２つの出力を択一的にレジスタ２３に出力するセレク
タ２５とを含んで構成されている。

【００６１】なお、図中のポートインタフェース回路部
２９はポートに対するパケットの入出力を制御する回路
である。このポートインタフェース回路部２９と制御バ
ス／リングバススイッチングブロック２６との間には受
信バッファ２７及び送信バッファ２８が設けられてい
る。

【００６２】かかる構成において、パケットの送信動作
は以下のように行われる。まず、自ポートからリングバ
ス１に転送したいパケットが無い場合には、フリートー
クンがリングバス１の上流から送られてきても、これを
リングバスの下流に渡す。一方、自ポートからリングバ
ス１に転送したいパケットがある場合には、フリートー
クンがリングバスの上流から送られてきたら、これをド
ロップし、自ポートからリングバス１にパケットを送信
する。

【００６３】また、受信動作は以下のように行われる。
まず、自ＡＤＭのみを宛先とするパケットがリングバス
１の上流から流れてきたら、これをドロップし、リング
バス下流には転送しない。複数の宛先を持つパケット
で、自ＡＤＭもその宛先に含まれていたら、これをドロ
ップし、かつ、リングバス１の下流にも転送する。

【００６４】次に、パケットストアメモリ部６の具体的
構成について図１６を参照して説明する。同図におい
て、パケットストアメモリ部６は、パケットポインタ構
造体管理部１８と、セルポインタ構造体管理部１７と、
共有パケットストアメモリ部７と、これら各部を制御す
る共通制御部６０とを含んで構成されている。

【００６５】パケットポインタ構造体管理部１８は、パ
ケットポインタ構造体及び空きポインタのキューを記憶
するメモリ１８０と、このメモリ１８０に記憶されてい
る空きポインタのキューの先頭を示すキュー先頭ポイン
タ（ＨｅａｄｏｆＱｕｅｕｅ；ＨｏＱ）１２と、そ
の空きポインタのキューの末尾を示すキュー末尾ポイン
タ（ＥｎｄｏｆＱｕｅｕｅ；ＥｏＱ）１３と、メモ
リ１８０に格納すべきデータを与えるレジスタ１８１
と、メモリ１８０から読出されたデータを格納するレジ
スタ１８２と、セレクタ１８３〜１８７とを含んで構成
されている。

【００６６】レジスタ１８１及び１８２は、次のセルポ
インタを指すＮＥＸＴフィールドと、パケットの先頭を
指すＨｏＰ（ＨｅａｄｏｆＰａｃｋｅｔ）フィール
ドとを有している。

【００６７】ポインタ１２及び１３は、レジスタによっ
て実現されるものとする。ポインタ１２の入力側にはセ
レクタ１８３が設けられており、ポインタ１２自身の出
力とレジスタ１８２のＮＥＸＴフィールドの値とが択一
的にポインタ１２に入力される。ポインタ１３の入力側
にはセレクタ１８４が設けられており、ポインタ１３自
身の出力とＣＰＵ５０から送られてくるパケットポイン
タの値とが択一的にポインタ１３に入力される。

【００６８】セルポインタ構造体管理部１７は、セルポ
インタ構造体及び空きポインタのキューを記憶するメモ
リ１７０と、このメモリ１７０に記憶されている空きポ
インタのキューの先頭を示すキュー先頭ポインタ（Ｈｏ
Ｑ）９と、その空きポインタのキューの末尾を示すキュ
ー末尾ポインタ（ＥｏＱ）１０と、メモリ１７０に格納
すべきデータを与えるレジスタ１７１と、メモリ１７０
から読出されたデータを格納するレジスタ１７２と、パ
ケットポインタ構造体管理部１８から出力されるデータ
をアドレスとしてメモリ１７０に与えるためのレジスタ
１７３と、セレクタ１７４〜１７８とを含んで構成され
ている。

【００６９】レジスタ１７１及び１７３は、次のセルポ
インタを指すＮＥＸＴフィールドと、セルを指すセルポ
インタ（Ｃｅｌｌ）とを有している。

【００７０】ポインタ９及び１０は、レジスタによって
実現されるものとする。ポインタ９の入力側にはセレク
タ１７６が設けられており、ポインタ９自身の出力とレ
ジスタ１７２のＮＥＸＴフィールドの値とが択一的にポ
インタ９に入力される。ポインタ１０の入力側にはセレ
クタ１７５が設けられており、ポインタ１０自身の出力
とテンポラリレジスタ１７３の保持値とが択一的にポイ
ンタ１０に入力される。

【００７１】共有パケットストアメモリ部７は、セルを
記憶するためのメモリ７０と、このメモリ７０に対する
アクセスを制御する共有パケットストアメモリアクセス
制御部７１と、このメモリ７０にアドレスを与えるレジ
スタ７２とを含んで構成されている。

【００７２】パケットポインタ構造体管理部１８内のメ
モリ１８０、セルポインタ構造体管理部１７内のメモリ
１７０と、共有パケットストアメモリ部７内のメモリ７
０は夫々、データ入力端子ｉＤＡＴＡ、データ出力端子
ｏＤＡＴＡ、アドレス入力端子ｉＡＤＤＲ及び書込み状
態に制御するための書込み制御信号の入力端子ｉＷＲを
有している。この各メモリを書込み状態又は読出し状態
に制御するのが共通制御部６０である。この共通制御部
６０は、上述した各部のセレクタの選択動作の制御をも
行う。

【００７３】以下、図１７〜図１９をも参照し、共通制
御部６０による制御を中心に、パケットストアメモリ部
６の動作について説明する。

【００７４】まず、図１７にはパケットを受信するため
の受入れ準備動作が示されている。同図を参照すると、
パケットを受信するための受入れ準備動作は以下のよう
に行われる。最初に、キュー先頭ポインタ１２が指して
いるメモリ１８０のエントリを読出す。次に、このポイ
ンタ１２の値を新たなトークンに乗せる。最後に、読出
したメモリ１８０のエントリのＮＥＸＴフィールドの値
をキュー先頭ポインタ１２に上書き（オーバライト）す
る。

【００７５】次に、図１８にはパケットを受信しストア
する動作が示されている。同図を参照すると、パケット
を受信しストアする動作は、以下のように行われる。

【００７６】最初に、パケットポインタ構造体管理部１
８において、受信ポートよりパケットストアメモリ部６
に転送されてきたトークンの中のパケットポインタが指
すメモリ１８０のエントリのＨｏＰ（Ｈｅａｄｏｆ
Ｐａｃｋｅｔ）フィールドにセルポインタ構造体管理部
１７のポインタ（ＨｏＱ）９の値を上書きする。

【００７７】次に、セルポインタ構造体管理部１７のポ
インタ９が指しているメモリ１７０のエントリを読出
し、レジスタ１７２に保持する。この保持した値のう
ち、セルポインタ（Ｃｅｌｌ）の値を共有パケットスト
アメモリ部７に渡す。

【００７８】すると、共有パケットストアメモリ部７
は、受取ったセルポインタの値と共有パケットストアメ
モリアクセス制御部７１から与えられる下位アドレス
（ＬｏＡｄｄｒ）の値とを結合（Ｃｏｎｃａｔｅｎａｔ
ｅ）して書込みアドレスを発生し、１ワード書込む。受
信した全てのパケットの書込みが完了していない場合
は、現在書込み中のセルが満杯かどうかが判断される。
満杯でなければ、下位アドレスの値を１インクリメント
した後、上述と同様にセルポインタの値と結合して書込
みアドレスを発生し、１ワード書込む。このように、書
込みアドレスを順次発生して１ワードずつの書込みが行
われる。

【００７９】全てのパケットの書込みが完了していない
場合で、かつ、現在書込み中のセルが満杯であれば、セ
ルポインタ構造体管理部１７において、ＮＥＸＴフィー
ルドの値をポインタ９に上書きする。この後、再度セル
ポインタ構造体管理部１７のポインタ９が指しているメ
モリ部１７０のエントリを読出し、レジスタ１７２に保
持し、この保持した値のうちセルポインタの値を共有パ
ケットストアメモリ部７に渡す。以下、同様の動作が繰
返される。

【００８０】共有パケットストアメモリ部７において受
信した全てのパケットの書込みが完了した場合は、セル
ポインタ構造体管理部１７において、今アクセスしてい
るメモリ１７０のエントリのＮＥＸＴフィールドの値を
ポインタ９に退避し、かつ、“Ｎｕｌｌ”をＮＥＸＴフ
ィールドに上書きする。これにより、パケットを受信し
ストアする動作は完了となる。

【００８１】さらに、図１９にはストアされているパケ
ットを取出し、共有パケットストアメモリ部７から抹消
する動作が示されている。同図を参照すると、ストアさ
れているパケットを取出し、共有パケットストアメモリ
部７から抹消する動作は、以下のように行われる。

【００８２】まず、パケットポインタ構造体管理部１８
において、ＣＰＵ５０から取出すべきパケットを指すポ
インタ値をレジスタ１８１に受取る。次に、このポイン
タ値が指しているメモリ１８０のエントリを読出し、レ
ジスタ１８２に保持する。そして、このレジスタ１８２
に保持したエントリの中のＨｏＰフィールドの値を、セ
ルポインタ構造体管理部１７に渡す。

【００８３】セルポインタ構造体管理部１７では、パケ
ットポインタ構造体管理部１８から受取った値をテンポ
ラリレジスタ（Ｒｅｇ）１７３にコピーする。このテン
ポラリレジスタ１７３が指しているメモリ１７０のエン
トリを読出し、ポインタ１０が指しているメモリ１７０
のエントリのＮＥＸＴフィールドに上書きする。さら
に、ポインタ１０にテンポラリレジスタ１７３の値を上
書きする。そして、上記の読出したメモリ１７０のエン
トリのＮＥＸＴフィールドの値をレジスタ１７３に上書
きし、そのエントリのセルポインタの値を共有パケット
ストアメモリ部７に渡す。

【００８４】すると、共有パケットストアメモリ部７
は、受取ったセルポインタの値と共有パケットストアメ
モリアクセス制御部７１から与えられる下位アドレスの
値とを結合して読出しアドレスを発生し、１ワード読出
す。このセルに格納されているワードを全て読出し終え
ていない場合は、下位アドレスの値を１インクリメント
した後、上述と同様にセルポインタの値と結合して読出
しアドレスを発生し、１ワード読出す。このように、読
出しアドレスを順次発生して１ワードずつの読出しが行
われる。

【００８５】全てのワードを読出し終えた場合には、セ
ルポインタ構造体管理部１７において、テンポラリレジ
スタ１７３に保持されている値が“Ｎｕｌｌ”であるか
どうかが判断される。保持されている値が“Ｎｕｌｌ”
でない場合、テンポラリレジスタ１７３が指しているメ
モリ１７０のエントリを読出し、上述と同様の動作が繰
返される。

【００８６】保持されている値が“Ｎｕｌｌ”である場
合、パケットポインタ構造体管理部１８において、ＣＰ
Ｕ５０から送られてきたパケットポインタをレジスタ１
８１に書込む。これにより、ポインタ１３が指している
メモリ１８０のエントリのＮＥＸＴフィールドに、その
パケットポインタを上書きする。さらに、ポインタ１３
に、ＣＰＵ５０から送られてきたパケットポインタを上
書きする。これにより、ストアされているパケットを取
出し、共有パケットストアメモリ部７から削除する動作
は完了となる。

【００８７】以上の各動作を実現するために、共通制御
部６０は、パケットポインタ構造体管理部１８、セルポ
インタ構造体管理部１７及び共有パケットストアメモリ
部７の内部の各セレクタ等の制御を行うのである。

【００８８】ところで、図２０及び図２１には、以上説
明したパケットスイッチシステムを単位スイッチエレメ
ントとし、単位スイッチエレメントが持つインタフェー
スポートのうちいくつかを、単位スイッチエレメント間
の接続リンクのために用いて、スイッチの規模及び性能
を拡張する構成が示されている。

【００８９】図２０には、単位スイッチエレメントであ
る４つのチップＣ１〜Ｃ４を、拡張ポートインタフェー
ス（ＥｘｔｅｎｔｉｏｎＰｏｒｔＩｎｔｅｒｆａｃ
ｅ）ＥＰＩＦを介して接続した場合の構成が示されてい
る。１つのチップに着目すると、そのチップの拡張ポー
トインタフェースＥＰＩＦの入力側と出力側とは異なる
チップに接続されている。すなわち、チップＣ１に着目
すると、拡張ポートインタフェースＥＰＩＦの入力側は
チップＣ４に接続され、その出力側はチップＣ２に接続
されている。他のチップＣ２〜Ｃ４についても同様であ
り、このように接続すれば、４つのチップＣ１〜Ｃ４を
接続した状態でポート数を物理的に増やすことができる
のである。なお、同図に示されているように、図中の各
チップには先述した中央制御部５及びパケットストアメ
モリ部６が設けられているものとする。

【００９０】また、図２１に示されているように、隣合
うチップの拡張ポートインタフェース（図２１中のハッ
チング部分）同士を相互に接続しても良い。同図には９
つのチップＣ１〜Ｃ９しか示されていないが、同様に接
続すれば図２０の場合よりもポート数を増やすことがで
きる。なお、同図に示されていないが、図中の各チップ
Ｃ１〜Ｃ９には先述した中央制御部５及びパケットスト
アメモリ部６が設けられているものとする。

【００９１】これらの図２０及び図２１において、入力
ポートから入ったパケットが目的の出力ポートに到達す
るまでに通過する夫々のスイッチエレメントにおいて参
照されるべきルーティングタグについては、以下の２つ
の付加方法がある。

【００９２】すなわち、第１の方法は、そのパケットが
この系に到達した最初のスイッチにおいてすべての経路
を決定し、経路上の最も後段のスイッチに与えるべきル
ーティングタグから順に前の段のスイッチに与えるべき
ルーティングタグをスタックメモリの要領（プッシュ）
でパケットに付加するものである。そして、このパケッ
トが各段のスイッチエレメントを転送されるごとに、そ
のスタックメモリエリアにあるルーティングタグをポッ
プするのである。こうすることによって、夫々のスイッ
チは自段のためのルーティングタグを得ることができ
る。

【００９３】次に、第２の方法は、パケットが各スイッ
チエレメント間を転送される都度、自スイッチエレメン
トにおける出力ポートのみを決定し１つだけルーティン
グタグをパケットに付加するものである。つまり、転送
元からパケットを受取ったら、そのパケットの転送先を
示すルーティングタグを付加するのである。

【００９４】以上のように本システムを１チップに集積
化すれば、比較的小規模で低性能なスイッチエレメント
を用いて、大小任意の規模、高低任意の性能を有するス
イッチを構成できるという特徴がある。この集積回路を
用いれば、小型のルータを構成できるので、家庭に設け
れば容易にＳＯＨＯ（ＳｍａｌｌＯｆｆｉｃｅＨｏ
ｍｅＯｆｆｉｃｅ）を実現することができる。

【００９５】次に、本システムの他の実施形態について
説明する。

【００９６】図１から図１３を参照して先述した例にお
いては、各ポート対応のＡＤＭが受信したパケットをリ
ングバスに送出する際の送信権の管理にトークンを用い
た方式を採用していた。この方法のほかに送信権（アク
セス権）の管理方法として、アービトレーション専用の
ロジックによる制御を与える方法、又は中央制御部内で
動作するソフトウェアの一部として実装される機能によ
り制御する方法等がありうる。これらの制御を各ＡＤＭ
に伝達する手段としては、アービトレーション制御を伝
達するための専用のバスを用いる方法、図１から図１３
中にも存在する制御バス４を他の目的と共用する方法等
がある。

【００９７】このアービトレーションを実現するための
具体的なハードウェア構成例について図２２を参照して
説明する。同図に示されているように、各ポートＰ−１
〜Ｐ−Ｎのインタフェースから入力される送信中である
ことを示す信号を入力とするＯＲゲート２２ａと、この
ＯＲゲート２２ａの出力によってカウントアップイネー
ブル状態となるバイナリカウンタ２２ｂと、各ポートＰ
−１〜Ｐ−Ｎのインタフェースから入力される送出要求
を入力とし、バイナリカウンタ２２ｂの出力カウント値
に応じて各ポートＰ−１〜Ｐ−Ｎのインタフェースへの
送出許可を出力する優先順位決定回路２２ｃとを含んで
構成されている。

【００９８】かかる構成において、優先順位決定回路２
２ｃは、バイナリカウンタ２２ｂから与えられるカウン
ト値によってその時点における最優先ポート及び第２位
以降最下位までの優先順位を決定する。これによって、
複数のポートのインタフェースから同時に送出要求信号
が出力された場合、どのポートに送信許可を与えるかが
決定されることになる。

【００９９】一方、各ポートからの送信中表示信号の論
理和をとった信号がバイナリカウンタ２２ｂのカウント
アップイネーブル信号として与えられているので、いず
れかのポートが送信を許可されて送信を行っている最中
はバイナリカウンタの値、すなわち最優先ポートの規定
が保持され、１パケットの送信を終了すると、直前に第
２位の送信権であったポートの送信権が、最優先順位に
変わることになる。つまり、パケットデータバスに対す
るアクセス権の優先順位が巡回するように調停されるの
である。

【０１００】なお、図２２に示されているアービトレー
ション回路の構成は一例に過ぎず、種々の変形例が考え
られる。

【０１０１】以上のアービトレーションを用いる場合
は、先述したトークンを用いる場合に比較して、リング
バスの帯域をより公平に分配できるという特徴がある。
この特徴は特に、リングバスの最高許容帯域に対する実
使用帯域の割合が高い場合に顕著となる。もっとも、リ
ングバスの許容帯域が必要とされる帯域よりも十分に大
きい場合には、先述したトークンを用いる場合でも十分
な公平性を確保することができる。

【０１０２】なお、以上説明した中央制御部５及び各Ａ
ＤＭの処理を実現するためのプログラムを記録した記録
媒体を用意し、これを用いて図１の各部を制御すれば、
上述と同様のパケットデータ送受信動作を行うことがで
きることは明白である。この記録媒体には、同図中に示
されていない半導体メモリ、磁気ディスク装置の他、種
々の記録媒体を用いることができる。

【０１０３】また、同記録媒体に記録されているプログ
ラムによってコンピュータを制御すれば、上述と同様に
パケットデータ送受信動作を行うことができることは明
白である。この記録媒体には、半導体メモリ、磁気ディ
スク装置の他、種々の記録媒体を用いることができる。

【０１０４】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【０１０５】（１）前記制御用バスは、前記複数の挿抜
モジュールとこれら挿抜モジュールを制御するための制
御回路とが接続されたライン状のバスであることを特徴
とする請求項１〜１１のいずれかに記載のパケットスイ
ッチシステム。

【０１０６】（２）前記制御用バスは、前記複数の挿抜
モジュールとこれら挿抜モジュールを制御するための制
御回路とが接続されたライン状のバスであることを特徴
とする請求項１２〜１４のいずれかに記載の集積回路。

【０１０７】（３）前記制御用バスは、前記複数の挿抜
モジュールとこれら挿抜モジュールを制御するための制
御回路とが接続されたライン状のバスであることを特徴
とする請求項１５〜２３のいずれかに記載のパケットス
イッチ制御方法。

【０１０８】（４）前記制御用バスは、前記複数の挿抜
モジュールとこれら挿抜モジュールを制御するための制
御回路とが接続されたライン状のバスであることを特徴
とする請求項２４〜３２のいずれかに記載の記録媒体。

【０１０９】

【発明の効果】以上説明したように本発明は、制御用の
バスとは別にパケットデータ専用のリング形状バスを設
けることにより、制御系とデータ系とが互いに悪影響を
及ぼすことなくデータの帯域を十分に取ることができる
という効果がある。一方通行でリング形状のパイプライ
ン方式のバスを用いているので、一般的な３値論理バス
やクロスポイント型のスイッチに比べ、バスの制御が簡
単で、かつ、動作レートを容易に高速化できる等の効果
もある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるパケットスイッチ
システムの構成を示すブロック図である。

【図２】図１のパケットスイッチシステムの動作を示す
図である。

【図３】図１のパケットスイッチシステムの動作を示す
図である。

【図４】図１のパケットスイッチシステムの動作を示す
図である。

【図５】図１のパケットスイッチシステムの動作を示す
図である。

【図６】図１のパケットスイッチシステムの動作を示す
図である。

【図７】図１のパケットスイッチシステムの動作を示す
図である。

【図８】図１のパケットスイッチシステムの動作を示す
図である。

【図９】図１のパケットスイッチシステムの動作を示す
図である。

【図１０】図１のパケットスイッチシステムの動作を示
す図である。

【図１１】図１のパケットスイッチシステムの動作を示
す図である。

【図１２】図１のパケットスイッチシステムの動作を示
す図である。

【図１３】図１のパケットスイッチシステムの動作を示
す図である。

【図１４】パケットと共有パケットストアメモリ部の最
小記憶単位との関係を示す図である。

【図１５】各ＡＤＭの内部構成例を示す図である。

【図１６】パケットストアメモリ部の具体的構成例を示
す図である。

【図１７】図１６のパケットストアメモリ部の動作を示
す図である。

【図１８】図１６のパケットストアメモリ部の動作を示
す図である。

【図１９】図１６のパケットストアメモリ部の動作を示
す図である。

【図２０】図１のパケットスイッチシステムを用いた集
積回路の一構成例を示す図である。

【図２１】図１のパケットスイッチシステムを用いた集
積回路の他の構成例を示す図である。

【図２２】アービトレーションを実現するための具体的
なハードウェア構成例を示す図である。

【符号の説明】

１リングバス２−０〜２−３挿抜モジュール４制御用バス５中央制御部６パケットストアメモリ部７共有パケットストアメモリ部８セルポインタ構造体８−１，８−２ポインタ９空きセルキュー先頭ポインタ１０空きセルキュー末尾ポインタ１１パケットポインタ構造体１２先頭ポインタ１３キュー末尾ポインタ１４論理パケットキュー１５パケットキューポインタ構造体１６論理パケット１７空きセルキュー１８空きパケットキュー１９論理領域１６１，１６２セルポインタ構造体群１９１，１９２パケットポインタ構造体Ｐ−１〜Ｐ−３ポート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56 H04L 12/42 H04L 12/28 G06F 15/16 - 15/163

Claims

(57)【特許請求の範囲】

【請求項１】パケットデータの送受信を行う複数の挿
抜モジュールと、前記複数の挿抜モジュールとこれら挿
抜モジュールを制御するための制御回路とを接続する制
御用バスとを含むパケットスイッチシステムであって、
前記制御用バスとは別に設けられ前記複数の挿抜モジュ
ールが夫々接続されこれら挿抜モジュールにおいて授受
されるパケットデータを伝達するためのパケットデータ
バスと、前記複数の挿抜モジュールのうちの１つを介し
て前記パケットデータバスに接続され、前記授受すべき
パケットデータを前記パケットデータバスを介して一時
格納するメモリとを含み、前記複数の挿抜モジュールは
前記パケットデータバス及び前記メモリを介してパケッ
トデータの授受を行うようにしたことを特徴とするパケ
ットスイッチシステム。
【請求項２】前記パケットデータバスは、一方通行の
リングバスであることを特徴とする請求項１記載のパケ
ットスイッチシステム。
【請求項３】前記パケットデータバスは前記複数の挿
抜モジュールのいずれかによって獲得されるトークンが
流れるトークンリングバスであり、前記トークンを獲得
した挿抜モジュールは、前記授受すべきパケットデータ
を格納するための領域を前記メモリに確保する領域確保
動作及びこの確保した領域へ前記パケットデータを格納
する格納動作並びにこの格納したパケットデータを出力
する出力動作のうちのいずれかの動作を行うことを特徴
とする請求項１又は２記載のパケットスイッチシステ
ム。
【請求項４】前記複数の挿抜モジュールは前記パケッ
トデータバスに対するアクセス権の優先順位が巡回する
ように調停され、アクセス権を得た挿抜モジュールは、
前記授受すべきパケットデータを格納するための領域を
前記メモリに確保する領域確保動作及びこの確保した領
域へ前記パケットデータを格納する格納動作並びにこの
格納したパケットデータを出力する出力動作のうちのい
ずれかの動作を行うことを特徴とする請求項１又は２記
載のパケットスイッチシステム。
【請求項５】前記パケットデータを最小記憶単位とし
ての複数のセルに分割して格納することを特徴とする請
求項１〜４のいずれかに記載のパケットスイッチシステ
ム。
【請求項６】前記固定長は、ＡＴＭセルのペイロード
サイズと略同一の長さであることを特徴とする請求項５
記載のパケットスイッチシステム。
【請求項７】前記複数のセルはリンクドリスト構造を
有し、前記複数のセルに分割して格納された前記パケッ
トデータが該構造によって結合されることを特徴とする
請求項５又は６記載のパケットスイッチシステム。
【請求項８】前記複数のセルはリンクドリスト構造を
有し、前記複数のセルのうち有効なデータが格納されて
いない空きセルが該構造によって結合されることを特徴
とする請求項５又は６記載のパケットスイッチシステ
ム。
【請求項９】前記複数のセルに分割して格納された前
記複数のパケットデータの各先頭部分が夫々格納された
各セルを夫々指す複数のポインタを格納するポインタ格
納手段を更に含むことを特徴とする請求項５〜８のいず
れかに記載のパケットスイッチシステム。
【請求項１０】前記ポインタ格納手段に格納された複
数のポインタはリンクドリスト構造を有することを特徴
とする請求項９記載のパケットスイッチシステム。
【請求項１１】請求項１〜１０のいずれかに記載のパ
ケットスイッチシステムが１チップに集積化されてなる
ことを特徴とする集積回路。
【請求項１２】請求項１〜１０のいずれかに記載のパ
ケットスイッチシステムが１チップに集積化されてな
り、このシステムに含まれているパケットデータバスは
他のパケットスイッチシステムに含まれているパケット
データバスと接続され、この接続されたパケットデータ
バスを介することによって前記他のパケットスイッチシ
ステムとの間で前記パケットデータを授受するようにし
たことを特徴とする集積回路。
【請求項１３】前記挿抜モジュールによって前記パケ
ットデータバス同士が相互に接続されていることを特徴
とする請求項１２記載の集積回路。
【請求項１４】パケットデータの送受信を行う複数の
挿抜モジュールと、前記複数の挿抜モジュールとこれら
挿抜モジュールを制御するための制御回路とを接続する
制御用バスと、前記制御用バスとは別に設けられ前記複
数の挿抜モジュールが夫々接続されこれら挿抜モジュー
ルにおいて授受されるパケットデータを伝達するための
パケットデータバスと、前記複数の挿抜モジュールのう
ちの１つを介して前記パケットデータバスに接続され、
前記授受すべきパケットデータを前記パケットデータバ
スを介して一時格納するメモリとを含み、前記複数の挿
抜モジュールは前記パケットデータバス及び前記メモリ
を介してパケットデータの授受を行うようにしたパケッ
トスイッチシステムにおけるパケットスイッチ制御方法
であって、前記授受すべきパケットデータを格納するた
めの領域を前記メモリに確保する領域確保ステップと、
この確保した領域へ前記パケットデータを格納する格納
ステップと、この格納したパケットデータを出力する出
力ステップとを含むことを特徴とするパケットスイッチ
制御方法。
【請求項１５】前記出力ステップにおいては、前記格
納したパケットデータから該パケットデータの送信先を
抽出し、この抽出された送信先に該パケットデータを送
信することを特徴とする請求項１４記載のパケットスイ
ッチ制御方法。
【請求項１６】前記パケットデータバスは前記複数の
挿抜モジュールのいずれかによって獲得されるトークン
が流れるトークンリングバスであり、前記トークンを獲
得した挿抜モジュールは前記領域確保ステップ及び前記
格納ステップ並びに前記出力ステップのうちの少なくと
も１ステップを行うことを特徴とする請求項１４又は１
５記載のパケットスイッチ制御方法。
【請求項１７】前記複数の挿抜モジュールは前記パケ
ットデータバスに対するアクセス権の優先順位が巡回す
るように調停され、アクセス権を得た挿抜モジュールは
前記領域確保ステップ及び前記格納ステップ並びに前記
出力ステップのうちの少なくとも１ステップを行うこと
を特徴とする請求項１４又は１５記載のパケットスイッ
チ制御方法。
【請求項１８】前記パケットデータを最小記憶単位と
しての複数のセルに分割して格納することを特徴とする
請求項１４〜１７のいずれかに記載のパケットスイッチ
制御方法。
【請求項１９】前記固定長は、ＡＴＭセルのペイロー
ドサイズと略同一の長さであることを特徴とする請求項
１８記載のパケットスイッチ制御方法。
【請求項２０】前記複数のセルはリンクドリスト構造
を有し、前記複数のセルに分割して格納された前記パケ
ットデータが該構造によって結合されることを特徴とす
る請求項１８又は１９記載のパケットスイッチ制御方
法。
【請求項２１】前記複数のセルはリンクドリスト構造
を有し、前記複数のセルのうち有効なデータが格納され
ていない空きセルが該構造によって結合されることを特
徴とする請求項１８又は１９記載のパケットスイッチ制
御方法。
【請求項２２】パケットデータの送受信を行う複数の
挿抜モジュールと、前記複数の挿抜モジュールとこれら
挿抜モジュールを制御するための制御回路とを接続する
制御用バスと、前記制御用バスとは別に設けられ前記複
数の挿抜モジュールが夫々接続されこれら挿抜モジュー
ルにおいて授受されるパケットデータを伝達するための
パケットデータバスと、前記複数の挿抜モジュールのう
ちの１つを介して前記パケットデータバスに接続され、
前記授受すべきパケットデータを前記パケットデータバ
スを介して一時格納するメモリとを含み、前記複数の挿
抜モジュールは前記パケットデータバス及び前記メモリ
を介してパケットデータの授受を行うようにしたパケッ
トスイッチシステムにおけるパケットスイッチ制御プロ
グラムを記録した記録媒体であって、前記制御プログラ
ムはコンピュータに、前記授受すべきパケットデータを
格納するための領域を前記メモリに確保する領域確保ス
テップと、この確保した領域へ前記パケットデータを格
納する格納ステップと、この格納したパケットデータを
出力する出力ステップとを実行させることを特徴とする
記録媒体。
【請求項２３】前記パケットデータバスは、一方通行
のリングバスであることを特徴とする請求項２２記載の
記録媒体。
【請求項２４】前記パケットデータバスは前記複数の
挿抜モジュールのいずれかによって獲得されるトークン
が流れるトークンリングバスであり、前記トークンを獲
得した挿抜モジュールは前記領域確保ステップ及び前記
格納ステップ並びに前記出力ステップのうちの少なくと
も１ステップを実行することを特徴とする請求項２２又
は２３記載の記録媒体。
【請求項２５】前記複数の挿抜モジュールは前記パケ
ットデータバスに対するアクセス権の優先順位が巡回す
るように調停され、アクセス権を得た挿抜モジュールは
前記領域確保ステップ及び前記格納ステップ並びに前記
出力ステップのうちの少なくとも１ステップを実行する
ことを特徴とする請求項２２又は２３記載の記録媒体。
【請求項２６】前記パケットデータを最小記憶単位と
しての複数のセルに分割して格納することを特徴とする
請求項２２〜２５のいずれかに記載の記録媒体。
【請求項２７】前記固定長は、ＡＴＭセルのペイロー
ドサイズと略同一の長さであることを特徴とする請求項
２６記載の記録媒体。
【請求項２８】前記複数のセルはリンクドリスト構造
を有し、前記複数のセルに分割して格納された前記パケ
ットデータが該構造によって結合されることを特徴とす
る請求項２６又は２７記載の記録媒体。
【請求項２９】前記複数のセルはリンクドリスト構造
を有し、前記複数のセルのうち有効なデータが格納され
ていない空きセルが該構造によって結合されることを特
徴とする請求項２６又は２７記載の記録媒体。