KR0155554B1 - 가변 길이 셀을 전송하기 위한 통신 스위칭장치 및 방법 - Google Patents

가변 길이 셀을 전송하기 위한 통신 스위칭장치 및 방법

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KR0155554B1
KR0155554B1 KR1019900012403A KR900012403A KR0155554B1 KR 0155554 B1 KR0155554 B1 KR 0155554B1 KR 1019900012403 A KR1019900012403 A KR 1019900012403A KR 900012403 A KR900012403 A KR 900012403A KR 0155554 B1 KR0155554 B1 KR 0155554B1
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게오르그 그라프
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Abstract

내용 없음.

Description

가변 길이 셀을 전송하기 위한 통신 스위칭 장치 및 방법
제1도는 본 발명에 따른 통신 스위칭 장치를 나타내는 도면.
제2도는 제1도의 버퍼 메모리 관리 유닛(BMMU)에 대한 상세도.
제3도는 제2도의 자유 메모리 위치 관리 회로(FMLMC)에 대한 대체 회로를 나타낸 도면.
제4도는 제1도의 스위칭 장치에 의해 전환될 수 있는 가변길이 셀을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
BMMU ; 버퍼 메모리 관리 유닛 IM : 입력 메모리
BM : 버퍼 메모리 FMLMC : 자유 메모리 위치 관리 회로
OM : 출력 메모리 AS : 어드레스 선택기
SP : 결합 선택기 CS :카운트 선택기
SS : 최종 서브벨 선택기 BI : 분배기
본 발명은 X개의 입력부 및 Y개의 출력부를 갖는 통신 스위칭 장치에 관한 것으로서, X 및 Y는 1이 아니고, 각각의 셀이 서브셀로 분할되어 있는 셀들을 각각의 상기 입력부로부터 상기 출력부중 적어도 하나의 출력부로 전달하기 위하여 식별부를 각각 갖는 복수의 메모리 위치를 가진 버퍼 메모리와, 상기 입력부에 유입되는 서로 다른 서브셀을 상기 메모리 위치에 기입하기 위한 수단과, 서브셀의 메모리 위치 식별부를 기억하는 기억 수단과, 상기 기억 수단의 제어하에서 상기 서브셀을 상기 버퍼 메모리로부터 판독하여 이 판독된 서브셀을 상기 출력부에 공급하기 위한 수단을 포함하는 통신 스위칭 장치에 관한 것이다.
서브셀 또는 서브 패킷으로 분할된 스위치 셀 또는 패킷에 적합한 이러한 통신 스위칭 장치는 예컨대 유럽 공개 특허 EP 0 301 934-A1로부터 이미 공지되어 있다. 전술한 공보에는, 각 셀의 제1 서브셀이 전체 셀의 출력 수신지(output destination)에 관한 정보만을 포함하고 있으며, 기억 수단은 선입 선출(FIFO) 큐 메모리(각 출력에 대하여 하나임)를 구비하는데 각 셀의 제1 서브셀의 메모리 위치 식별부 또는 어드레스만을 기억한다. 이러한 각각의 기억된 식별부는 제1 서브셀이 속하는 셀의 길이에 대응하는 수, 즉 셀을 구성하는 서브셀의 수와 관련된다. 제1 서브셀에 대응하는 식별부가 기억 수단에 기억될 때 알려진 서브셀의 수는 이 제1 서브셀에 포함되고 스위칭 장치의 출력에서 셀을 재구성하는데 사용된다. 이것은 셀을 구성하는 서브셀의 수에 대해 실질적인 제한이 있음을 의미한다. 실제로, 예를 들어 4비트가 2진 코드에서 셀의 길이를 표시하기 위해 제1 서브셀에 저장되어 있을 때, 이 셀은 최대 16 서브셀을 갖도록 제한된다.
본 발명의 목적은 상기 공지된 형태이지만 제1 서브셀을 가진 셀의 길이를 나타내는 정보를 제공할 필요가 없으며 이 셀을 구성하는 서브셀의 수에 아무런 제한이 없는 통신 스위칭 장치를 제공하는 것이다.
본 발명에 의하면, 이 목적은 상기 기억된 메모리 위치 식별부가 상기 셀중 하나에 대응하는 각각의 식별부 그룹에 결합된다는 사실에 의해 달성된다.
이러한 방법에 의해, 결합된 식별부 그룹은 셀의 길이에 무관하게 출력된 수신지에서 셀을 구성하는 서브셀의 수를 미리 알고 있지 않더라도 셀을 재구성하는데 필요한 정보를 제공할 수 있게 된다.
1989. 6. 11-14, 보스톤의 ICC 89′회의의 회보를 통해서 공개된 H. Kuwahara 등의 논문 ATM 교환을 위한 공유 버퍼 메모리 스위치 118∼122페이지에는 메모리 위치 식별부 또는 어드레스의 결합된 리스트를 사용한 통신 스위칭 장치에 관하여 개시되어 있다. 전술한 공지의 스위칭 장치에 있어서 각각의 결합된 리스트는 동일한 출력 수신지를 갖는 셀의 메모리 위치 어드레스와 관련된다. 그러나, 이 공지의 스위칭 장치는 셀의 서브셀, 예를 들어 전체 셀의 출력 수신지에 관한 정보를 포함하는 서브셀 중 하나, 예컨대 제1 서브셀을 처리하는데 적합하지 않게 된다.
또한 상기 유럽 공개 특허 공보에 개시된 통신 스위칭 장치에 있어서, 버퍼 메모리의 다수의 전용 메모리 위치와 관련된 각 입력, 예컨대 제1 입력은 식별부(1, 9, 17, 25, ···)를 가진 메모리 위치와 관련된다. 이것은 버퍼 메모리가 필요한 셀 손실 확률 성능을 달성하기 위하여 각각의 입력에 대해 개별적으로 최악의 경우의 트래픽 로드(traffic load)에 대비하여 필요한 크기로 설계되어야 함을 의미한다. 더욱이, 버퍼 메모리의 사이즈는 스위칭 장치의 입력 수 및 스위칭 될 셀의 길이에 따라 증가한다.
본 발명의 또다른 목적은 상기 공지의 형태이지만 상기 필요한 셀 손실 확률 성능을 충족시키면서 버퍼 메모리의 사이즈를 저감할 수 있는 통신 스위칭 장치를 제공하는 것이다.
본 발명에 의하면, 이러한 목적은 상기 버퍼 메모리가 상기 X개의 입력부와 Y개의 출력부와의 사이에서 완전히 공유된다는 사실에 의해 달성된다.
이러한 방법에 의해, 버퍼 메모리의 사이즈는 그 위치가 더 이상 입력에 관련되지 않기 때문에 감소시킬 수 있다. 이것은 특히 매우 긴 셀을 스위칭 할 때 유용하다.
상기 유럽 공개 특허 공보에 개시된 통신 스위칭 장치에 있어서, 모든 입력은 기입 수단에 의해 연속적 및 주기적으로 선택된다. 따라서 유입된 서브셀은 입력 순서대로 버퍼 메모리의 연속 메모리 위치에서 기입 수단에 의해 기입된다. 이것은 서브셀이 입력에 인가되지 않은 경우에도, 그 대응하는 메모리 위치가 저장되어야 함을 의미한다. 결과적으로, 버퍼 메모리는 효과적으로 사용할 수 없다.
본 발명의 또다른 목적은 상기 공지의 형태이지만 버퍼 메모리가 최적의 방법으로 사용되는 통신 스위칭 장치를 제공하는 것이다.
본 발명의 또다른 특징은 상기 통신 스위칭 장치가 상기 서브셀을 내부에 기입하는데 이용될 수 있는 자유 메모리 위치의 식별부를 기억하며 상기 버퍼 메모리에 하나의 서브셀이 기입될 때 상기 기입 수단에 이 식별부를 제공하기 위한 제2기억 수단을 구비한다는 점이다.
이와 같은 방법으로, 유입된 서브셀은 제2 기억수단에 의해 식별부가 제공되는 자유 메모리 위치 또는 이미 판독된 메모리 위치에 기입된다. 따라서 아무것도 특정 입력에 저장되지 않기 때문에 모든 자유 메모리 위치가 사용될 수 있다. 그 결과, 버퍼 메모리의 저장 효율이 증대된다.
유럽 공개 특허 공보 EP 0 300 876-A1호에는 내부에 셀을 기입하기 위하여 버퍼 메모리의 자유 메모리 위치의 어드레스를 제공하는 제2 기억수단을 구비하는 통신 스위칭 장치에 관하여 개시되어 있다. 그러나, 이러한 공지의 스위칭 장치는 전용 또는 비전용의 서로 다른 메모리 위치에 기입된 서브셀로 분할된 셀의 서브셀을 취급하는데 적합하지 못하다.
또한 본 발명의 다른 특징은 상기 통신 스위칭 장치가 단일 전자 칩으로 집적화 되어 있다는 점이다.
이것은 버퍼 메모리의 최적의 사이즈 및 효율적인 사용이 가능해진다.
본 발명의 또다른 특징은 상기 각 셀들이 가변될 수 있는 복수개의 서브셀로 분할되어 있다는 점이다.
따라서, 상기 사항으로부터 본 발명은 버퍼 메모리 관리 수단을 구비한 통신 스위칭 장치에 관한 것으로서, 버퍼 메모리가 X개의 입력부와 Y개의 출력부와의 사이에서 완전히 공유되며, 이 버퍼 메모리 관리 수단의 제어하에서 기입 수단은 이 버퍼 메모리의 메모리 위치중 임의의 자유 위치에서 서부셀을 기입하며, 판독 수단은 그 셀에 속하는 서브셀이 기입되는 메모리 위치의 식별부의 기능에 따라 각 셀을 재구성하는 것을 특징으로 한다. 이 버퍼 메모리 관리 수단의 특징은 기억 수단을 구비한다는 점이다.
또한 본 발명은 셀의 최초/최종 서브셀을 다른 서브셀과 구별하기 위해 서브셀 헤더를 각각 포함하고 있는 서브셀로 분할되는 셀을 사용하여 가변 길이의 통신 메시지를 전송하는 방법에 관한 것이다.
본 발명에 따르면, 상기 방법은 임의의 셀에 속하는 서브셀을 상기 셀의 최종/최초 서브셀로서 인식하기 위하여 임의의 셀에 속하는 서브셀 및 임의의 셀에 속하지 않는 서브셀의 순서로 연속해서 검출할 수 있는 서브셀 논리부에 그 특징이 있다.
또한 본 발명에 의하면, 상기 방법은 제1 셀에 속하는 서브셀을 상기 제1 셀의 최종/최초 서브셀로서 식별하는 어떤 다른 간섭 서브셀이 없이 제1 셀에 속하는 서브셀 및 제2 셀에 속하는 최초/최종 서브셀의 순서로 연속해서 검출할 수 있는 서브셀 논리부에 그 특징이 있다.
본 발명의 전술한 목적과 기타의 목적 및 특징은 첨부한 도면과 관련하여 이하의 실시예의 설명을 통해 보다 명확히 이해할 수 있을 것이다.
도면 중에서 여러 접속부가 복수개의 리이드를 포함할 수도 있지만 단일 리이드로 표시되어 있다. 또한 도면에는 모든 제어 회로를 도시하지는 않았지만, 당업자라면 이하의 상세한 설명으로부터 명백히 알 수 있을 것이다.
X개의 입력(I1/IX) 및 Y개의 출력(O1/OY)(X 및 Y는 모두 1이 아님)을 갖는 본 발명의 통신 스위칭 장치는 가변 길이의 셀 또는 패킷으로 그룹지워진 디지탈 신호를 스위칭 하도록 되어 있다. 제4도에 도시된 이러한 셀은 예를 들어 동일 길이, 예컨대 162비트=2비트+20바이트의 일련의 연속 서브셀(FSC, ISC,···, ISC, LSC)로 구성된다. 이들 서브셀은 각각 서브셀 제어 헤더[SCH(2비트)] 및 데이타 블록(DB1-DBs)을 포함하며, 제1 서브셀(FSC)은 예를 들어 스위칭 소자로 하여금 동일 셀에 속하는 모든 서브셀을 출력(O1/OY)중 어느 곳으로 전송할지의 여부를 판별하도록 하는 경로 데이타(RT)를 구비하는 셀 제어 헤더(CCH)를 포함한다. 본 명세서에 있어서, 서브셀 제어 헤더(SCH)는 서브셀이 각각의 셀의 제1 서브셀(FSC), 중간 서브셀(ISC) 또는 최종 서브셀(LSC)임을 나타내는 예시적 2진값(11, 00, 01)을 갖는 것으로 가정한다.
모든 중간 서브셀(ISC)만이 서브셀 제어 헤더(SCH) 및 20바이트의 데이타 블록(DB2/DBs-1)을 포함하는 반면, 제1 서브셀(FSC)에 포함되는 데이타 블록(DB1)은 셀 제어 헤더(CCH)가 20바이트의 일부를 형성하기 때문에 더욱 짧게 되고, 최종 서브셀(LSC)은 가변 길이의 셀을 서브셀로 분할된 부분의 나머지에 따라 사용하지 않는 비트(UNSD)를 포함할 수 있음에 유의하여야 한다. 유효 데이타 블록(DB1∼DBs)의 길이 또는 사용하지 않는 비트(UNSD)의 수는 직접 또는 부호화된 형태로 셀 제어 헤더(CCH)에 표시될 수 있다.
서브셀이 제1, 중간 또는 최종 서브셀인지의 여부를 나타내는 서브셀 헤더(SCH)를 포함하는 서브셀로 분할된 셀은 예컨대 국제 공개 특허 공보 WO88/07293호로부터 이미 공지되어 있다. 그러나, 여기에서는 서브셀 제어 헤더(SCH) 및 데이타 블록(DB1/DBs)이외에도, 모든 서브셀이 회로망을 통한 슬롯의 전송을 제어하기 위한 액세스 제어 필드 및 동일 셀에 속하는 모든 서브셀의 논리 조합과 그들의 원래의 셀로의 재조립을 가능하게 하는 소스 식별부 필드를 포함한다.
제1도를 참조하면, 스위칭 소자의 입력(I1/IX)은 각각의 직렬/병렬 컨버터회로(SP1/SPX) 및 각각의 래치 회로(IL1/ILX)의 종속 접속을 통해 멀리플렉서회로(MX)의 각각의 데이타 입력에 접속된다. 멀티플렉서 회로(MX)의 데이타 출력(CI)은 RAM 버퍼 메모리(BM)의 단일 서브셀 기간동안 멀티플렉서 출력(CI)에 모든 X 멀티플렉서 입력을 연속해서 접속할 수 있는 입력 클럭 회로(XC)에 의해 제어된다. 이러한 서브셀 기간은 하나의 직렬/병렬 컨버터 회로(SP1/SPX)에 수신되는 동안의 시간 간격이다.
RAM 버퍼 메모리(BM)은 완전히 공유되며, 그 데이타 출력은 디멀티플렉서(DX)의 데이타 입력에 결합되고, 디멀티플렉서(DX)의 Y 데이타 출력은 Y 직렬/병렬 컨버터 회로(PS1/PSY)의 각각을 통해 출력(O1/OY)의 각각의 출력에 결합된다. 디멀티플렉서(DX)의 선택 입력(YJ)은 단일 서브셀 기간 동안 Y 멀티플렉서출력에 입력된 디멀티플렉서를 연속 접속할 수 있는 출력 클럭 회로(YC)에 의해 제어된다.
162비트의 길이를 갖는 서브셀에 있어서 그 입력 및 출력에서 50메가비트/초의 동일한 비트율의 경우, 하나의 서브셀 기간은 162/50=3.24마이크로초에 해당한다.
보다 구체적으로, 예를 들어 스위칭 소자가 X=16 입력 및 Y=16 출력을 갖는 경우, 16 기입 동작 및 16 판독 동작, 즉 32 동작이 3.24 마이크로초의 단일 서브셀 기간동안 버퍼 메모리(BM)상에서 수행되어야 한다. 그 결과 이들 각 동작은 3.24/32=101.25 나노초로 수행되어야 한다.
한편, 예를 들어 X=16 및 Y=32일 경우, 48 동작이 동일한 서브셀 기간동안 수행되어야 한다. 이것은 이들 각각의 동작이 3.24/48=67.50 나노초로 수행되어야 한다.
버퍼 메모리(BM)는 각각 예컨대 162비트의 하나의 서브셀을 기억할 수 있는 C, 예컨대 512 버퍼 또는 메모리 위치로 분할되며, 버퍼 메모리 관리 유닛(BMMU)의 동일 명칭 출력에 각각 결합되는 판독/기입 선택 입력(RM)뿐만 아니라 어드레스 입력(AC)을 갖는다.
또한 스위칭 소자는 멀티플렉서(MX)의 데이타 출력(CI)에 결합되는 서브셀 논리부(SL) 및 경로 논리부(RL)를 추가로 구비한다.
서브셀 논리부(SL)는 주로 각 서브셀의 서브셀 제어 헤더(SCH)를 검출 및 체크하여 이 서브셀이 각각 최종 서브셀(LSC), 제1 서브셀(FSC)인가 또는 제1 서브셀이 아닌가에 따라 동작 출력신호(LS, FO, NF)를 제공하는 검출기이다.
경로 논리부(RL)는 각 제1 서브셀(FSL)의 셀 제어 헤더(CCH)의 경로 데이타(RT)의 분석을 행하여 RT의 함수인 동작 출력 신호 RA 또는 RC를 제공한다. 특히, 신호 RA는 서브셀이 전달되어야 하는 출력부(O1/OY)중 하나 이상의 식별부를 제공하는 반면, 신호 RC는 이들 선택된 출력의 수, 즉 점 대 점의 전달의 경우 1, 그리고 점 대 다수점의 전달의 경우 1 이상을 나타낸다. 경로 데이타(RL)의 형태 및 출력 신호 RA 및 RC를 발생시키기 위해 경로 논리부(RT)에 의해 수행되는 관련 분석법은 사용되는 경로법에 좌우된다. 이 셀 제어 헤더(CCH)는 예를 들어 경로 데이타(RT)로서 Y 비트를 포함하며, 이들 각 비트는 셀이 전달되어져야 하는 출력부(O1/OY)에 대응한다.
베퍼 메모리 관리 유닛(BMMU)은 전술한 서브셀 논리부(SL)의 출력 LS, FO, NF; 경로 논리부(RL)의 RA, RC; 입력 클럭 회로(XC)의 XI 및 출력 클럭회로(YC)의 YJ에 결합되고, 자유 버퍼의 어드레스를 제공함에 따라 RAM 버퍼 메모리(BM)의 버퍼의 사용을 관리하며, 사용중이면 사용중 상태(busy)로 설정하고 사용하지 않는 경우에는 자유 상태(free)로 설정한다. 또한, BMMU의 입력부에 인가되는 신호의 제어하에서, BMMU는 판독/기입 선택 신호 RW를 거쳐 버퍼 메모리(BM)상에 기입 및 판독 동작을 제어하며, 각각 동일 셀의 서브셀의 버퍼 메모리 어드레스를 결합하는 결합된 리스트를 구성한다. 이것은 동일 셀의 서브셀이 동일 출력부(O1/OY)로 진행되는 동안 버퍼 메모리(BM)의 비상관 위치에서와 입력부(I1/IX)에 인가될 때 이 셀에 존재하는 동일한 순서에 따라서 기입되기 때문에 이러한 조건을 충족하기 위해 필요하게 된다.
상기 스위칭 장치의 동작은 개략적으로 다음과 같다. 제4도에 도시된 바와 같이 가변 길이의 서브셀이 스위칭 장치의 입력부(I1/IX)중 하나, 예컨대 I1에 인가되면, 이 인가된 입력(I1)은 대응하는 직렬/병렬 컨버터 회로(SP1)에 수신된다. 이 컨버터 회로(SP1)로부터 얻어진 서브셀의 병렬 변환은 대응하는 래치 회로(IL1)에 전달된 후, 멀티플렉서(MX)에 공급된다. 입력 클럭 회로(XC)에 의한 동일 명칭의 입력부에서 제공되는 클럭 신호 XI의 제어하에서 서브셀은 이 입력(I1)에 대응하는 특정 순간에서 버퍼 메모리(BM)의 데이타 입력(CI)뿐만 아니라 서브셀 논리부(SL) 및 경로 논리부(RL)에 공급된다. 여기에서 서브셀은 최초 서브셀(FSC), 최종 서브셀(LSC)인지 또는 최초 서브셀이 아닌지의 여부와 임의의 출력 또는 출력들(O1/OY)로 이 서브셀 및 동일 셀에 속하는 후속 서브셀이 각각 전달되어야 하는지의 여부를 판별한다.
그 결과의 출력 신호 FO, LS, NF 및 RA, RC는 버퍼 메모리 관리 유닛(BMMU)에 공급된다.
클럭 신호 XI의 제어하에서 버퍼 메모리 관리 유닛(BMMU)은 자유 버퍼의 어드레스 K를 버퍼 메모리(BM)의 어드레스 입력 AC에 공급하고 그 결과로서 버퍼 메모리(BM)의 데이타 입력 CI에서의 서브셀이 어드레스 K를 갖는 버퍼에 기입된다. 이 어드레스 K는 사용중 상태로 되고 동일 셀의 이미 수신된 모든 서브셀의 어드레스들중 결합된 리스트에 가산된다(이에 따라 신호 FO, NF, LS 및 RA, RC가 사용된다). 이 리스트에서 어드레스들은 셀의 서브셀과 동일한 순서로 배열된다.
판독 작동시 출력 클럭 회로(YC)에 의해 동일 명칭의 입력에서 제공된 클럭신호 YJ의 제어하에서 서브셀의 어드레스는 버퍼 메모리(BM)의 어드레스 입력 AC에 공급되고, 이 버퍼에 포함된 서브셀이 판독되어 버퍼 메모리(BM)의 데이타 출력에 전달된다. 이것에 의해 어드레스 디멀티플렉서(DX)를 거쳐 신호 RA에 의해 초기에 지시된 출력 또는 출력들중 하나에 공급된다.
이하, 제1도의 버퍼 메모리 관리 유닛(BMMU)을 보다 상세히 도시한 제2도를 참조하여 설명한다.
앞서 언급한 바와 같이, 버퍼 메모리 관리 유닛(BMMU)은 입력 LS, FO, NF, RA, RC, XI, YJ, 출력 AC 및 RW를 갖는다.
버퍼 메모리 관리 유닛(BMMU)은 자유 메모리 위치 관리 회로(FMLMC) 및 사용 메모리 위치 관리 회로(BAMC)를 포함하고 있다.
상기 버퍼 메모리 관리 유닛(BMMU)의 자유 메모리 위치 관리 회로(FMLMC)는 버퍼 메모리(BM)의 모든 자유 버퍼의 어드레스를 기억하는 선입선출(FIFO) 큐 메모리인 자유 버퍼 큐 메모리(FQ)로 구성된다. FMLMC는 입력단자(QI), 출력단자(QO) 및 제어단자(QC, RW)를 갖는다.
상기 버퍼 메모리 관리 유닛(BMMU)의 사용 메모리 위치 관리 회로(BAMC)는 클럭 신호 XI 및 YJ의 양 신호에 의해 제어되는 판독/기입 선택 신호RW를 제공하여 각 서브셀 기간동안 버퍼 메모리(BM)에 서브셀을 기입하는 제1간격(X)과 이 메모리(BM)로부터 서브셀을 판독하는 제2 간격(Y)을 형성하는 판독/기입 제어 회로(RWCC)를 구비하는데, 상기 판독/기입 선택신호(RW)는 연속적으로 하나의 판독 단계 및 하나의 기입 단계를 포함하는 제1 간격동안 비활성화되는 반면 두개의 판독 단계 및 하나의 기입 단계를 연속적으로 포함하는 제2 간격동안에는 활성화되며; X개의 입력부(I1/IX)중 각각 하나의 입력에 할당된 X위치를 가지며 하나의 서브셀에 대하여 버퍼 메모리 어드레스 K, 신호 RC 및 신호 LS를 각각 기억하는 부분 LCB, LC 및 B를 포함하는 입력 메모리(IM)와; Y개의 출력부(O1/OY)중 각각 하나의 출력에 할당된 Y 위치 WCB를 가지며 각각 대응하는 출력부(O1/OY)에 전달될 서브셀의 버퍼 메모리 어드레스 K를 기억하는 출력 메모리(OM)와; 출력부(O1/OY)중 각각 하나의 출력에 할당된 복수개의 FIFO 또는 셀 관리 큐 메모리(BQ1/BQY)로 구성되고 셀의 제1 서브셀(FSC)의 버퍼 메모리 어드레스 K를 기억하는데 사용되는 셀 관리 메모리와; 버퍼 메모리(BM)의 C 버퍼에 대응하는 C 위치를 가지며 각 서브셀에 대하여 동일 셀의 다음 서브셀의 버퍼 메모리 어드레스 K, 신호 RC 및 LS를 각각 기억하는 부분 NCB, NC 및 L을 포함하는 서브셀 결합 메모리(SLM)를 구비하는데, 이하에서 보다 상세히 설명하는 바와 같이 NCB내의 어드레스들은 결합된 리스트 형태로 기억되며; 어드레스 선택기(AS)와; 결합 선택기(SP)와; 감분기(DC)와; 카운트 선택기(CS)와; 최종 서브셀 선택기(SS)와; 분배기(BI); 및 멀티 플렉서(BO)를 구비한다.
버퍼 메모리 관리 유닛(BMMU)의 이러한 모든 구성 회로는 제2도에 도시된 방법으로 상호 결합되며, 이 유닛(BMMU)의 동작은 이하의 설명으로부터 명백해질 것이다.
설명을 간소화하기 위해, 스위칭 장치가 동수의 입력 및 출력(X=Y)을 가지므로 동일 비트율로서 동작하는 것으로 가정한다. 이 경우에, 판독/기입 제어회로(RWCC)는 하나의 서브셀 기간동안 판독/기입 선택 신호 RW가 비활성화되고(버퍼 메모리 기입 간격) 각각 전술 바와 같이 기입 단계에 이어서 판독 단계로 구성되는 제1 간격(X)뿐만 아니라 신호 RW가 활성화되고(버퍼 메모리 판독 간격) 각각 기입 단계에 이어서 두개의 연속된 판독 단계로 구성되는 Y(=X)의 제2 간격[Y(=X)]을 정의하여야 한다. 또한 X=Y이기 때문에 제어 회로(RWCC)는 하나의 제1 간격과 제2 간격을 교대로 정의한다.
다음에서도 설명을 간소화하기 위하여 세개의 연속적인 서브셀(FSC, ISC, LSC)을 포함하는 하나의 셀을 처리하는 것을 고려함에 있어서, 이들 서브셀이 스위칭 소자 입력(I1)에 연속적으로 입력되고 그들 모두 스위칭 소자 출력(O1/OY)에 전달하는 것으로 가정한다. 이것은 이 셀의 경우 점 대 다수점의 전달 방식이 필요함을 의미한다.
제1 서브셀(FSC), 제2 또는 중간 서브셀(ISC) 및 제3 또는 최종 서브셀(LSC)의 처리가 제1 간격(기입) 및 두개의 제2 간격(판독)에 대하여 각 출력(O1/OY)에 적합한 하나를 연속해서 설명된다. 보다 구체적으로, 이들 각 서브셀(FSC, ISC, LSC)은 하나의 서브셀 기간 동안 입력(I1)에 도착한 순서에 따라 버퍼 메모리(BM)에 기입되거나 또는 버퍼 메모리(BM)로부터 판독된다.
1. 제1 간격(기입)
전술한 바와 같이, 판독/기입 선택 신호 RW가 기입 동작이 버퍼 메모리(BM)상에서 행해지고 있음을 나타내는 이 제1 간격동안 비활성화된다.
1. 1 제1 서브셀(FSC)
이 서브셀(FSC)은 입력(I1)으로부터 회로(SP1, IL1)를 통해 멀티플렉서(MX)의 대응 입력에 먼저 전달된다. 그후 하나의 서브셀 기간동안 입력(I1)을 선택하는 클럭 신호 XI에 의해 정의된 전술한 제1 간격의 판독 및 기입 단계 동안 후속 동작이 수행된다.
1. 1. a. 판독단계
클럭 신호 XI의 제어하에서 제1 서브셀(FSC)은 멀티플렉서(MX)의 입력으로부터 버퍼 메모리(BM), 서브셀 논리부(SL) 및 경로 논리부(RL)의 입력(CI)으로 전달된다. 결과적으로 후자의 서브셀 논리부(SL) 및 경로 논리부(RL)들은 그들의 출력에서 다음의 제어 신호를 제공한다.
FO=1(제1 서브셀이 관련되기 때문)
NF=0(제1 서브셀이 관련되기 때문)
LS=0(서브셀이 최종의 것이 아니기 때문)
RA : 셀 관리 큐 메모리중 두개의 어드레스, 예컨대 BQ1 및 BQY를 나타내며, 따라서 셀 및 제1 서브셀(FSC)이 전달되는 출력 O1 및 OY에 관련됨.
RC=2(셀이 두개의 출력 O1 및 OY로 전달되어야 하기 때문)
이들 제어 신호는 모두 클럭신호 XI 및 YJ와 함께 버퍼 메모리 관리 유닛(BMMU)의 동일 명칭 입력에 인가된다. 제어 신호 FO는 분배기(BI)를 인에이블 시키며 제어 신호 NF는 메모리(SLM)의 부분 NCB의 동작을 금지시킨다. 제어 신호 RC 및 LS는 입력 메모리(IM)의 부분 LC 및 B에 각각 인가된다.
한편 XI 및 YJ는 판독/기입 제어회로(RWCC)에 의해 생성된 비활성 선택신호 RW가 자유 버퍼 큐 메모리(FQ)로 하여금 판독될 수 있게 하고, FQ, IM(LCB) 및 IM(LC)로부터 버퍼 메모리(BM)의 어드레스 입력(AC), 메모리(SLM)의 어드레스 입력 및 메모리(SLM)의 부분(NC)에 각각 테이타를 인가하도록 선택기(AS, SP, CS)를 인에이블시키는 효과를 갖는다.
자유 버퍼 큐 메모리(FQ)가 판독될 때, 그것은 자유 버퍼 메모리 어드레스(A1)를 기입-인에이블된 어드레스 선택기(AS)를 거쳐 어드레스 입력(AC), 메모리[IM(LCB)], 및 인에이블된 분배기(BI)로 공급한다.
또한, 사전에 입력 메모리[IM(LCB, LC, B)]에 기억되고 입력(I1)상에 수신되는 이전의 서브셀에 속하는 데이타가 판독되어서 각각 선택기(SP)를 통해 메모리(SLM)의 어드레스 입력, 선택기(CS)를 통해 메모리(SLM)의 부분(NC) 및 SLM의 부분(L)으로 전송된다. 그러나, 이러한 전송 동작은 그것이 고려된 제1 서브셀(FSC)에 대하여 관련이 없기 때문에 여기에서는 고려되지 않는다.
1. 1. b. 기입 단계
이 기입 단계중에 제1 서브셀(FSC)이 어드레스 입력 AC에서 제공된 어드레스 A1을 가진 버퍼 메모리(BM)의 버퍼에 효과적으로 기입된다. 따라서 이 버퍼는 사용중 상태가 되어야 한다; 제1 서브셀(FSC)에 관계된 데이타 A1, 2(=RC) 및 0(=LS)가 클럭 신호 XI에 의해 지시되고 입력 I1에 대응하는 입력 메모리(IM)의 위치중 부분 LCB, LC 및 B에 각각 기입된다; 사용 버퍼의 어드레스 A1는 또한 인에이블된 분배기(BI)를 통해 셀 관리 큐 메모리(BQ1, BQY)의 양쪽에 전달된다. 이것에 의해, 제1 서브셀(FSC)을 기억하기 위한 자유 버퍼를 사용함으로써 이 버퍼는 하나 이상의 셀 관리 큐 메모리(BQ1/BQY)에 어드레스 A1을 기억함으로써 사용중 상태가 된다.
1. 2. 제2 또는 중간 서브셀(ISC)
제2 서브셀(ISC)은 상술한 제1 서브셀(FSC)과 동일한 방법으로 처리되고, 다음의 동작이 수행된다.
1. 2. a. 판독단계
이 경우에 제공된 제어 신호는 버퍼 메모리 관리 유닛(BMMU)에서 분배기(BI)의 동작이 금지되고 메모리(SLM)의 부분 NCB의 동작이 기입-인에이블되도록 FO=0 및 NF=1이 되는 점에서 제1 서브셀(FSC)의 경우와 다르다. 결과적으로 자유 버퍼 큐 메모리(FQ)는 기입-인에이블된 어드레스 선택기(AS)를 거쳐 어드레스 입력 AC와, 메모리[IM(LCB)] 및 메모리[SLM(LCB)]와, 금지된 분배기(BI)에 공급되는 또다른 자유 버퍼 어드레스 A2를 제공한다. 또한 입력 메모리(IM)의 각 부분 LCB, LC 및 B에 기억되고 제1 서브셀(FSC)에 속하는 상기 데이타 A1, 2, 0가 판독되어 각각 인에이블된 선택기(SP)를 거쳐 메모리(SLM)의 어드레스 입력과, 인에이블된 선택기(CS)를 거쳐 메모리(SLM)의 부분 NC 및 메모리(SLM)의 부분 L에 인가된다.
1. 2. b. 기입단계
이 기입 단계중에 제2 서브셀(ISC)은 어드레스 입력 AC에 제공되는 어드레스 A2를 가진 메모리(BM)의 버퍼에 효과적으로 기입된다. 또한, 데이타 A2, 2(=RC), 0(=LS)는 클럭 신호 XI에 의해 지시되는 입력 메모리(IM)의 위치의 부분 LCB, LC 및 B에 기입되고, 입력 I1에 대응한다. 동일 데이타 A2, 2, 0는 어드레스 A1을 가진 메모리(SLM)의 위치의 부분 NCB, NC 및 L에 기입된다.
이러한 방법에 의해 제2 서브셀(ISC)의 버퍼 메모리 어드레스 A2는 메모리(SLM)의 부분 NCB에 기억된 결합된 리스트의 제1 서브셀(FSC)의 버퍼 메모리 어드레스 A1에 결합된다.
1. 3. 제3 또는 최종 서브셀(LSC)
제3 서브셀(LSC)은 상술한 제2 서브셀(ISC)과 유사한 방법으로 처리되며, 그에 따라 다음의 동작이 수행된다.
1. 3. a. 단계
이 경우에 제공된 제어 신호는 LS=1이라는 사실로 인해 제2 서브셀의 경우와 다르다. 자유 버퍼 큐 메모리(FQ)는 어드레스 입력 AC와, 메모리[IM(LCB)] 및 메모리 [SLM(LCB)]와, 금지된 분배기(BI)에 공급되는 또다른 자유 버퍼 어드레스 A3를 제공한다. 또한 입력 메모리(IM)의 각부분 LCB, LC 및 B에 기억되고 제2 서브셀(ISC)에 속하는 상기 데이타 A2, 2, 0가 판독되어 각각 메모리(SLM)의 어드레스 입력과, 이 메모리(SLM)의 부분 NC 및 메모리(SLM)의 부분 L에 인가된다.
1. 3. b. 기입 단계
이 기입 단계 중에 제3 서브셀(LSC)은 어드레스 A3을 가진 메모리(BM)의 버퍼에 기입되고; 데이타 A3, 2, 1은 각각 클럭신호 XI에 의해 지시되는 입력 메모리(IM)의 위치의 부분 LCB, LC, B에 기입되고, 입력 I1에 대응하며; 동일 데이타 A3, 2, 0은 어드레스 A2를 가진 메모리(SLM)의 위치의 부분 NCB, NC 및 L에 각각 기입된다.
후속의 서브셀 기간동안, 특히 입력 I1에 대한 제1 간격동안, 클럭신호 XI에 의해 지시되는 입력 메모리(IM)의 위치 LC 및 B에 기억된 데이타가 어드레스 A3에서 각각의 위치 NC 및 L내의 서브셀 결합 메모리(SLM)로 전달할 수 있음에 유의하여야 한다.
이것에 의하여 제3 서브셀 기간의 종료시에 다음의 동작이 수행된다.
- 셀 관리 큐 메모리(BQ1, BQY)는 제1 서브셀(FSC)의 버퍼 메모리 어드레스 A1을 기억하고;
-입력 메모리(IM)는 최종 서브셀(LSC)의 정보 A3, 2, 1을 기억하며;
-서브셀 결합 메모리(SLM)는 다음의 결합된 리스트를 기억한다.
Figure kpo00002
여기서 *는 비상관 데이타를 의미한다.
2. 출력 O1에 대한 제2 간격(판독)
상기에서 언급한 것처럼, 판독/기입 선택 신호 RW는 판독 동작이 버퍼 메모리(BM)에서 실행되는 것을 지시하는 제2 간격중에 활성화된다. 이하의 설명에 있어서, 셀 관리 큐 메모리(BQ1)내에 기억되는 어드레스 A1은 동일한 어드레스 A1이 셀 관리 큐 메모리(BQY)내에 기억되기 전에 선택되는 것으로 가정한다.
멀티플렉서(BO)에서 선택하는 출력 클럭 신호 YJ의 제어하에서 셀 관리 큐 메모리(BQ1)에 대응하는 입력 및 대응하는 제2 간격 동안 각각의 어드레스 A1, A2 및 A3에서 버퍼 메모리(BM)내에 기억된 3개의 서브셀(FSC, ISC, LSC)은 그것들이 서브셀 결합 메모리(SLM)에서 결합된 리스트의 존재에 따라 버퍼 메모리(BM)내에 기억되는 순서로 하나의 서브셀 주기동안 각각 판독된다. 이것에 의하여 이들 서브셀들은 디멀티플렉서(DX) 및 컨버터 회로(PS1)의 인에이블된 출력을 통하여 연속적으로 출력 O1에 각각 제공된다.
2. 1. 제1 서브셀(FSC)
제1 서브셀(FSC)은 판독하는 동안 어드레스 A1은 셀 관리 큐 메모리(BQ1)내에 기억된다. 이 어드레스 A1이 클럭 신호 YJ에 의해 지시되는 위치 WCB내의 출력 메모리(OM)로 이미 전송되어 출력 O1에 대응하는 것으로 가정한다. 이 전송 동작에 대해서는 여기서 상세히 설명하지 않고 추후 상세히 설명하겠다.
2. 1. a. 제1 판독 단계
판독/기입 제어회로(RWCC)에 의해 출력되는 활성화된 선택 신호 RW는 동일한 제어 단자에서 제어 신호 QC, 즉 QC=0의 비활성 신호에 따라 자유 버퍼 큐 메모리(FQ)의 기입을 가능하게 하며, 선택기(AS, SP, CS)로 하여금 출력 메모리[OM(WCB)] 및 감분기(DC)로부터 버퍼 메모리(BM)의 어드레스 입력(AC)과, 메모리(SLM)의 어드레스 입력 및 메모리(SLM)의 부분 NC로 데이타를 연기한다.
제1 서브셀(FSC)의 어드레스 A1은 출력 메모리(OM)의 위치 WCB로부터 판독-인에이블된 어드레스 선택기(AS)를 통해 버퍼 메모리(BM)의 어드레스 입력 AC와, 인에이블된 선택기(SP)를 통해 서브셀 결합 메모리(SLM)의 어드레스 입력 및 자유 메모리 위치 관리 회로(FMLMC)의 입력 단자(QI)로 전송된다.
2. 1. b. 제2 판독 단계
이 판독 단계중에 제1 서브셀(FSC)은 어드레스 A1을 갖는 버퍼 메모리(BM)의 버퍼로부터 효과적으로 판독되어 디멀티플렉서(DX) 및 병렬/직렬 컨버터회로(PS1)를 통하여 출력단 O1로 전송되고; 상기 어드레스 A1에 의해 지시되는 메모리(SLM)의 위치의 부분 NCB, NC 및 L내에 기억된 데이타 A2, 2, 0은 인에이블된 선택기(SS)를 통하여 출력 메모리(OM)와, 감분기(DC) 및 선택기(SS)의 제어 단자로 각각 전송된다. 어드레스 A2가 인가되는 선택기(SS)의 입력단은 메모리(SLM)의 부분 L에서 유입되는 신호에 의해 인에이블 되고, 그 내용은 0이 된다. 제어 신호 QC가 감분기(DC)의 출력에서 0과 같지 않은 값(즉, 1)이기 때문에, 이 신호 QC는 활성화되어 자유 버퍼 큐 메모리(FQ)내의 어드레스 A1의 저장을 금지한다. 또한 이 값 1은 인에이블된 선택기(CS)를 통하여 메모리(SLM)의 부분 NC에 인가된다.
2. 1. c. 기입 단계
이 기입 단계 중에 출력 메모리(OM)에 제공되는 어드레스 A2는 클럭 신호 YJ에 의해 지시되는 위치 WCB내에 기억되고, 출력 O1에 대응하며; 메모리(SLM)의 부분 NC에 제공되는 값 1은 어드레스 A1에 의해 지시되는 위치내에 기억된다. 메모리(SLM)의 이 위치에는 현재 정보 A2, 1, 0이 포함되어 있다.
2. 2. 제2 또는 중간 서브셀(ISC)
제2 서브셀(ISC)의 판독 동작은 어드레스가 클럭 신호 YJ에 의해 지시되는 출력 메모리(OM)의 위치 WCB내에 현재 기억되고 어드레스 A1 대신에 어드레스 A2인 출력 O1에 대응하는 점에서 제1 서브셀(FSC)의 판독 동작과 다르다.
2. 2. a. 제1 판독 단계
제2 서브셀(ISC)의 어드레스 A2는 출력 메모리(OM)의 위치 WCB로부터 판독 인에이블된 어드레스 선택기(AS)를 통해 버퍼 메모리(BM)의 어드레스 입력 AC와, 인에이블된 선택기(SP)를 통해 서브셀 결합 메모리(SLM)의 어드레스 포인터 및 자유 메모리 위치 관리 회로(FMLMC)의 입력 단자(QI)로 전송한다.
2. 2. b. 제2 판독 단계
이 판독 단계 중에 제2 서브셀(ISC)은 어드레스 A2를 갖는 버퍼 메모리(BM)의 버퍼로부터 판독되어 디멀티플렉서(DX) 및 컨버터 회로(PS1)를 통하여 출력단 O1로 전송되고; 상기 어드레스 A2에 의해 지시되는 메모리(SLM)의 위치의 부분들 NCB, NC 및 L내에 기억된 데이타 A3, 2, 0은 인에이블된 선택기(SS)를 통하여 출력 메모리(OM)와, 감분기(DC) 및 선택기(SS)의 제어 단자로 각각 전송된다. 어드레스 A3이 인가되는 선택기(SS)의 입력단응 메모리(SLM)의 부분 L에서 유입되는 0과 동일한 신호에 의해 여전히 인에이블된다. 감분기(DC)의 출력에서의 값. 즉 제어 신호 QC가 여전이 0이 아니기 때문에(즉, 1), 이 신호 QC는 자유 메모리 위치 관리 회로(FMLMC)내의 어드레스 A2의 저장을 금지한다. 또한 이 값 1은 인에이블된 선택기(CS)를 통하여 메모리(SLM)의 부분 NC에 인가된다.
2. 2. c. 기입 단계
이 기입 단계 중에 출력 메모리(OM)에 제공된 어드레스 A3은 클럭 신호 YJ에 의해 지시되는 위치 WCB내에 기억되고; 메모리(SLM)의 부분 NC에 제공된 값 1은 어드레스 A2에 의해 지시되는 위치내에 기억된다. 메모리(SLM)의 위치는 현재 A3, 1, 0을 포함하고 있는 어드레스 A2에 의해 지시된다.
2. 3. 제3 또는 최종 서브셀(LSC)
제3 또는 최종 서브셀(LSC)의 판독 동작은 어드레스가 클럭 신호 YJ에 의해 지시된 출력 메모리(OM)의 위치 WCB내에 기억되어 현재 어드레스 A3인 출력 O1에 대응하고, 상기 클럭 신호가 1인 어드레스 A3에서 메모리(SLM)의 부분 L내에 기억된다는 사실에 의해서만 제1 서브셀(FSC) 및 제2 서브셀(ISC)의 판독 동작과 다르다.
2. 3. a. 제1 판독 단계
최종 서브셀(LSC)의 어드레스 A3은 출력 메모리(OM)의 위치 WCB로부터 버퍼 메모리(BM)의 어드레스 입력 AC와, 서브셀 결합 메모리(SLM)의 어드레스 포인터 및 입력 단자(QI)로 전송된다.
2. 3. b. 제2 판독 단계
이 판독 단계 중에 최종 서브셀(LSC)은 어드레스 A3을 갖는 메모리(BM)의 버퍼로부터 판독되어 출력단 O1로 전송되고; 상기 어드레스 A3에 의해 지시되는 메모리(SLM)의 위치의 부분들 NCB, NC 및 L내에 기억된 데이타 *, 2, 1은 선택기(SS), 감분기(DC) 및 이 선택기(SS)의 제어 단자로 각각 전송된다. 그러나, 선택기(SS)의 다른 입력은 인가되는 데이터 *가 데이터의 하나와 대체되어 인에이블된다. 선택기(SS)의 다른 입력에서, 그 다음 제1 서브셀의 어드레스는 인에이블된 멀티플렉서(BO)를 통해 제공되는 셀 관리 큐 메모리(BQ1)내에 기억된다. 그 결과, 그 다음 제1 서브셀의 어드레스는 출력 메모리(OM)에 인가된다.
감분기(DC)의 출력에서의 값이 여전히 0이 아니기 때문에(즉, 1), 이 값 1은 자유 메모리 위치 관리 회로(FMLMC)의 제어 단자(QC)에 인가되므로 여전히 어드레스 A3의 저장을 금지한다. 또한 이 값 1은 메모리(SLM)의 부분 NC에 인가된다.
2. 3. c. 기입 단계
이 기입 단계중에 출력 메모리(OM)에 제공되는 그 다음 제1 서브셀의 어드레스는 클럭 신호 YJ에 의해 지시된 위치 WCB내에 기억되고; 메모리(SLM)의 부분 NC에 제공된 값 1은 어드레스 A3에 의해 지시된 위치내에 기억된다. 메모리(SLM)의 이 위치는 현재 *, 1, 1을 포함하는 어드레스 A3에 의해 지시된다.
이것에 의하여 어드레스 A1을 사용하지 않는 출력 O1에 대한 제2 간격 동안, 자유 메모리 위치 관리 회로(FMLMC)의 동작이 금지되도록 제어 신호 QC가 영구히 활성화 되기 때문에 A2 및 A3은 자유로이 된다. 그러므로 서브셀들(FSC, ISC, LSC)은 다른 출력 OY에 대해 판독하기 위한 버퍼 메모리(BM)내에 기억되어야만 한다. 추후 동작은 이하에서 설명된다.
3. 출력 OY에 대한 제2 간격(판독)
출력 OY에 대한 3개의 서브셀(FSC, ISC, LSC)의 이그지트(exit)는 다른 모멘트에서가 아닌 전술한 출력 O1에 대한 서브셀들의 이그지트와 동일한 방법으로 실행된다. 이들 각각의 서브셀들에 대해 이 다른 모멘트는 출력 O1에 대해 서로 다른 서브셀 주기 또는 동일한 서브셀 주기 동안 중 어느 하나일 수도 있다. 상기 후자는 어드레스 A1이 셀 관리 큐 메모리(BQ1, BQY)의 연속적인 제1 출력인 경우에 발생한다.
3. 1 제1 서브셀(FSC)
출력 O1용 제2 간격에 대한 것처럼, 여기서 다시 제1 서브셀(FSC)의 어드레스 A1이 셀 관리 큐 메모리(BQY)에서 이미 판독되어 클럭 신호 YJ에 의해 지시된 위치 WCB내의 출력 메모리(OM)에 기억된 것으로 가정한다.
3. 1. a. 제1 판독 단계
제1 서브셀(FSC)의 제1 판독 단계동안, 동작들은 2. 1. a. 에서 지시된 출력 O1용 제2 간격에 대해 전술한 것들과 정확히 동일하게 대응한다.
3. 1. b. 제2 판독 단계
이 판독 단계 중에 제1 서브셀(FSC)은 어드레스 A1을 갖는 메모리(BM)의 버퍼로부터 판독되어 인에이블된 디멀티플렉서(DX) 및 병력/직렬 컨버터 회로(PSY)를 통하여 출력 OY로 전송되고; 상기 어드레스 A1에 의해 지시되는 메모리(SLM)의 위치의 부분 NCB, NC 및 L내에 기억된 데이타 A2, 1, 0은 인에블된 선택기(SS)를 통하여 출력 메모리(OM)와, 감분기(DC) 및 선택기(SS)의 제어 단자로 각각 전송된다. 어드레스 A2가 인가되는 선택기(SS)의 입력단은 메모리(SLM)의 부분 L로부터 유입되는 0과 동일한 신호에 의해 인에블된다. 감분기(DC)의 출력에서의 값이 현재 0인 것은 제어 신호 QC가 비활성화되는 것을 의미하기 때문에, 자유 메모리 위치 관리 회로(FMLMC)의 자유 베퍼 메모리(FQ)내의 어드레스 A1의 저장을 허용한다. 그 결과, 어드레스 A1을 갖는 메모리(BM)의 버퍼가 자유롭게 되어 내부에 다른 서브셀을 기억하기 위해 사용될 수 있다. 어드레스 A1의 버퍼 내에 사전에 기억된 제1 서브셀(FSC)은 2개의 목적지 출력 O1 및 OY로 전송되어졌기 때문에 스위칭 장치에 의해 더 이상 래치될 필요가 없다. 더욱이, 이 값 0은 인에이블된 선택기(CS)를 통하여 메모리(SLM)의 부분 NC에 인가된다.
3. 1. c. 기입 단계
이 기입 단계중에 출력 메모리(OM)에 제공되는 어드레스 A2는 클럭 신호 YJ에 의해 지시되는 위치 WCB에 기억되고; 메모리(SLM)의 부분 NC에 제공된 값 0은 어드레스 A1에 의해 지시된 위치내에 기억된다. 상기 어드레스 A1에 의해 지시되는 메모리(SLM)의 위치는 현재 A2, 0, 0을 포함하고 있지만, 현재 셀을 처리하기 위해 더 이상 사용되지 않으며 다른 정보에 의해 중복 기록될 수도 있다.
3. 2. 제2 또는 중간 서브셀(ISC)
출력 O1용 제2 간격에 대한 것처럼, 제2 서브셀(ISC)의 판독 동작은 어드레스가 A1 대신에 A2인 클럭 신호 YJ에 의해 지시된 출력 메모리(OM)의 위치 WCB내에 현재 기억되고 어드레스 A1 대신에 어드레스 A2인 점에서 제1 서브셀(FSC)의 판독 동작과 다르다.
3. 2. a. 제1 판독계
제2 서브셀(ISC)의 제1 판독 단계는 2. 2. b.에서 지시된 출력 O1용 제2 간격에 대해 전술한 설명과 동일하게 대응한다.
3. 2. b. 제2 판독 단계
이 판독 단계 중에 제2 서브셀(ISC)은 어드레스 A2를 갖는 메모리(BM)의 버퍼로부터 판독되어 출력 OY로 전송되고; 상기 어드레스 A2에 의해 지시되는 메모리(SLM)의 위치의 부분들 NCB, NC 및 L내에 기억된 데이타 A3, 1, 0은 선택기(SS)를 통하여 출력 메모리(OM)와, 감분기(DC) 및 이 선택기(SS)의 제어 단자로 각각 전송된다. 감분기(DC)의 출력에서의 값은 0과 동일하기 때문에 대응하는 제어 신호 QC는 자유 버퍼 큐 메모리(FQ)에서 어드레스 A2의 저장을 허용한다. 이 방법에 있어서 어드레스 A2를 갖는 메모리(BM)의 버퍼는 자유롭게 된다. 또한 이 값 0은 인에이블된 선택기(CS)를 통하여 메모리(SLM)의 부분 NC에 인가된다.
3. 2. c. 기입 단계
이 기입 단계중에 출력 메모리(OM)에 제공된 어드레스 A3은 클럭신호 YJ에 의해 지시되는 위치 WCB내에 기억되고; 메모리(SLM)의 부분 NC에 제공된 값 0은 어드레스 A2에 의해 지시되는 위치내에 기억된다. 상기 어드레스 A2에 의해 지시되는 메모리(SLM)의 위치는 현재 A3, 0, 0을 포함하고 있으며 현재 셀을 처리하기 위해 더 이상 사용되지 않고 중복 기록될 수 있다.
3. 3. 제3 또는 최종 서브셀(ISC)
출력 O1용 제2 간격에 대한 것처럼, 제3 및 최종 서브셀(LSC)의 판독 동작은 클럭 신호 YJ에 의해 지시된 출력 메모리(OM)의 위치 WCB내에 현재 기억되고 있는 어드레스가 A3이고 메모리(SLM)의 부분 L내에 기억된 신호가 1인 점이 제1 서브셀(FSC) 및 제2 서브셀(ISC)의 동작과 다르다.
3. 3. a. 제1 판독계
제2 서브셀(LSC)의 제1 판독 단계는 2. 3. a.에서 지시된 출력 O1용 제2 간격에 대해 전술한 설명과 정확히 동일하게 대응한다.
3. 3. b. 제2 판독 단계
이 판독 단계 중에 최종 서브셀(LSC)은 어드레스 A3를 갖는 메모리(BM)의 버퍼로부터 판독되어 출력단 OY로 전송되고; 상기 어드레스 A3에 의해 지시되는 메모리(SLM)의 위치의 부분들 NCB, NC 및 L내에 기억된 데이타 *, 1, 1은 선택기(SS), 감분기(DC) 및 이 선택기(SS)의 제어 단자로 각각 전송된다. 그러나, 선택기(SS)의 제어 단자에서 신호 L이 현재 1이기 때문에, 이 선택기(SS)의 다른 입력은 어드레스 *가 인가되는 곳에서 다른 하나의 데이타로 대체되어 인에이블된다. 선택기(SS)의 다른 입력에서, 셀 관리 큐 메모리(BQY)내에 기억되는 그 다음 제1 서브셀의 어드레스는 멀티플렉서(BO)를 통해 제공된다. 그 결과, 그 다음 제1 서브셀의 어드레스는 출력 메모리(OM)에 인가된다. 더욱이, 감분기(DC)의 출력에서의 값은 현재 0이기 때문에 제어 신호 QC는 자유 버퍼 큐 메모리(FQ)에서 어드레스 A3의 저장을 허용한다. 이 방법에 있어서 어드레스 A3을 갖는 메모리(BM)의 버퍼는 자유롭게 된다. 또한 이 값 0은 메모리(SLM)이 부분 NC에 인가된다.
3. 3. c. 기입 단계
이 기입 단계중에 출력 메모리(OM)에 제공되는 그 다음 제1 서브셀의 어드레스는 클럭 신호 YJ에 의해 지시된 위치 WCB내에 기억되고 출력 OY에 대응하고; 메모리(SLM)의 부분 NC에 제공된 값 0은 어드레스 A3에 의해 지시되는 위치내에 기억된다. 상기 어드레스 A3에 의해 지시되는 메모리(SLM)의 위치는 현재 *, 0, 1을 포함하고 있지만 , 현재 셀을 처리하기 위해 더 이상 사용되지 않고 중복 기록될 수 있다.
이것에 의하여 출력 OY에 대한 제2 간격 동안 모든 버퍼 어드레스들 A1, A2 및 A3은 제어 신호 QC에 의해 자유롭게 되어 영구히 비활성화되고 그것에 의해 자유 메모리 위치 관리 회로(FMLMC)의 동작을 인에이블링 한다. 이것은 메모리(BM)의 버퍼내에 기억된 서브셀들(FSC, ISC, LSC)이 증복 기록될 수 있을 뿐만 아니라 결합된 리스트의 어드레스들이 서브셀 결합 메모리(SLM)의 부분 NCB내에 기억되는 것을 의미한다. 더욱이, 셀 관리 큐 메모리들(BQ1, BQY)에 기억된 어드레스 A1은 동작에 의해 그것으로부터 이미 제거되고 각각의 출력 O1 및 OY에 대한 제2간격 동안 출력 메모리(OM)로 이 어드레스 A1을 전송한다.
제3도에는 자유 메모리 위치 관리 회로(FMLMC)의 다른 실시예를 도시는데, 이 FMLMC는 버퍼 메모리(BM)의 버퍼의 C 어드레스들을 기억할 수 있는 어드레스 메모리(FM)를 포함하며, 자유 버퍼의 어드레스들은 결합된 리스트의 형태로 기억된다.
이 실시예의 자유 메모리 위치 관리 회로(FMLMC)는 버퍼 메모리(BM)의 어드레스 입력 AC에 제공되는 결합된 리스트의 제1 자유 어드레스를 기억하는 제1 자유 버퍼 포인터 레지스터(FFP)와; 사용중의 메모리 위치 관리 회로(BAMC)로부터 수신되는 결합된 리스트의 최종 자유 어드레스를 기억하는 최종 자유 버퍼 포인터 레지스터(LFP)와; 판독/기입 선택 신호 RW 및 제어 신호 QC의 양쪽의 신호에 의해 제어되는 선택기(FPM)를 추가로 포함하는 것을 특징으로 한다.
이 실시예의 회로(FMLMC)는 다음과 같이 동작한다.
서브셀 주기의 제1 간격(기입) 동안, 포인터 레지스터(FFP)내에 기억된 제1 자유 버퍼의 어드레스 A1은 출력 단자 QC로 전송되는 반면, 어드레스 A1에 의해 지시되는 위치에서 어드레스 메모리(FM)에 기억된 어드레스 A2는 이 포인터 레지스터(FFP)로 전송되는데, 그것은 어드레스 A1을 대체하여 결합된 리스트의 새로운 제1 자유 어드레스가 된다. 포인터 레지스터(FFP)내에 사전에 기억된 어드레스 A1은 어드레스 메모리(FM)로부터 판독 동작을 허용하도록 비활성화된 선택 신호 RW에 의해 인에이블된 선택기(FPM)를 통하여 어드레스 메모리(FM)의 어드레스 입력에 인가된다.
한편, 서브셀 주기의 제2 간격(판독) 동안 제어 신호 QC가 비활성화 되었을 때, 즉 QC=0일 때 판독/기입 선택 신호 RW가 활성화되면, 회로(BAMC)로부터 단자(QI)에 제공되는 어드레스 A2는 포인터 레지스터(LFP)에 기억된 어드레스 A1에 의해 지시되는 위치내의 어드레스 메모리(FM)내에 기억된다. 다음에, 이 어드레스 A2는 포인터 레지스터(LFP)내에 기억되는데 그것은 어드레스 A1을 대체하여 결합된 리스트의 새로운 최종 자유 어드레스가 된다. 이 동작 중에, 선택기(FPM)는 어드레스 메모리(FM)내에 기입 동작을 인에이블링하는 신호 QC 및 RW의 양 신호에 의해 제어된다.
또한, 상기 자유 메모리 위치 관리 회로(FMLMC)는 1964년 9월의 THE BELL SYSTEM-TECHNICAL JOURNAL Vol, XLIII, No. 5, Part 1, 페이지 1869∼1870에 개시된 것과 같은 공지된 Find-First-One(FFO) 회로에 의해 구성될 수도 있다. 그 경우에 있어서, C 비트의 레지스터를 포함하는 FFO 회로를 사용할 수 있다. 각각의 이들 비트들은 버퍼 메모리(BM)내의 메모리 위치와 대응하고 후자의 위치가 자유롭게 될 때 2진 값으로 설정된다. 다음에, 이 레지스터에 대한 스캐닝 동작은 1로 설정하는 제1 비트를 발견할 수 있고, 디코딩후에 대응하는 메모리 위치 또는 어드레스를 제공한다.
사용중인 메모리 위치 관리 회로(BAMC)에 있어서, 자유 메모리 위치 관리 회로(FMLMC)에 대해서만 언급했다 할지라도, 어드레스의 결합된 리스트 또는 Find-First-One(FFO) 회로에 의해 선입 선출(FIFO) 큐 메모리(BQ1-BQY)들이 고려될 수도 있다. 어드레스의 결합된 리스트가 사용될 때, 이 리스트들은 예컨대, C 어드레스들 또는 메모리 위치들을 각각 기억할 수 있는 Y 사용중 어드레스 메모리들내에 기억될 수 있다.
각각의 인입 서브셀내에 명확히 포함된 제어 헤더(SCH)를 체크하는 대신에, 서브셀 논리부(SL)는 넌아이들(non-idle) 및 아이들(idle) 서브셀의 존재를 검출할 수 있고, 넌아이들 및 아이들의 용어는 셀의 부분을 형성하는 서브셀, 즉 FSC, ISC 및 LSC와, 빈(empty) 서브셀 또는 동기 서브셀 등의 다른 서브셀들을 각각 정의하기 위하여 여기에서 사용된다. 이들 아이들 서브셀들은 명확한 제어 헤더(SCH) 또는 다른 식별 코드에 의해 식별된다. 이어서, 신호들 LS, FO 및 NF는 넌아이들 서브셀, 즉 제1 서브셀(FSC)에 따른 아이들 서브셀의 검출 또는 넌아이들 서브셀, 즉 아이들 서브셀에 따른 최종 서브셀(LSC)의 검출에 의해 정확하게 설정된다. 정확히 식별된 제1 서브셀(FSC)에 이어 후속되는 넌아이들 서브셀로서 최종 서브셀(LSC)뿐만 아니라 정확히 식별되는 최종 서브셀(LSC)에 의해 앞선 넌아이들 서브셀로서 제1 서브셀(FSC)을 검출하는 것이 가능하다. 이 방법에 있어서, 셀의 제1 서브셀(FSC), 중간 서브셀(ISC) 및/또는 최종 서브셀(LSC)은 제어헤더(SCH)에 의해 더 이상 정확히 식별될 필요가 없다.
전술한 특정 경로와 반대로 출력들 O1/OY의 그룹에 대해 셀들을 진행시킬 수도 있다. 그 경우에, 제1 서브셀(FSC)의 어드레스 A1은 하나 이상의 잘 정의된 셀 관리 큐 메모리(BQ1/BQY)내에 더 이상 기억되지 않고, 그 식별은 이 제1 서브셀의 셀 제어 헤더(CCH)내에 포함된 정보로부터 경로 논리부(RL)에 의해 유도되지만, 이들 큐 메모리들중의 하나는 셀 관리 큐 메모리, 예컨대 4 그룹내에서 임의로 선택된다.
예컨대, 포인트-포인트 전송의 경우에 있어서, 만일 스위칭 소자가 Y=16출력들(O1-OY)을 갖는 경우, 대응하는 셀 관리 큐 메모리들은 각각 4개의 큐 메모리들의 4그룹으로 분할 될 수 있고, 신호 RA는 16 큐 메모리들중의 하나를 대신해서 이들 4 그룹중 하나를 선택할 수도 있는 경로 논리부(RL)에 의해 제공된다. 실제로, 어드레스가 1∼16이고 신호 RA가 4비트에 의한 이진 코드인 경우, 상기와 같은 출력 그룹 선택은 어드레스의 2개의 최상위의 비트만 사용하여 용이하게 실현될 수 있고, 2개의 최하위의 비트들은 선택된 출력 그룹의 4개의 셀 관리 큐 메모리들간의 임의 선택을 실행할 수 있다.
경로 논리부(RL)에 의해 제공된 신호 RA에 의해 분배기(BI)로 나타낸 목적지 출력(들) 또는 출력 그룹들 O1/OY는 제1 서브셀(FSC)의 셀 제어 헤더(CCH)내에 포함된 정보로부터 직접 유도되거나 특정 알로리즘 또는 경로 메모리내의 라벨 번역을 사용하는 계산에 의해 만들어질 수도 있다.
마지막으로, 전술한 용어에 있어서 비록 비동기 전송 모드(ATM) 용어일지라도 셀 및 서브셀로 구성된 점에 유의한다. 그러나, 그것은 워드 패킷 및 그 세그먼트로 사용될 수도 있다.
본 발명은 특정 실시예와 관련하여 설명하였지만 상기 실시예에 의해 한정되는 것은 아니고 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위내에서 여러 가지 변형 및 수정이 가능함을 이해할 수 있을 것이다.

Claims (43)

  1. X개의 입력부(I1-IX) 및 Y개의 출력부(O1-OY)(X와 Y는 1이 아님)를 구비하고, 각각의 셀이 서브셀(FSC, ISC, LSC)로 분할되어 있는 셀들을 각각의 상기 입력부로부터 상기 출력부중 적어도 하나의 출력부로 전달하기 위한 것이며, 식별부(K)를 각각 갖는 복수개(C)의 메모리 위치를 갖는 버퍼 메모리(BM)와, 상기 입력부에 유입되는 서로 다른 서브셀을 상기 메모리 위치에 기입하기 위한 수단과, 서브셀의 메모리 위치 식별부를 기억하는 기억 수단(BQ1-BQY, SLM)과, 상기 기억 수단의 제어하에서 상기 버퍼 메모리로부터 상기 서브셀을 판독하여 이들 판독된 서브셀을 상기 출력부에 공급하기 위한 수단을 구비하는 통신 스위칭 장치에 있어서, 상기 기억 수단(BQ1-BQY, SLM)은 상기 셀의 각각에 대하여 식별부 그룹의 형태로 서브셀의 메모리 위치 식별부(K)를 기억하고, 상기 각 식별부 그룹은 상기 메모리 위치 식별부(K)의 결합된 리스트를 포함하는 것을 특징으로 하는 통신 스위칭 장치.
  2. 제1항에 있어서, 상기 버퍼 메모리(BM)는 상기 X개의 입력부(I1-IX)와 상기 Y개의 출력부(O1-OY)와의 사이에서 완전히 공유되는 것을 특징으로 하는 통신 스위칭 장치.
  3. 제1항에 있어서, 상기 서브셀(FSC, ISC, LSC)을 내부에 기입하는데 이용될 수 있는 자유 메모리 위치의 식별부(K)를 기억하며, 상기 버퍼 메모리(BM)에 하나의 서브셀이 기입될 때 이들 식별부를 상기 기입 수단에 제공하기 위한 제2 기억 수단(FMLMC)을 추가로 포함하는 것을 특징으로 하는 통신 스위칭 장치.
  4. 제3항에 있어서, 상기 제2 기억수단(FMLMC)에 의해 제공된 상기 자유 메모리 위치 식별부는 상기 기억 수단(BQ1-BQY, SLM)에 공급되는 것을 특징으로 하는 통신 스위칭 장치.
  5. 제3항에 있어서, 상기 제2 기억수단(FMLMC)은 선입 선출(FIFO) 큐 메모리(FQ)에 의해 구성되는 것을 특징으로 하는 통신 스위칭 장치.
  6. 제3항에 있어서, 상기 제2 기억수단(FMLMC)은 제3 메모리(FM)을 포함하고, 상기 자유 메모리 위치의 식별부(K)는 제2 결합된 리스트의 형태로 기억되는 것을 특징으로 하는 통신 스위칭 장치.
  7. 제6항에 있어서, 상기 제2 결합된 리스트는 상기 기입 수단에 제공될 상기 제2 결합된 리스트의 제1 자유 메모리 위치를 나타내는 관련 기입 포인터(FFP) 및 상기 제3 메모리에 수신되는 최종 자유 메모리 위치를 나타내는 판독 포인터(LFP)를 가지며, 상기 기입 포인터(FFP) 및 판독 포인터(LFP)는 상기 버퍼 메모리(BM)의 메모리 위치의 하나의 식별부를 각각 기억할 수 있는 서로 다른 레지스터에 의해 구성되는 것을 특징으로 하는 통신 스위칭 장치.
  8. 제3항에 있어서, 상기 제2 기억수단(FMLMC)은 FFO(Find-First-One) 회로로 구성되는 것을 특징으로 하는 통신 스위칭 장치.
  9. 제1항에 있어서, 단일 전자 칩으로 집적화되는 것을 특징으로 하는 통신 스위칭 장치.
  10. 제1항에 있어서, 상기 셀의 복수개의 가변 서브셀(FSC, ISC, LSC)로 분할되는 것을 특징으로 하는 통신 스위칭 장치.
  11. 제1항에 있어서, 상기 서브셀은 동일한 길이인 것을 특징으로 하는 통신 스위칭 장치.
  12. 제1항에 있어서, 상기 각각의 식별부 그룹에서 상기 기억된 메모리 위치 식별부(K)는 셀내에서 그들의 순서와 동일한 순서로 결합(NCB)되는 것을 특징으로 하는 통신 스위칭 장치.
  13. 제12항에 있어서, 셀의 모든 서브셀(FSC, ISC, LSC)은 상기 입력부(I1-IX)에 인가된 것과 동일한 시간적 순서로서 상기 출력부(O1-OY)에 공급되는 것을 특징으로 하는 스위칭 장치.
  14. 제1항에 있어서, 상기 모든 서브셀(FSC, ISC, LSC)의 메모리 위치 식별부(K)는 상기 기억 수단(BQ1-BQY, SLM)에 기억되는 것을 특징으로 하는 통신 스위칭 장치.
  15. 제14항에 있어서, 상기 기억 수단(BQ1-BQY, SLM)에서 셀의 서브셀(FSC, ISC, LSC)의 메모리 위치 식별부(K)는 각 메모리 위치 식별부가 동일 셀의 다음 서브셀의 메모리 위치 식별부가 되도록 기억되는 것을 특징으로 하는 통신 스위칭 장치.
  16. 제15항에 있어서, 상기 기억 수단(BQ1-BQY, SLM)은 각 셀의 제1 서브셀(FSC)의 메모리 위치 식별부(K)가 기억되는 제1 메모리(BQ1-BQY)와, 상기 버퍼 메모리(BM)의 수와 일치하는 메모리 위치의 수(C)를 가지며 각 셀에 대하여 상기 셀 중 제1 서브셀(FSC) 이외의 서브셀(ISC, LSC)의 메모리 위치 식별부의 결합된 리스트(NCB)를 기억하는 제2 메모리(SLM)를 포함하고, 상기 제1 서브셀 메모리 위치 식별부는 상기 결합된 리스트의 제1 식별부에 관계되는 것을 특징으로 하는 통신 스위칭 장치.
  17. 제12항 또는 제16항에 있어서, 상기 결합된 식별부(NCB)의 최종의 출력 신호는 관련된 리스트의 종료 표시(LS)를 갖는 것을 특징으로 하는 통신 스위칭 장치.
  18. 제16항에 있어서, 상기 제1 메모리(BQ1-BQY)는 각각 상기 출력부(O1-OY)중 하나의 출력과 관련된 복수개(Y)의 서브 메모리(BQ1/BQY)를 포함하고, 제1 서브셀의 메모리 위치 식별부(K)는 제1 서브셀이 상기 버퍼 메모리(BM)로부터 판독될 때 상기 식별부를 상기 판독 수단에 제공하는 서브 메모리를 저장하는 것을 특징으로 하는 통신 스위칭 장치.
  19. 제16항에 있어서, 상기 제1 메모리(BQ1-BQY)는 서브 메모리 그룹으로 그룹지워진 복수개의 서브 메모리를 포함하고, 상기 각각의 서브 메모리 그룹은 상기 출력부(O1-OY)의 대응 그룹과 관련되는 것을 특징으로 하는 통신 스위칭 장치.
  20. 제18항 또는 제19항에 있어서, 상기 각 서브 메모리는 선입 선출(FIFO) 큐 메모리로 구성되는 것을 특징으로 하는 통신 스위칭 장치.
  21. 제16항에 있어서, 각각의 서브셀은 셀의 제1 서브셀(FSC)을 다른 서브셀(ISC, LSC)과 구별하기 위해서 서브셀 헤더(SCH)를 포함하는 것을 특징으로 하는 통신 스위칭 장치.
  22. 제17항에 있어서, 각각의 서브셀은 셀의 제1 서브셀(FSC)을 다른 서브셀(ISC, LSC)과 구별하기 위해서 서브셀 헤더(SCH)를 포함하며, 셀의 최종 서브셀(LSC)의 상기 서브셀 헤더(SCH)는 다른 서브셀(FSC, ISC)의 서브셀 헤더와 상이한 것을 특징으로 하는 통신 스위칭 장치.
  23. 제16항에 있어서, 하나의 셀에 속하는 서브셀을 상기 셀의 최종 서브셀(LSC)로서 인식하기 위하여 임의의 셀에 속하는 서브셀과 어떠한 셀에도 속하지 않는 서브셀의 순서의 연속성을 검출할 수 있는 서브셀 논리부(SL)를 포함하는 것을 특징으로 하는 통신 스위칭 장치.
  24. 제16항에 있어서, 제1 셀에 속하는 서브셀을 상기 제1 셀의 최종 서브셀(LSC)로서 식별하기 위하여 어떤 다른 간섭 서브셀이 없이 상기 제1 셀에 속하는 서브셀과 제2 셀에 속하는 제1 서브셀(FSC)의 순서의 연속성을 검출할 수 있는 서브셀 논리부(SL)를 포함하는 것을 특징으로 하는 통신 스위칭 장치.
  25. 제16항에 있어서, 상기 서브셀(FSC, ISC, LSC)을 내부에 기입하는데 이용될 수 있는 자유 메모리 위치의 식별부(K)를 기억하며 상기 버퍼 메모리(BM)에 하나의 서브셀이 기입될 때 이들 식별부를 상기 기입 수단에 제공하기 위한 제2 기억수단(FMLMC)을 추가로 포함하며, 상기 제1 메모리(BQ1-BQY)는 대응하는 제1 서브셀이 상기 버퍼 메모리(BM)로부터 판독될 때 상기 제1 서브셀(FSC)의 상기 메모리 위치 식별부(K)를 자유 메모리 위치 식별부로서 상기 제2 기억수단(FMLMC)에 제공하는 것을 특징으로 하는 통신 스위칭 장치.
  26. 제1항에 있어서, 상기 입력부(I1-IX)는 멀티플렉서 회로(MX)를 통해서 하나의 출력을 갖는 상기 버퍼 메모리(BM)의 단일 입력(CI)에 결합되고, 상기 출력은 디멀티렉서(DX)를 통하여 상기 출력부(O1-OY)에 결합되는 것을 특징으로 하는 통신 스위칭 장치.
  27. 제26항에 있어서, 상기 입력부(I1-IX)는 각각의 입력 수신 수단(SP1-SPX, IL1-ILX)을 통해서 제1 클럭 회로(XC)에 의해 제어되는 상기 멀티플렉서 회로(MX)에 결합되어, 하나의 서브셀 시간 간격 동안 상기 각각의 입력 수단으로부터 하나의 서브셀을 상기 버퍼 메모리(BM)에 공급하는 것을 특징으로 하는 통신 스위칭 장치.
  28. 제26항에 있어서, 제2 클럭 회로(YC)에 의해 제어되는 상기 디멀티플렉서 회로(DX)는 각각의 출력 수신수단(PS1-PSY)을 통해서 상기 출력부(O1-OY)에 결합되어, 하나의 서브셀 시간 간격 동안 상기 버퍼 메모리(BM)로부터 하나의 서브셀을 상기 각각의 출력 수신수단에 공급하는 것을 특징으로 하는 통신 스위칭 장치.
  29. 제27항에 있어서, 제2 클럭 회로(YC)에 의해 제어되는 상기 디멀티플렉서 회로(DX)는 각각의 출력 수신 수단(PS1-PSY)을 통해서 상기 출력부(O1-OY)에 결합되어, 하나의 서브셀 시간 간격 동안 상기 버퍼 메모리(BM)로부터 하나의 서브셀을 상기 각각의 출력 수신 수단에 공급하고, X 기입 동작 및 Y 판독 동작은 상기 서브셀 시간 간격 중 단일 간격 동안 상기 버퍼 메모리(BM)상에서 수행되는 것을 특징으로 하는 통신 스위칭 장치.
  30. 제17항에 있어서, 상기 입력부(I1-IX)는 멀티플렉서 회로(MX)를 통해서 하나의 출력을 갖는 상기 버퍼 메모리(BM)의 단일 입력(CI)에 결합되고, 그 출력은 디멀티플렉서(DX)를 통하여 상기 출력부(O1-OY)에 결합되고, 제2 클럭 회로(YC)에 의해 제어되는 상기 디멀티플렉서 회로(DX)는 각각의 출력 수신 수단(PS1-PSY)을 통해서 상기 출력부(O1-OY)에 결합되어 하나의 서브셀 시간 간격 동안 상기 버퍼 메모리(BM)로부터 하나의 서브셀을 상기 각각의 출력 수신 수단에 공급하며, 상기 버퍼 메모리(BM)로부터 판독될 동일한 셀에 대하여, 상기 제1 메모리(BQ1-BQY)는 제1의 상기 서브셀 시간 간격 동안 상기 셀의 제1 서브셀(FSC)의 메모리 위치 식별부(K)를 상기 판독 수단에 공급하고, 상기 제2 메모리(SLM)는 각각의 바로 다음의 상기 서브셀 시간 간격 동안 상기 리스트의 종료 표시(LS)가 검출될 때까지 상기 결합된 리스트(NCB)에 의해 지시된 순서로 상기 셀의 다른 서브셀(ISC, LSC)의 하나의 메모리 위치 식별부를 제공하는 것을 특징으로 하는 통신 스위칭 장치.
  31. 제1항에 있어서, 상기 셀의 각각은 데이타 블록을 포함하며, 상기 셀이 상기 출력부(O1-OY)중 어느 것에 전달될지의 여부를 지시하느 경로 데이타(RA, RC)와 관련된 것을 특징으로 하는 통신 스위칭 장치.
  32. 제31항에 있어서, 상기 경로 데이타(RA, RC)의 제어하에서, 동일 출력(O1-OY)에 전달되어야 하는 모든 셀들은 상기 스위칭 소자에 유입되는 것과 동일한 순서로 이 출력에 공급되는 것을 특징으로 하는 통신 스위칭 장치.
  33. 제31항에 있어서, 상기 각각의 셀은 상기 경로 데이타(RA, RC)를 포함하는 부분을 가진 제어헤더(CCH)를 추가로 포함하는 것을 특징으로 하는 통신 스위칭 장치.
  34. 제33항에 있어서, 상기 제어 헤더(CCH)는 각 셀의 제1 서브셀(FSC)의 부분을 형성하는 것을 특징으로 하는 통신 스위칭 장치.
  35. 제19항에 있어서, 상기 각각의 셀은 데이타 블록을 포함하며 상기 셀이 상기 출력부(O1-OY) 중 어느 것에 전달될 지의 여부를 지시하는 경로 데이타(RA, RC)와 관련되며, 상기 경로 데이타(RA, RC)의 제어하에서, 하나의 셀의 제1 서브셀(FSC)의 상기 메모리 위치 식별부(K)는 상기 제1 서브셀이 전달되어야 할 상기 출력부(O1-OY) 그룹과 관련된 상기 서브 메모리 그룹의 부분을 형성하는 상기 서브 메모리(BQ1/BQY) 중 무작위로 선택된 메모리에 기억되는 것을 특징으로 하는 통신 스위칭 장치.
  36. 제18항에 있어서, 상기 셀의 데이타 블록을 포함하며 상기 셀이 상기 출력부(O1-OY)중 어느 것에 전달될지의 여부를 지시하는 경로 데이타(RA, RC)와 관련되며, 상기 출력부(O1-OY)중 하나에 전달될 하나의 셀의 제1 서브셀(FSC)의 메모리 위치 식별부(K)는 상기 경로 데이타(RA, RC)의 제어하에서 상기 하나의 출력과 관련된 상기 서브 메모리(BQ1/BQY) 중 하나에 기억되는 것을 특징으로 하는 통신 스위칭 장치.
  37. 제18항에 있어서, 상기 셀의 각각은 데이타 블록을 포함하며 상기 셀이 상기 출력부(O1-OY)중 어느 것에 전달될지의 여부를 지시하는 경로 데이타(RA, RC)와 관련되며, 복수개의 출력부(O1-OY)에 전달될 하나의 셀의 제1 서브셀(FSC)의 메모리 위치 식별부(K)는 상기 경로 데이타(RA, RC)의 제어하에서 각각 상기 복수의 출력 중 하나의 출력과 관련된 대응하는 복수의 서브 메모리(BQ1/BQY)에 기억되는 것을 특징으로 하는 통신 스위칭 장치.
  38. 제37항에 있어서, 하나의 셀이 전달될 상기 복수개의 출력부(O1-OY)의 출력수(RC)는 상기 경로 데이타(RA, RC)에 의헤 제공되며, 상기 제1 메모리(SLM)내의 상기 결합된 리스트(NCB)의 각각의 메모리 위치 식별부(NC)에 관련되는 것을 특징으로 하는 통신 스위칭 장치.
  39. 제38항에 있어서, 상기 입력부(I1-IX)는 멀티플렉서 회로(MX)를 통해서 하나의 출력을 갖는 상기 버퍼 메모리(BM)의 단일 입력(CI)에 결합되고 그 출력은 디멀티플렉서(DX)를 통하여 상기 출력부(O1-OY)에 결합되고, 제2 클럭 회로(YC)에 의해 제어되는 상기 디멀티플렉서 회로(DX)는 각각의 출력 수신 수단(PS1-PSY)을 통해서 상기 출력부(O1-OY)에 결합되어, 하나의 서브셀 시간 간격 동안 상기 버퍼 메모리(BM)로부터 하나의 서브셀을 상기 각각의 출력 수신 수단에 공급하며, 상기 버퍼 메모리(BM)로부터 판독될 동일한 셀에 대하여, 상기 제1메모리(BQ1-BQY)는 제1의 상기 서브셀 시간 간격 동안 상기 셀의 제1 서브셀(FSC)의 메모리 위치 식별부(K)를 상기 판독 수단에 공급하고, 상기 제2 메모리(SLM)는 각각의 바로 다음의 상기 서브셀 시간 간격 동안 리스트의 종료 표시(LS)가 검출될 때까지 상기 결합된 리스트(NCB)에 의해 지시된 순서로 상기 셀의 다른 서브셀(ISC, LSC)의 하나의 메모리 위치 식별부를 제공하며, 하나의 서브셀의 메모리 위치 식별부(K)는 상기 제2 메모리(SLM)에 의해 상기 판독 수단에 제공되며, 상기 관련 출력의 출력수(RC)는 하나씩 감소되는 것을 특징으로 하는 통신 스위칭 장치.
  40. 제39항에 있어서, 상기 서브셀(FSC, ISC, LSC)을 내부에 기입하는데 이용될 수 있는 자유 메모리 위치의 식별부(K)를 기억하며 상기 버퍼 메모리(BM)에 하나의 서브셀이 기입될 때 이들 식별부를 상기 기입 수단에 제공하기 위한 제2 기억수단(FMLMC)을 추가로 포함하고, 상기 출력수(RC)가 1씩 감소된 후 영에 해당하면, 관련 메모리 위치 식별부(K)는 상기 제2 기억수단(FMLMC)에 자유 메모리 위치 식별부로서 제공되는 것을 특징으로 하는 통신 스위칭 장치.
  41. X개의 입력부(I1-IX) 및 Y개의 출력부(O1-OY)(X와 Y는 1이 아님)를 구비하고, 각각의 셀이 서브셀(FSC, ISC, LSC)로 분할되어 있는 셀들을 각각의 상기 입력부로부터 상기 출력부 중 적어도 하나의 출력부로 전달하기 위한 것이며, 식별부(K)를 각각 갖는 복수개(C)의 메모리 위치를 가진 버퍼 메모리(BM)와, 상기 입력부에 유입되는 서로 다른 서브셀을 상기 메모리 위치에 기입하기 위한 수단과, 상기 버퍼 메모리로부터 상기 서브셀을 판독하여 이들 판독된 서브셀을 상기 출력부에 공급하기 위한 수단과, 상기 기입 수단 및 상기 판독 수단을 제어하는 버퍼 메모리 관리 수단(BMMU)을 구비하는 통신 스위칭 장치에 있어서, 상기 버퍼 메모리(BM)는 상기 X개의 입력부(I1-IX)와 상기 Y개의 출력부(O1-OY)와의 사이에서 완전히 공유되며, 상기 기입 수단은 상기 버퍼 메모리 관리 수단(BMMU)의 제어하에서 상기 버퍼 메모리(BM)의 상기 메모리 위치중 임의의 자유 위치에 상기 서브셀을 기입하고, 상기 판독 수단은 상기 셀이 속하는 서브셀이 기입될 상기 메모리 위치의 식별부의 기능으로 각각의 셀을 재구성하며, 상기 버퍼 메모리 관리 수단(BMMU)은 상기 서브셀의 메모리 위치 식별부를 기억하기 위한 기억 수단(BQ1-BQY, SLM)을 포함하는 것을 특징으로 하는 통신 스위칭 장치.
  42. 최초/최종 서브셀(FSC/LSC)을 다른 서브셀(ISC, LSC)과 구별하기 위하여 서브셀 헤더(SCH)를 각각 포함하는 서브셀들로 분할된 셀을 사용하여 가변 길이의 통신 메시지를 전송하는 방법에 있어서, 서브셀 논리부(SL)는 하나의 셀에 속하는 서브셀을 상기 셀의 최종/최초 서브셀(LSC/FSC)로서 인식하기 위하여 임의의 셀에 속하는 서브셀과 어떠한 셀에도 속하지 않는 서브셀의 순서의 연속성을 검출하는 것을 특징으로 하는 통신 메시지 전송 방법.
  43. 셀의 최초/최종 서브셀(FSC/LSC)을 다른 서브셀(ISC, LSC)과 구별하기 위하여 서브셀 헤더(SCH)를 각각 포함하는 서브셀들로 분할된 셀을 사용하여 가변 길이의 통신 메시지를 전송하는 방법에 있어서, 서브셀 논리부(SL)는 제1 셀에 속하는 서브셀을 상기 제1 셀의 최종/최초 서브셀(LSC/FSC)로서 인식하기 위하여 어떤 다른 간섭 서브셀이 없이 제1 셀에 속하는 서브셀과 제2 셀에 속하는 최초/최종 서브셀(FSC/LSC)의 순서의 연속성을 검출하는 것을 특징으로 하는 통신 메시지 전송 방법.
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