KR0142186B1 - Atm 시스템용 스위칭네트워크 및 스위칭네트워크 모듈 - Google Patents

Atm 시스템용 스위칭네트워크 및 스위칭네트워크 모듈

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KR0142186B1
KR0142186B1 KR1019900012041A KR900012041A KR0142186B1 KR 0142186 B1 KR0142186 B1 KR 0142186B1 KR 1019900012041 A KR1019900012041 A KR 1019900012041A KR 900012041 A KR900012041 A KR 900012041A KR 0142186 B1 KR0142186 B1 KR 0142186B1
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게오르그 그라프
알카텔 엔.브이.
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Abstract

내용 없음.

Description

ATM시스템용 스위치 네트워크 및 스위칭 네트워크 모듈
제1도는 본 발명에 따른 스위칭 네트워크의 구조도.
제2도는 작동 모드를 설명하기 위한 제1도의 스위칭 네트워크의 다른 예를 보인 도면.
제3도는 본 발명에 따른 스위칭 네트워크 모듈을 나타낸 도면.
제4도는 제3도의 스위칭 네트워크 모듈의 상세도.
제5도는 스위칭 소자의 구조도.
제6도 내지 제14도는 셀이 버퍼에 기록되고 버퍼로부터 판독되는 방법을 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명
TSU:단말 유니트 SW:스위칭 평면
LT:선유니트 PS:버퍼
SM:스위칭 네트워크 모듈 SU:스테이지
IP:입력 유니트 OP:출력 유니트
Mx:멀티플렉서 Dx:디멀티 플렉서
본 발명은 ATM 시스템 용의 스위칭 네트워크에 관한 것으로 특히 셀을 수신하는 복수의 입력과 셀을 전송하는 복수의 출력과 어떤 입력에서 수신된 셀을 어떤 출력으로 전송하는 수단을 구비한 스위칭 네트워크 용의 스위칭 네트워크 모듈에 관한 것이다.
이러한 스위칭 네트워크는 INFOCOM '86회보(1986년 4월, 667-675페이지)에 제이.에스.터너에 의해 발행된 방송 패키트 TSU의 설계에 설명된 것이다.
여기에서 사용된 용어 ATM시스템(ATM=비동기 전송모드)은 정보가 동일한 또는 상이한 길이의 부분으로 분리되고 접속 지정헤더와 함께 패키트 또는 셀의 순서로서 전송되는 어떤 정보 전송 시스템을 의미한다.
본 발명에 따른 스위칭 네트워크는 복수의 통로를 가진 스위칭 네트워크이다. 이것은 2×2 스위칭 소자로부터 유일하게 구성된다. 그러나, 일반적으로, 스위칭 소자는 가능한 한 많은 수의 입력을 가능한 한 많은 수의 출력에 임의로 접속할 수 있어야 한다. 이러한 방식으로, 단지 수개의 스테이지만이 서로 서로 연속되어야 하고, 그래서 지연, 지연필터 및 셀 손실이 최소로 유지되어야 한다. 그러나, 이러한 스위칭 소자는 집적회로에 결합되어야 하고 여기에서 단자의 수를 증가시키는 것은 어렵다. ATM 시스템에서 약 150Mb/s 또는 600Mb/s 정도의 높은 전송 속도 때문에 병렬 데이타 전송이 자주 필요하다.
대형 스위칭소자는 수재의 스위칭 소자로 구성되어 외관상으로 하나의 대형 스위칭 소자와 같이 동작하는 스위칭 네트워크 모듈에 의해 교체되는 것으로 알려져 있다. 이러한 스위칭 네트워크 모듈은 비저지성이어야 한다.
따라서, 본 발명에 따르면, 스위칭 네트워크는 청구범위 제1항에 설명된 바와 같이 구성되고 스위칭 네트워크 모듈은 제4항에 설명된 바와 같이 구성된다. 본 발명의 다른 유리한 특징들은 종속항에 한정되어 있다.
본 발명은 스위칭 네트워크 및 사용작동모드의 특성에 있어서 장점을 갖는다. 교통량(traffic)이 최소 유니트, 즉 셀아래로 전체적으로 스위칭 네트워크에 걸쳐 고르게 분포되는 스위칭 네트워크 및 여기에서 설명된 작동 모드에서, 단지 국부적이고 단시간 저지가 발생할 수 있으며, 이것은 버퍼에 의해 처리될 수 있다. 이러한 부하 분포는 그 자체의 셀헤더를 각각 갖는 두개 이상의 소형 셀로 교체할 수 있는 범위 내에서 셀을 분리함으로써 추가로 정제될 수 있다. 그러나, 추가 셀헤더는 전체 부하를 증가시킨다.
매우 균일한 부하 분포때문에 다중 통로능력은 스위칭 네트워크의 두 부분 각각의 내에서, 및 개개의 스위칭 네트워크 모듈내에서 면제될 수 있다. 스위칭 네트워크 모듈 내에서 모든 입력으로부터 모든 출력까지 하나의 통로가 가능하면 충분하다. 개개의 통로의 용량이 동일한 경우에는 모든 통로의 용량의 합이 교통량을 전송하는 데 충분하다면 족하다.
개개의 스위칭 네트워크 모듈의 주어진 크기에 대하여 연속 스테이지의 수는 필요할 때에 모든 입력으로부터 모든 출력까지 하나의 통로로서 가능하게 되도록 선택되어야 한다. 연속 스테이지의 최소 수는 모든 추가 스테이지가 추가회로를 필요로 할 뿐만 아니라 추가 지연, 추가지연 지터 및 추가 셀 손싱을 가져오는 한 최적한 것으로 알려져 있다. 스테이지의 수를 증가시킴이 없이 주어진 크기의 스위칭 소자에 가능한 추가통로는 역효과를 갖지 않는다. 이들은 전체 용량을 이용 가능하게 하는데에도 또한 필요하다.
전술한 작동모드의 단점은 가상회로에서와는 달리 동일 접속부에 속하는 셀이 동일한 통로를 취할 수 없고 따라서 서로 서로를 지나간다는 점이다. 이것을 방지하는 간단한 방법은 오랜기간 동안 알려져 있다.
만일 셀이 서로에 대하여 밀접하게 함께 속해 있다면, 그 다음 셀은 각각의 진행 셀이 더 이상 지나갈 수 없을때까지 교환부품의 입력에서 지연된다. 이것에 적합한 입력변환 유니트는, 비록 다른 목적을 의도하긴 하지만, 독일연방공화국 특허출원 P38 40 688.8호에 개시되어 있다.
이하 본 발명의 일실시예를 첨부도면에 의거하여 상세히 설명한다.
제1도의 스위칭 네트워크는 T개의 단자 유니트(TSU1∼TSUT) 및 P개의 스위칭 평면(SW1∼SWP)을 갖는다. 이 실시예에서 T는 128개의 최대 값을 가지며, P는 16의 최대값을 갖는다. 각각의 단자 유니트는 8개까지의 선유니트(LT1∼LT8)와 4개까지의 스위칭 네트워크 모듈(SM01∼SM04)을 포함한다. 각각의 스위칭 평면은 두개의 스위칭 네트워크 모듈 스테이지를 포함하는데, 제1스테이지는 32개까지의 스위칭 네트워크 모듈(SM101∼SM132)을 포함하고 제2스테이지는 16개까지의 스위칭 네트워크 모듈(SM201∼SM216)을 포함한다.
모든 스위칭 네트워크 모듈(SM)은 그 구성이 동일하다.
이들 각각은 128개의 입력과 128개의 출력을 가지며 외관상으로 128×128 매트릭스와 같이 작용한다. 스위칭 네트워크는 역 스위칭 구조로 설계된다. 다시말하면 제5 및 제4스테이지로서 또한 작용하는 두개의 전방 스테이지의 스위칭 네트워크 모듈(SM0,SM1)이 두개의 64×64 매트릭스로서 사용된다.
각각의 선유니트(LT)는 선 단말장비(ET) 및 멀티플렉서/디멀티플렉서(Muldex)를포함하며, 이것은 입력되는 교통량을 각각의 단말 유니트(TSU)의 스위칭 네트워크 모듈(SM01∼SM04)에 분포시키고 반대방향으로 출력되는 교통량을 결합한다. 모든 통로는 150Mb/s용으로 설계되고, 스위칭 네트워크 모듈들 사이에서 매 4개의 이러한 통로들이 다중화에 의해 하나의 600Mb/s 통로로 결합된다.
제2도는 동일한 스위칭 네트워크를 직송식(straight-forward) 구성으로 나타낸 것이다. 여기에서, 단말 유니트(TSU)와 그 안에 내장된 스위칭 네트워크 모듈(SM0)은 각각 입력부(TSUi)와 입력부(SM0i) 및 각각 출력부(TSUo)와 출력부(SM0o)로서 나타난다. 유사하게 스위칭 네트워크 모듈(SM1)은 입력부(SM1i)와 출력부(SM1o)로서 나타난다.
그 밖에 제2도는 홀수의 스테이지를 갖는 스위칭 네트워크의 종래 구조를 나타낸 것이고, 이것은 3개의 스테이지로 구성되는 스테이지를 갖는 3-스테이지 구성으로서 간주될 수 있다.
굵은 화살표는 입력 A로부터 출력 B까지 가능한 모든 통로를 나타낸다.
스위칭 네트워크 모듈(SM2)의 첫번째 절반부에서 어떤 출력은 어떤 분기점(Muldex, SM0i, SM1i)에서 취해질 수 있다.
셀들은 두번째 절반부에서만 소망하는 출력 B로 선택적으로 절환되어야 한다. 어떤 단말 유니트의 어떤 입력에 도달하는 모든 셀들이 스위칭 네트워크의 첫번째 절반부에 자유롭게 분포되는 경우 전체적인 스위칭 네트워크는 언제든지 매우 일정하게 로드된다는 것을 쉽게 알 수 있다.
첫번째 절반부에서의 분포가 주기적으로, 랜덤하게, 또는 연속 스테이지 상의 로드를 나타내는 인지신호에 응하여 행하여지는지에 관한 여부는 두번째로 중요하다.
제3도는 스위칭 네트워크 모듈(SM)의 구조를 개략적으로 나타낸 것이다. 상기 모듈은 디멀티플렉서(D1∼D32)를 각각 하나씩 갖는 32개의 입력선(E1∼E32)과, 멀티플렉서(M1∼M32)를 각각 하나씩 갖는 32개의 출력선(A1∼A32)과 매트릭스(M)을 구비한다. 각각의 디멀티플렉서(Dx)는 600Mb/s의 광학데이타 스트림을 4개의 150Mb/s의 전기 데이타 스트림으로 분리한다. 멀티플렉서(Mx)는 상기 4개의 전기 데이타 스트림을 하나의 광학 데이타 스트림으로 재결합한다.
제4도는 매트릭스(M)의 내부구조를 나타낸다. 상기 매트릭스는 두개의 스테이지(SU11∼SU14,SU21∼SU24)로 배열된 8개의 스위칭 소자를 구비한다. 각각의 스위칭 소자는 32개의 150Mb/s 입력과 32개의 150Mb/s 출력을 갖는다. 제1스테이지의 입력은 디멀티플렉서를 거쳐 스위칭 네트워크 모듈의 입력선(E1∼E32)에 연결된다. 제2스테이지의 출력은 멀티플렉서를 거쳐 스위칭 네트워크 모듈의 출력선(A1∼A32)에 연결된다. 제1스테이지의 각각의 스위칭 소자로부터 8개의 선으로 이루어진 하나의 그룹은 제2스테이지의 각 스위칭 소자로 연결된다.
종래의 스위칭 구성, 즉 제1스테이지의 스위칭 소자의 모든 입력이 완전히 로드되고 전체 교통량이 유일한 매우 짧은시간 동안 보다 더 긴 마지막 스테이지의 단일 스위칭 소자에 돌려져야 한다는 것을 고려해야 하는 극단적인 경우는, 데이타 스트림이 연장된 시간 동안 동일한 통로를 취할 수 없기 때문에 여기에서는 발생되지 않는다. 따라서 입력 스테이지와 출력 스테이지사이의 중간 스테이지는 제거할 수 있다.
본 발명에 따른 스위칭 네트워크 및 본 발명에 따른 스위칭 네트워크 모듈을 동작시키는데 필요한 스위칭 소자에 대하여는 제5도를 참조하여 이하 설명한다.
제5도에 도시된 스위칭 소자는 입력선(I1∼Ip)을 각각 하나씩 갖는 p개의 입력 유니트(IP1∼IPp)와, 멀티플렉서(Mx), C개의 개별 어드레스 가능한 L비트 메모리 블록을 가진 버퍼(PS), 디멀티플렉서(Ex), q개의 출력 유니트(OP1∼OPq), 메모리 관리유니트(SV) 및 루팅블록(W)을 구비한다. 바람직하기로 p=q=32, 즉, 스위칭 소자는 32개의 입력선과 32개의 출력선을 갖는 것이 좋다. C과 L에 있어서, C=256와 L=50의 수치는 현재 논의중에 있다. 메모리 블록의 크기는 자유롭게 선택할 수 없다. 높은 처리속도 때문에 적어도 내부적으로 병렬처리가 필요해지므로 메모리 블록의 크기는 직렬-병렬 변환에 의해 형성되는 워드 폭에 맞춰져야 한다. 본 실시예에서 워드 폭 및 메모리 블록의 크기는 동일하다. 일시에 4,8,16 또는 그 이상의 워드를 보유할 수 있는 메모리 블록도 또한 가능하다. 적당한 것은 셀 길이에 의존하는 것이다.
입력 유니트(IP1)는 입력 유니트들의 내부구조를 보다 상세히 나타낸 것이다. 입력선(I1)은 동기화 장치(SYNC)에 연결되고 동기화 장치의 출력은 직렬-병렬 변환기(SPW)에 연결되며, SPW의 출력은 셀의 시작 및 종료를 검출하기 위하여 유니트(ZAE)를 거쳐 멀티플렉서(Mx)의 입력단에 연결된다. 유니트(ZAE)는 또한 루팅블록(W)의 한 입력 및 메모리 관리 유니트(SV)의 한 입력에 또한 연결된다.
출력 유니트(OP1)는 출력 유니트들을 상세히 나타낸다. 디멀티플렉서(Dx)의 출력단은 셀의 종료를 검출하기 위하여 유니트(ZE)를 거쳐 병렬-직렬 변환기(PSW)에 연결되고 PSW의 출력은 출력선(01)에 결합된다. 출력 유니트는 또한 출력 FIFO OFF 및 출력 레지스터(OR)를 포함한다. 출력 FIFO OFF는 그 입력이 루팅 블록(W)의 한 출력에 연결되고 그 출력이 출력 레지스터(OR)에 연결되며, 메모리 관리 유니트(SV)와 양방향성으로 연결된다.
제5도에서, 멀티플렉서(Mx)와 단일선의 네트워크는 입력유니트(IP1∼IPp)와 중간유니트, 즉, 버퍼(PS), 메모리 관리유니트(SV) 및 루팅 블록(W)과의 사이에서의 연결을 제공한다. 데이타 스트림은 L비트 병렬 형식으로 변환된다. 제어 및 클록선과 전원은 도시를 생략하였다. 이들은 모두 기술에 숙련된 사람에게는 공지된 사항이며, 어떤 정보가 교체되어야 하는지를 알고 있다면 그 교체 시점 및 장소를 선택할 수 있다. 이러한 관점에서, 동기 시스템에 대한 스위치 소자에 대하여도 동일하게 적용된다. 이러한 스위치 소자는 유니트를 상호 접속하기 위한 버스 시스템을 포함하며, 제이. 엠. 코튼등의 논문 시스템 12, 디지탈 코펠네쯔(Elektrisches Nachrichtenwesen, Vol. 56, Number 2/3, 148∼160페이지)에 설명되어 있다. 복수의 송신기와 하나의 수신기를 구비한 버스 시스템은 멀티플렉서와 등가임을 알아야 한다. 출력측에 대하여도 유사하게 적용된다.
제6도 내지 제14도에 설명된 간단한 예에 기초하여 정상 절환동작을 설명한다. 이 간단한 예에서 버퍼(PS)는 C=14개의 메모리 블록을 가지며, 이들은 최초에 모두 공백의 상태이다. 메모리 곤리 유니트(SV)는 그 메모리의 테이블형 표시로 나타내 있다. 메모리 관리 유니트(SV)의 중심부는 리스트 메모리(LL)이며, 이것은 버퍼(PS)내의 C개의 메모리 블록 각각에 대한 하나의 위치(location)를 갖는다. 이 위치는 관련된 메모리 블록과 같은 어드레스를 가지며 다른 메모리블록의 어드레스를 수신할 수 있다. 최초에 리스트 메모리(LL)는 공백 상태이다(제6도). 메모리 관리 유니트(SV)는 비사용 메모리 블록의 어드레스를 저장하기 위한 메모리(EFF)를 아울러 구비하며, 이것은 FIFO(선입 선출) 원리에 따라 작용하고 최초에 버퍼(PS)의 모든 메모리 블록의 어드레스를 무작위 순서로 포함한다. OFF1, OFF2 및 OFF16만이 도시되어 있는 출력 FIFO는 최초에 역시 공백 상태이다. 실제로 공백위치는 보통 수종류의 데이타를 포함한다. 이것은 위치를 공백으로서 표시하는 값일 수도 있고 더 이상 유효하지 않은 이전의 사용으로부터의 값일 수도 있다. 후자의 경우에는 이 값이 더 이상 요구되지 않는다는 것을 보장하는 단계가 취해져야 한다. 본 실시예의 메모리 관리 유니트(SV)는 카운트 메모리(CC)의 C개의 위치를 아울러 포함하고, 이것은 리스트 메모리(LL)에 의해 어드레스 될 수 있다. 카운트 메모리(CC)는 버퍼(PS)의 관련 메모리 블록의 내용을 얼마나 많은 출력 유니트가 출력하여야 하는지를 나타낸다. 카운트 메모리(CC)의 모든 위치의 내용은 초기에 제로(0)이다.
이제 각각의 입력선(I1,IK)에 하나의 셀이 도달한다. 이 실시예에서는 더 이상의 셀이 도달하지 않는다. 두개의 입력 유니트(IP1,IP4)의 동기화 장치는 각각의 직렬-병렬 변환기와 함께 각각의 셀을 동일 길이의 5개의 블록으로 변환한다. 최초블록(SOC1,SOC4)은 스타트 오브 셀(start-of-cell) 라벨(SOC)로 시작된다. 최종블록(EOC1,EOCk)은 엔드 오브 셀 라벨(EOC)을 포함한다. 라벨 EOC는 최종 블록내의 임의지점, 즉 외부로부터 도달한 셀이 실제로 끝나는 곳에 위치한다. 동기화 장치는 블록을 채우도록 공백(blank)을 부가한다. 제1블록의 나머지, 제2 내지 제4블록(ID1,2D1,3D1 및 1DK,2DK,3DK 각각) 및 EOC 라벨까지의 제5블록의 부분은 셀의 데이타를 포함한다.
입력유니트는 멀티플렉서(Mx)에 의해 주기적으로 검색된다. 입력 유니트(IP1,IPk)의 유니트(ZAE)는 통과되어야 하는 정보가 존재하는 SOC 라벨에 의해 인지된다. 어드레스(7)는 메모리(EFF)로부터 비사용 메모리 블록의 어드레스로서 입력레지스터(IR1)에 전송되고 제1블록(SOC1)을 메모리 블록(7)내의 버퍼(PS)에 저장된다. 동시에, SOC 라벨은 루팅블록(W) 및 메모리 관리 유니트(SV)로 진행한다.
횡단되어질 각각의 스위칭 네트워크 스테이지에 대하여 SOC 라벨은 스테이지가 횡단되어지는 순서에 따라 그 스테이지에서 선택되어질 출력상의 정보를 포함한다. 각각을 평가한 후에 다음 스테이지에서 유효한 SOC 라벨내의 통로정보 부분은 시프트에 의해 올바른 위치로 이송된다. 통로정보는 어떤 출력의 선택 또는 미리 결정된 출력그룹 내에서 어떤 출력의 선택 또는 특정의 미리 결정된 출력의 선택일 수 있다. SOC 라벨의 통로정보를 통하여 단말 유니트는 스위칭 네트워크의 작동모드를 결정한다.
도면에서는 출력 i가 지정되어 있다. 출력 FIFO OFFi에서 어드레스(7)는 출력유니트(OPi)에 의해 출력되어지는 셀의 시작어드레스로서 알려져 있다. 카운트 메모리에서 1은 위치 7에 적어 넣어진다. 이것은 제7도에 도시된 바와 같은 상태이다.
버퍼(PS)로 전송되어질 다음 블록은 입력(IPk)으로부터의 블록(SOCk)이다. 메모리(EFF)는 이 블록이 메모리블록(8)내의 버퍼에 기억되어져야 함을 나타낸다. 루팅블록(W)은 이 셀이 출력선(O1)과 출력선(Oi) 모두에 출력되어져야 한다는 것을 SOC 라벨로부터 결정한다. 이러한 다중출력 능력은 여기에서 설명된 스위칭 소자의 특징이 된다. 본 발명에 따른 스위칭 네트워크 및 스위칭 네트워크 모듈의 구성에는 아무런 변화가 없다. 따라서 어드레스(8)는 어드레스(7) 뒤의 제2위치에서 뒤쪽에 있는 출력 FIFO OFF1 및 출력 FIFO OFFi에 기억된다. 블록(SOCK) 그 자체는 메모리 블록(8)내의 버퍼(PS)에 기억되며 카운터 메모리(CC)에서 2가 위치 8에 들어간다. 8은 입력 레지스터(IRk)에 기억된다. 이것은 제8도에 도시되어 있는 상태이다.
다음에, 불록(1D1)은 다음의 비사용 메모리블록(2)내의 버퍼(PS)에 기억된다. 카운트 메모리(CC)에서 1은 위치 2에 들어가고, 리스트 메모리에서 2는 위치 7에 들어간다. 어드레스 7은 상기 셀의 진행 블록을 기억시키는 어드레스로서 IR1에 임시로 기억된다. 같은 방법으로 입력유니트(IP1,IPk)로부터의 다른 블록이 기억된다.
제9도에 도시된 바와 같이 입력의 끝에서, I1으로부터 수신된 셀의 블록은 메모리 블록 7,2,3,4,6에 순서대로 기억되고 Ik로부터 수신된 셀의 블록은 메모리 블록 8,1,5,9 및 13에 이 순서대로 기억된다. 메모리(EFF)는 버퍼(PS)에서 단지 4개의 비사용 메모리 블록만을 나타내고 있다. 리스트 메모리(LL)는 각각의 최종 블록에 대한 링크 어드레스 대신에 입력된 전술한 어드레스 시퀀스를 특수문자(여기에서는 E)와 함께 포함한다.
완전한 입력에 이어서 셀의 출력에 대하여, 이하, 제10도 내지 제14도를 참조하여 설명한다. 출력은 출력유니트로부터 시작되고 이를 위하여 출력 유니트는 주기적으로 여자된다.
출력 FIFO OFF1는 메모리 블록 8내의 버퍼에 제1블록이 기억되어 있는 셀이 출력선(D1)을 거쳐 출력되어져야 한다는 것을 나타낸다. 어드레스(8)는 출력 레지스터(OR1)에 전송되고 버퍼(PS), 라스트 메모리(LL) 및 카운트 메모리(CC)에 인가된다. 제1블록은 PS로부터 출력되고 링크 어드레스 1은 LL로부터 OR1으로 전송되며, 카운트 메모리는 '2에서 '1로 감소된다(제10도).
제11도는 OPi로부터 시작되는 다음 출력을 나타낸다. 시작 어드레스 7은 OFFi로부터 ORi로 전송되고 PS, LL 및 CC로 인가된다. 제1블록은 PS로부터 출력되고 링크 어드레스 2는 ORi에 전송되며 CC는 '1에서 0으로 감소된다. 상기 0은 PS 내의 블록 7의 내용이 더 이상 필요없다는 것, 즉, 이 블록이 이제 자유롭고 그 어드레스는 비사용 메모리 블록의 어드레스를 기억하는 메모리(EFF)로 복귀된다는 것을 나타낸다.
제12도는 하나의 셀이 O1 및 Oi에 각각 출력될때 발생하는 상태를 도시한 것이다. 셀의 끝은 셀의 끝을 검출하는 유니트(ZE1,ZEi)에 의해 그리고 출력 레지스터(OR1,ORi)의 내용의 도움으로 검출된다. 비 도시된 유니트들은 더미 블록이 송신되도록 한다. 그러나, OFFi는 추가의 셀이 출력유니트(OPi)로부터 송신되어져야 하고 이 셀의 제1블록이 메모리 블록 8내의 PS에 저장된다는 것을 나타낸다. 셀의 출력은 제13도의 상태에서 시작하고 제14도의 상태에서 종료한다.
따라서 모든 블록들은 출력되고, 버퍼(PS)와 리스트 메모리(LL)는 자유롭게 되며 카운트 메모리(CC)의 모든 위치는 0를 포함하고, 메모리(EFF)는 비록 다른 순서이지만 PS의 모든 메모리 블록의 어드레스를 다시 포함하고 더미 블록은 모든 출력선상으로 전송된다.
실제로, 입력과 출력은 전술한 바와 같이 시간적으로 분리될 필요는 없으며 동시에 발생될 수도 있다. 버퍼(PS)는 듀얼 포트 RAM으로서 설계되고, 이로써 입력과 출력은 서로 독립적으로 버퍼를 호출할 수 있다. 이것은 특히 셀의 제1블록이 최종블록의 기록 이전에 판독될 수 있음을 의미한다. 이것은 셀의 지연 및 버퍼(PS)의 유지시간을 최소로 한다.

Claims (6)

  1. 셀을 수신하는 입력과, 셀을 송신하는 출력과, 입력에서 수신된 셀을 출력으로 전송하는 수단과, 셀을 버퍼링하는 메모리(PS)를 구비한 스위치를 포함하고, 각각의 셀의 스위칭 네트워크를 통과하는 동안에 스위칭 네트워크의 제1부분에서의 관통 스위치의 출력이 셀의 용도와 무관하게 선택되고 스위칭 네트워크의 제2부분에서의 관통스위치 출력이 셀의 용도에 따라 선택되는 ATM 시스템용 스위칭 네트워크에 있어서, 상기 스위치가 스위칭 소자의 2 이상의 다중 스테이지 구성인 스위칭 네트워크 모듈(SM)이고; 각각의 스위칭 소자가 2 이상의 입력과, 2 이상의 출력과, 입력에서 수신된 셀을 출력으로 전송하는 수단과, 셀을 버퍼링하는 메모리를 구비하고; 스위칭 네트워크 모듈의 첫번째 스테이지(SU11∼SU14)의 스위칭 소자의 각 입력(I1∼I16)이 스위칭 네트워크 모듈의 입력(E1∼E32)중 하나에 연결되고; 스위칭 네트워크 모듈의 최종 스테이지(SU21∼SU24)의 스위칭 소자의 각 출력(O1∼O16)이 스위칭 네트워크 모듈의 출력(A1∼A32)중 하나에 연결되고; 스테이지들 사이에서 스위칭 네트워크 모듈의 각 입력으로부터 스위칭 네트워크 모듈의 각 출력까지 하나의 통로가 가능하게 되는 방식으로 선행 스테이지의 스위칭 소자의 출력이 선행 스테이지의 스위칭 소자의 입력에 연결되고; 스위칭 네트워크 모듈이 상기 하나의 통로를 가능하게 하는 그러한 수의 복수의 스테이지를 정확히 갖는 것을 특징으로 하는 ATM 시스템용 스위칭 네트워크.
  2. 제1항에 있어서, 각각의 스위칭 네트워크 모듈(SM)이 스위칭 소자의 2-스테이지(SU11∼SU14; SU21∼SU24)구성이고 첫번째 스테이지의 각각의 스위칭 소자가 두번째 스테이지의 각각의 스위칭 소자에 연결되는 것을 특징으로 하는 ATM 시스템용 스위칭 네트워크.
  3. 제2항에 있어서, 스위칭 네트워크 모듈의 첫번째 스테이지의 스위칭 소자의 2 이상의 출력으로 이루어진 그룹이 스위칭 네트워크 모듈의 두번째 스테이지의 스위칭 소자의 2 이상의 입력으로 이루어진 그룹에 연결된 것을 특징으로 하는 ATM 시스템용 스위칭 네트워크.
  4. 셀을 수신하는 복수의 입력(E1∼E32)과, 셀을 송신하는 복수의 출력(A1∼A32)과, 입력에서 수신된 셀을 출력으로 전송하는 수단을 구비한, 제1항에 따른 스위칭 네트워크용의 스위칭 네트워크 모듈(SM)에 있어서, 스위칭 네트워크 모듈이 스위칭 소자의 2 이상의 다중 스테이지 구성이고; 각각의 스위칭 소자가 2 이상의 입력(I1∼I16)과, 2 이상의 출력(O1∼O16)과, 입력에서 수신된 셀을 출력으로 전송하는 수단과, 셀을 버퍼링하는 메모리(PS)를 구비하고; 스위칭 네트워크 모듈의 첫번째 스테이지(SU11∼SU14)의 스위칭 소자의 각 입력(I1∼I16)이 스위칭 네트워크 모듈의 입력(E1∼E32) 중 하나에 연결되고; 스위칭 네트워크 모듈의 최종 스테이지(SU21∼SU24)의 스위칭 소자의 각 출력(O1∼O16)이 스위칭 네트워크 모듈의 출력(A1∼A32)중 하나에 연결되고; 스테이지들 사이에서 스위칭 네트워크 모듈의 각각의 입력으로부터 스위칭 네트워크 모듈의 각각의 출력까지 하나의 통로가 가능하게 되는 그러한 방법으로 선행 스테이지의 스위칭 소자의 출력이 선행 스테이지의 스위칭 소자의 입력에 연결되며; 스위칭 네트워크 모듈이 상기 하나의 통로가 가능해지는 그러한 수의 복수의 스테이지를 정확히 갖는 것을 특징으로 하는 스위칭 네트워크용 스위칭 네트워크 모듈.
  5. 제4항에 있어서, 상기 스위칭 네트워크 모듈이 스위칭 소자의 2-스테이지(SU11∼SU14; SU21∼SU24)구성이고; 각각의 스위칭소자는 2 이상의 입력과, 2 이상의 출력과, 입력에서 수신된 셀을 출력으로 전송하는 수단과, 셀을 버퍼링하는 메모리(PS)를 가지며; 첫번째 스테이지(SU11∼SU14)의 스위칭 소자의 각각의 입력이 스위칭 네트워크 모듈의 입력(I1∼I32)들 중 하나에 연결되고; 두번째 스테이지(SU21∼SU24)의 스위칭 소자의 각각의 출력이 스위칭 네트워크 모듈의 출력들(O1∼O32)중 하나에 연결되고, 첫번째 스테이지의 각각의 스위칭 소자가 두번째 스테이지의 각각의 스위칭 소자에 연결되는 것을 특징으로 하는 스위칭 네트워크용 스위칭 네트워크 모듈.
  6. 제4항 또는 제5항에 있어서, 선행 스테이지의 스위칭 소자의 2 이상의 출력으로 이루어진 그룹이 선행 스테이지의 스위칭 소자의 2 이상의 입력으로 이루어진 그룹에 연결된 것을 특징으로 하는 스위칭 네트워크용 스위칭 네트워크 모듈.
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