JPH07321824A - セル・スイッチ・ファブリック用チップ - Google Patents

Abstract

(57)【要約】 【目的】 セル（パケット）本体メモリをＮ入力ポート
及びＮ出力ポートにインタフェースさせるセル・スイッ
チ・ファブリックの多様な構成に応じられる集積回路チ
ップを提供する。 【構成】 Ｎ個の入力及び出力ポートの各々が持つ複数
の線を通して、セル本体を構成するビットがビット・シ
フトによって転送される。チップは、外部からアクセス
可能なＭ個のメモリ・バスを有し、その各々にＳ個のシ
フト・レジスタ（ＳＲ）・ブロックがある。各ブロック
は、各々Ｌエレメントからなる、入力ポート線からビッ
トがシフトして入る入力ＳＲ、および出力ポート線を通
ってビットが出る出力ＳＲを持つ。入力ＳＲはその内容
をバス上に並列転送し、出力ＳＲはバスから並列転送に
よりロードされる。チップは、Ｂが除算Ｓ／Ｎの結果の
整数部分とするＢＭ組のポート線を扱い、使用環境に応
じ異なるポート数に対しチップが担当する線の組数を変
えて適合させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セル・スイッチ・ファ
ブリック用チップ、具体的には、ＡＴＭスイッチ・ファ
ブリックの多様な配列に使用することができるチップに
関する。

【０００２】

【従来の技術】ＡＴＭ（Asynchronous Transfer Mode非
同期伝送モードの略称で、以下ＡＴＭと呼称する）は、
厳密に一定間隔で物理媒体上に出現するという意味にお
いて同期的である固定サイズ・セルを使用して、ある１
つのネットワークにわたってデータを転送するためのマ
ルチプレクシング（多重化）およびスイッチングの技術
である。各セルは、ペイロード部分とヘッダからなり、
後者のヘッダには、ネットワーク終端の送信システムと
受信システムとの間における通信インスタンスにセルを
関連づけるラベルが含まれる。この通信インスタンスに
は、１つの送信終端システムからおそらく複数の受信終
端システムへ多数のセルを転送することが含まれる場合
がある。同一の通信インスタンスに属する複数セルが必
ずしも一定間隔で出現しないという意味において、ＡＴ
Ｍは非同期的である。

【０００３】ＡＴＭにおいては、セルに付けられるラベ
ルは、固定サイズの文脈依存ラベルである。すなわち、
それらラベルは、解読ネットワーク・ノードにおいて予
め定められた文脈情報に照らしてのみ解釈可能であり、
ラベルは、一般的に、あるノードにおいて次のノードに
必要とされるラベルによって置き換えられる。言い換え
ると、ＡＴＭは、通信の各インスタンスが各ノードにお
ける適切なラベル情報を確立するための設定フェーズを
必要とする仮想回線技術である。

【０００４】ＡＴＭ技術は、普及の増加を見せている
が、その理由は、ＡＴＭ技術によって、（回線交換技術
に通常関連する）適時特性と（パケット交換技術に関連
する）統計的利点を結合する上で許容可能な妥協を図れ
る点にある。ＡＴＭは、音声、エンターテイメント（娯
楽）サービスまたはコンピュータ・トラフィックを含む
すべてのタイプのトラフィックを搬送するための単一の
伝送モードを提供する。

【０００５】本発明は、セル・サイズのような特定の実
施上の詳細事項にとらわれることなく一般的にＡＴＭシ
ステム（およびその他のセル・スイッチイング・システ
ム）に適用できるものである。しかし、以下の説明にお
いて、ＣＣＩＴＴおよびＡＴＭフォーラム（前者は主と
してパブリック・ネットワークに関するもので、後者は
コンピュータ関連ユーザ・ネットワークに関するもので
ある）によって推進されている現在進展中のＢ−ＩＳＤ
Ｎ ＡＴＭ規格を特に参照する。

【０００６】事実、これら現在進展しつつある規格の範
囲においてさえ、各セルのヘッダ部分に含まれる情報の
意味論は、ネットワーク上でセルが（その末端か内部か
に）出現する場所とネットワーク終端システムにおいて
ＡＴＭセルを処理するために配置されるＡＴＭ適合層の
特性に依存して変わる。特記しない限り本発明の以下の
説明において記述するセルの形式は、ＡＡＬ５サービス
のためのＢ−ＩＳＤＮＵＮＩ(ユーザ・ネットワーク・
サービスUser Network Interface）である（ここで"Ａ
ＡＬ"は、ＡＴＭ適合層（ATM Adaption Layer）を指
し、"ＡＡＬ５"は、コンピュータ通信に適した接続指向
の可変ビット伝送速度非同期通信サービスを意味す
る）。

【０００７】図１は、上記のようなセルの形式をバイト
幅形式で示している。図に見られる通り、セルは、５バ
イト長のヘッダとユーザ・データの４８バイト長ペイロ
ードで構成されている。ヘッダ・フィールドは、次の通
りである。 −ＧＦＣ ４ビット 一般フロー制御(General Flow C
ontrol)フィールド −ＶＰＩ ８ビット 仮想経路識別子(Virtual Path I
ndicator)フィールド −ＶＣＩ １６ビット 仮想チャネル識別子(Virtual Ch
annel Indicator)フィールド −ＰＴ ３ビット ペイロード・タイプ(Payload Ty
pe)フィールド −ＥＯＰ １ビット パケット終了(End of Packet)フ
ィールド −ＨＥＣ ８ビット ヘッダ・エラー・チェック(Head
er Error Check)フィールド ＶＰＩとＶＣＩはともに、特定リンク上のセルのための
仮想回線ラベルを形成し、このラベルは、セルが遭遇す
る次のネットワーク・ノードでセルの行先経路が定めら
れる基礎情報となる。一般的に、ＡＴＭ用語において、
仮想回線は、"仮想チャネル"と呼ばれ、ＶＰＩは、ある
リンク上の１つの仮想チャネル・グループを識別するも
のとみなされ、一方、ＶＣＩは該グループ内の特定の仮
想チャネルを識別するものである。

【０００８】ＥＯＰビットは、当該セルが、上位レベル
の適用業務データ・ユニット（パケット）を構成する一
連のセルの最後のセルであることを識別するために使わ
れる。このようにパケットの最後を明示する情報をセル
・ヘッダに保有することの利点は、１つの構成セルが消
失した場合、パケットを構成しているすべてのセルを破
棄することを可能にすることである。

【０００９】１つの入力ポートを経由してあるネットワ
ーク・ノードに到着するＡＴＭセルは、セル・ヘッダに
記憶されるＶＰＩとＶＣＩ情報および設定時に設定され
る文脈情報に従って、経路を再指定（すなわちスイッ
チ）される。ＶＰＩとＶＣＩ情報は、変更され、セルは
出力される。そのようなノードは、一般に、ＡＴＭスイ
ッチと呼ばれ、図２に示すように、概念的にスイッチ・
コア２００を含む。このスイッチ・コアは、取り扱うセ
ルに関し以下の動作を実行する役目を有する。 −どのセルがどのチャネルに属するかを決定すること、 −セルの行先チャネルを決定しそこへ配送すること、お
よび、 −適切な出力ポートに対する複数のアクセス要求を仲裁
すること。 スイッチは、また、チャネル設定と管理機能を分担する
ある種のプロセッサ装置２０１と、該スイッチのそれぞ
れの外部ポートに接続されるリンク２０３にスイッチ・
コアをインタフェースさせるためのインタフェース回路
２０２とを含むこともあろう。

【００１０】スイッチ・コアは、共通のセル本体メモリ
を通して、スイッチ・コアの入力ポートと出力ポートと
の間のセルの適切な経路指定を可能にする回路を一般的
に含む。このような回路はスイッチ・ファブリック（経
路指定機構、以下ファブリックという）と呼ばれる。

【００１１】

【発明が解決しようとする課題】本発明の目的は、多様
な、異なるスイッチ・ファブリックの構成を具体化する
のに使用することができる集積回路チップを提供するこ
とである。

【００１２】

【課題を解決するための手段】本発明の１つの側面とし
て、セル本体メモリを、それぞれのポートが複数Ｗの線
を持ち、該複数の線を通してセル本体の構成ビットが連
続したビット・シフトにより転送されるＮ入力ポートお
よびＮ出力ポートにインタフェースさせるセル・スイッ
チ・ファブリックを具体化するのに使用されるチップが
提供される。上記チップは、外部からアクセス可能なＭ
個の別々のメモリ・バスを有し、メモリ・バスの各々は
関連する複数Ｓの単線シフト・レジスタ（ＳＲ）・ブロ
ックを持ち、各ブロックは、 −外部からアクセス可能な入力接点と、 −Ｌエレメントを持つ入力シフト・レジスタであって、
ビットを該レジスタにシフトして入れるために上記入力
接点に接続された入力シフト・レジスタと、 −外部からアクセス可能な出力接点と、 −Ｌエレメントを持つ出力シフト・レジスタであって、
上記出力接点を通して該レジスタからビットをシフトし
て出すために該レジスタのエレメントが上記出力接点に
接続されている出力シフト・レジスタと、を有し、各メ
モリ・バスは、各入力レジスタが該レジスタからメモリ
・バスにビットを並列転送させ、各出力レジスタがメモ
リ・バスから該レジスタにビットを並列転送させるよう
に動作する並列転送手段をさらに持ち、チップは、ビッ
トのシフトおよび並列転送をクロックおよび制御するた
めに単線ＳＲブロックおよび並列転送手段に接続された
クロック／制御手段をさらに有し、チップは、Ｂが除算
Ｓ／Ｎの結果の整数部分であり、上記Ｎ入力ポートおよ
びＮ出力ポートの各々から対応する１つずつを組とした
ＢＭ組の線を扱う異なるスイッチ・ファブリック配列に
使用することができるようにしたものである。

【００１３】並列転送手段は、各入力および出力シフト
・レジスタに関連するそれぞれの並列接続を単に有し、
そのような接続の各々が、関連するレジスタのエレメン
トを対応するメモリ・バスに並列に、選択的に接続させ
るはたらきをする。しかし、並列転送手段が、上記ブロ
ックの各々に対し、Ｌエレメントからなる付加的レジス
タを接続して有し、入力シフト・レジスタから付加的レ
ジスタにビットを並列転送し、付加的レジスタから出力
レジスタにビットを並列転送し、同じメモリ・バスに関
連する全ブロックの付加的レジスタが、ビットを並列転
送するためのカスケード配列に接続され、カスケード配
列の付加的レジスタの最初のレジスタがビットをメモリ
・バスから並列に受け取るように接続され、カスケード
配列の付加的レジスタの最後のレジスタがビットをメモ
リ・バスに並列転送するために接続されていることが有
利である。この場合、クロック／制御手段は次の機能を
行う。 −メモリ・バスに結合する入力レジスタの各々から対応
する付加的レジスタへのビットの転送と、付加的レジス
タのカスケード配列を通して付加的レジスタの各々の内
容をシフトしてメモリ・バスへ出すこと、および、 −バスから上記の最初の付加的レジスタに連続的に並列
転送することにより付加的レジスタをメモリからのビッ
トで満たし、最初のレジスタの内容をカスケード配列を
通してシフトさせ、付加的レジスタがメモリ・バスから
のビットで満たされると、その内容を対応する出力レジ
スタに並列転送させること。

【００１４】本発明の１つの実施例では、Ｍ＝２、Ｓ＝
８である。この場合、チップは、１６、８、４、または
２組の線を扱う１、２、４、または８ポートを持つスイ
ッチ・ファブリック配列に使用することができる。

【００１５】また、各単線ＳＲブロックがさらに、各セ
ル本体に関連するヘッダのヘッダ・ビットのための付加
的シフト・レジスタ・エレメントを含むと利点が多い。

【００１６】本発明はさらに、上述の形態のＣ個のチッ
プを有するセル・スイッチ・ファブリックを包含する。
ここで、Ｃは、Ｗ／ＢＮ以上の値に最も近い整数であ
り、上記各組の線は同じメモリ・バスに関連するそれぞ
れの単線ＳＲブロックに接続されている。したがって、
たとえば、Ｍ＝２、Ｓ＝８、Ｎ＝４の場合、各チップ
は、４組の線を扱うように接続されている。扱われるセ
ルが４８バイトのセル本体を持つＡＴＭセルである場
合、Ｗは値１６（Ｌが値２４を持てるように）を持つこ
とができ、その結果、４個のチップがファブリックに使
われる。

【００１７】チップがそれぞれ２つの（またはそれ以上
の）メモリ・バスを持つ場合、これらのバスを外部で相
互接続し、値Ｍに対して１つのメモリ・バスを効果的に
作ることができ、値Ｓはバスのもとの数で乗算され、そ
れにより、チップあたり扱うことができる線の組数は減
るが、チップが扱うポート数を増やすことができる。

【００１８】転送制御手段を提供し、これにより、同一
ポートの線に接続されているチップのシフト・レジスタ
に関連するメモリ・バスと直接に次々と上記の並列転送
を行わせることは利点が多い。これらの転送制御手段は
部分的に各チップのクロック／制御手段によって形成す
ることができ、クロック／制御手段は、固定ロータにし
たがって関連するバスと並列転送を行うようにシフト・
レジスタを制御するように配列される。この場合、転送
制御手段はさらに、線をチップの入力／出力接点に接続
させる配列を含み、この接続配列は、ポートからの対応
する線を、ロータを次々に追うシフト・レジスタに接続
するものである。転送制御手段の代替形態は、該手段が
各チップのクロック／制御手段だけで構成され、各クロ
ック／制御手段が、チップのシフト・レジスタが関連す
るバスと並列転送を行う順序を指定する手段を含むもの
である。

【００１９】本発明のもう１つの側面として、セル本体
メモリを、それぞれのポートが複数Ｗの線を持ち、該複
数の線を通してセル本体の構成ビットが連続するＬビッ
ト・シフトによって転送されるＮ入力ポートおよびＮ出
力ポートにインタフェースさせるセル・スイッチ・ファ
ブリックが提供される。スイッチ・ファブリックは、Ｎ
入力ポートおよびＮ出力ポートの各々から対応する１つ
ずつを組としたＢ組の線を扱う全部でＷ／Ｂ個の複数の
チップを有し、各チップは、各々が関連する複数ＢＮ／
Ｍ個の単線ＳＲブロックを持つ外部からアクセス可能な
Ｍ個の別々なメモリ・バスを有し、各ブロックは、 −外部からアクセス可能な入力接点と、 −Ｌエレメントを持つ入力シフト・レジスタであって、
ビットを該レジスタにシフトして入れるために上記入力
接点に接続された入力シフト・レジスタと、 −外部からアクセス可能な出力接点と、 −Ｌエレメントを持つ出力シフト・レジスタであって、
上記出力接点を通して該レジスタからビットをシフトし
て出すために該レジスタのエレメントが上記出力接点に
接続されている出力シフト・レジスタと、を有し、各メ
モリ・バスは、各入力レジスタが該レジスタからメモリ
・バスにビットを並列転送させ、各出力レジスタがメモ
リ・バスから該レジスタにビットを並列転送させるよう
に動作する並列転送手段、および、Ｂ／Ｎ組の線を扱う
各メモリ・バスに関連する単線ＳＲブロックをさらに有
する。チップは、ビットのシフトおよび並列転送をクロ
ックし制御するために、上記単線ＳＲブロックに接続さ
れたクロック／制御手段をさらに有する。

【００２０】

【実施例】

アーキテクチャの概要 以下に記述するＡＴＭスイッチは、高帯域、Ｎポートの
スイッチ・コアを備え、このＮポートのスイッチ・コア
は、スイッチ・コアのポートそれぞれに関連付けられる
マルチプレクサ／デマルチプレクサ機構を介して低速リ
ンクとインタフェースされる。スイッチ・コアは、１度
に１つのポートを処理するため周期的にポートをサービ
スして新しいセルを持ち込む。従って当アーキテクチャ
で実施されるマルチプレクサ／デマルチプレクサに２つ
のレベル（当然Ｎ＝１の場合を除いて）が存在する。

【００２１】更に具体的に図３を参照して述べれば、本
発明を実現するスイッチは、大きく見て３タイプの主要
ブロックから構成されている。中央には、Ｎポートのス
イッチ・コア２０があり、各スイッチ・コアのポート２
１は、例えば６２２Ｍビット／秒という予め定められた
速度で動作する。アダプタ・カード２２が、各ポート２
１に接続している。アダプタ・カード２２の各々は、多
数の比較的低速の外部スイッチ・ポート２３をスイッチ
・コアのポートへインタフェースする（図でＩ／Ｆと表
示）。最後に、プロセッサ装置２４があって、これは、
信号生成と仮想チャネル設定機能を実行する。

【００２２】本発明のスイッチの説明の目的のため、ス
イッチ・コアのポートは、６２２Ｍビット／秒で動作す
るものとするが、上記特定のポート速度は本発明にとっ
て必須のものではなく、それより低いまたは高い速度も
可能である点は認識されるべきであろう。

【００２３】本スイッチのアーキテクチャは、「すべて
共有」のアーキテクチャである。これは、いかなる資源
も特定ポートやバッファに占有されず、論理部分は中心
に集められていることを意味する。従って、アダプタ・
カードは、殆どバッファ機能と知能を備えていない。

【００２４】共通のマスタ・クロック２５がすべての３
つの主要ブロック（スイッチ・コア２０、アダプタ・カ
ード２２、プロセッサ２４）へクロック信号を送り、局
所スレーブ・クロック２６が適切な局所クロック信号を
生成する。この配置は、クロック速度が予め定められた
一定の関係を有することを保証する。ライン２７は、プ
ロセッサからのグロ―バル同期化信号をプロセッサ・ブ
ロック２４からスイッチ・コア２０とアダプタ・カード
２２へ送り、動作開始時点における各ブロックの動作を
同期化させる。

【００２５】以下の３つの節において、３つの主要ブロ
ックについて詳細な説明を行う。

【００２６】Ｎポート・コア２０ 図４には、Ｎポートのスイッチ・コア２０のブロック図
が示されていて、図に見られるように、スイッチ・コア
は、一般に対となってスイッチ・コアのポートを構成す
る入力／出力ポート３７、３８、セル本体共有メモリ３
１、空きアドレス・リスト・メモリ３２、コントローラ
３３、および、コントローラとの間で送受信されるセル
のＡＴＭ適合層およびその他高位通信層処理を実行する
ための通信ブロック３４（これにより当該スイッチが一
部をなすネットワーク上でコントローラがセルを通信す
ることが可能となる）を含む。

【００２７】スイッチ・コアの動作は、非常に単純であ
る。Ｎ入力ポート３７は厳密な順序で一度に１つのセル
をサービスされる。１つのセルが入力ポートの１つに到
着すると、ファブリック（fabric）３０が、空きアドレ
ス・リスト・メモリ３２から取り出したアドレスを用い
て、セル本体をセル本体共有メモリ３１に書き込む。こ
のアドレスは、また、当該セルのヘッダとともに、コン
トローラ３３に渡される。入力ポート３７が固定的順序
でサービスされるため、コントローラ３３は、ヘッダの
到着時間からセルの発信ソース（入力ポート）を特定す
ることができる。

【００２８】コントローラ３３は、到着セルのヘッダと
セル本体アドレスとを記憶し処理する。コントローラは
また、各出力ポート３８上にどのセルを次に送信すべき
かを決定する。セルを送信するため、コントローラは、
当該セルの本体が記憶されているアドレスと当該セルの
ヘッダとを出力する。ファブリック３０は、セル本体共
有メモリ３１からセル本体を読み取り、それをヘッダと
組み合わせてセルを作成し、このセルを出力ポートに送
出する。出力ポートもまた固定順序でサービスされるの
で、コントローラがヘッダとアドレスを送出する時間に
よって、セルの宛先は決定される。アダプタ・カード２
２が接続するスイッチ・コアの主ポート（入力／出力ポ
ート対３７，３８）の他に、ファブリック３０は、２つ
の低速ポートをサポートする。その１つは、セルを送受
信するためプロセッサ２４によって使用されるプロセッ
サ・ポートであり、もう１つは、通信ブロック３４を通
してフロー制御セルを送受信するためにコントローラに
よって使用されるコントローラ・ポートである。

【００２９】セル本体共有メモリ３１とコントローラ３
３の帯域幅は、ポートの最大速度ですべての入力ポート
３７からセルを受け取り、すべての出力ポート３８にセ
ルを送り出すことを実施するのに十分なものである。ス
イッチ・コア２０の構成エレメントのクロック動作は、
局所クロック機構２６によって制御される。

【００３０】スイッチ・コア動作のタイミングをより詳
細に考察すると、所与のスイッチ・コアの主ポート速度
（６２２Ｍビット／秒）での連続的セル到着の間隔をＴ
とすれば、Ｎポートのスイッチ・コアに関して、ファブ
リック３０は、時間Ｔ毎に、Ｎ個のセルを、すなわち、
スイッチ・コア入力ポート３７の各々から１つのセルを
受け取る能力を持たなければならない。同様に、該ファ
ブリックは、時間Ｔ内にＮ個のセルを、すなわち、出力
ポート３８の各々毎に１つのセルを送信する能力を持た
なければならない。ファブリック３０はまた、プロセッ
サ・ポートとコントローラ・ポートを経由するセルの伝
送を処理する能力を有していなければならない。

【００３１】以下に詳しく述べるように、ファブリック
は、複数のシフト・レジスタを基本的に含み、このシフ
ト・レジスタでのシフトによって、セルの転送が、主ス
イッチ・ポートを経由して、すべてのポートに対して同
時に実行される。ファブリック３０のシフト・レジスタ
と共有メモリ３１との間のセル本体データの転送とコン
トローラ３３とのセル・ヘッダの転送は、各ポートを順
番に取り扱う所定周期の転送に従ってシフト・レジスタ
との並列転送によって実行される。

【００３２】スイッチ・コアのポートを通して各セルを
転送するために必要となる一般的プロセスは、先ず、セ
ル・ヘッダがファブリックにシフトされ、セル本体が続
くというものである。セル本体がシフトされている間、
セル・ヘッダは、コントローラへ送出され、引き続くセ
ル本体のメモリ３１への転送の間に、当該ポートに関す
る次のセルのヘッダが、ファブリックにシフトされる。
セルの出力に関して、同様であるが反対のプロセスが行
われる。

【００３３】セル本体メモリ３１への転送に関する限り
は、転送サイクルは、単純に各スイッチの主ポートを順
番に進む（例えば入力ポート３７が４個、出力ポート３
９が４個ある場合、転送サイクルは、先ず各入力ポート
をサービスしてセル本体データをメモリ３１へ転送し、
次に各出力ポートをサービスしてデータをメモリ３１か
らファブリックへ転送する）。メモリ３１とコントロー
ラ／プロセッサ・ポートに関連付けられたシフト・レジ
スタとの間のセル本体データの転送は、スイッチ・コア
の主ポートに関するセル転送サイクルのうちの予め定め
られた冗長部分においてファブリックによって取り扱わ
れる。

【００３４】ファブリック３０とコントローラ３３との
間のセル・ヘッダの転送は、コントローラ３３が逐次ヘ
ッダを受け取り出力することができる（コントローラが
その処理を逐次遂行する）ことを前提に、セル本体の転
送と同様の転送サイクルをとることができる。したがっ
て、コントローラ／プロセッサ・ポートは、コントロー
ラによって実行される全般ポート・サービス・サイクル
において、それ自身のスロット（時間間隔）を割り当て
られなければならない。もちろん、コントローラ／プロ
セッサ・ポートは、スイッチ・コアの主ポートのように
頻繁にサービスされることはなく、一般に、プロセッサ
／コントローラ・ポートが主ポートの１／ｎの速度で動
作するとすれば、プロセッサ／コントローラ・ポート
は、主ポートのｎ回のサービス毎に一度だけサービスさ
れる。結果として、全般ポート・サービス・サイクル
は、Ｐ１からＰ４の４つの主ポートを持つスイッチ・コ
アに関して図５で示されるようになり、コントローラ３
３へのヘッダの入力とコントローラからのヘッダの出力
との両方に適合する（実際には、サイクルは、入出力に
関して同じである必要はないが、一般的にはそのように
なる）。

【００３５】コントローラ３３に渡されるセル・ヘッダ
は、セル本体をメモリ３１に記憶するために使われるア
ドレスによって、その対応するセル本体と関連づけら
れ、これらのアドレスは、ヘッダ・データとともにコン
トローラ３３に記憶される。セル本体が記憶されるアド
レスは、正しいヘッダとともに記憶されることを保証す
るため適切なタイミングでコントローラ３３に供給され
なければならないことが認識される必要がある。

【００３６】以下に説明されるように、スイッチ・コア
の主ポートを通して供給される特定のセルが空のセル
（さらに正確にいえば無視されるべきセル）である可能
性があり、この条件は、セル・ヘッダのＶＰＩとＶＣＩ
の値がゼロにセットされることによって標示される。こ
のようなセルの存在は、セル本体のメモリ３１への転送
またはセル・ヘッダのコントローラ３３への転送の処理
を変えることはなく、コントローラ３３は、セル・ヘッ
ダのＶＰＩとＶＣＩがゼロであることを発見次第、セル
本体が記憶される関連アドレスを空きアドレス・リスト
・メモリ３２へ単に戻すだけであり、メモリ３１それ自
体においてなにかの措置を講ずる必要はない。

【００３７】アダプタ・カード２２ 各アダプタ・カードは、対となっている多数の外部入力
／出力ポートをスイッチ・コアの１つのポートに結合す
る。１つのアダプタ・カード上の外部入力／出力ポート
（複数）は、複数リンクの帯域幅の総和がスイッチ・コ
アのポートの速度より小さいことを前提に、それらリン
クの任意の組合せで構成することができる。例えば、ス
イッチ・コアのポートの速度が６２２Ｍビット／秒であ
れば、アダプタ・カードは、１２個の５１Ｍビット／秒
ポート、または４個の１５５Ｍビット／秒ポート、また
は、３個の１５５Ｍビット／秒ポートと１個の１００Ｍ
ビット／秒ポートと１個の５ｌＭビット／秒ポートの混
合のいずれかを含むことができる。

【００３８】アダプタ・カードの動作は、非常に単純で
ある。ほとんどの場合、アダプタ・カードはそれが扱う
セルの内容を見ることはない。その１つの例外は、各セ
ルのヘッダ・エラー・チェック（ＨＥＣ）フィールドで
あり、それは、送信されるセルに関してはアダプタ・カ
ードによって生成され、受信されるセルに関してはアダ
プタ・カードによってチェックされる。もしもＨＥＣが
到来するセルに関しエラーを示していれば、アダプタ・
カードは該セルのＶＰＩとＶＣＩフィールドをゼロにセ
ットすることによって該セルを空セルに変える。

【００３９】図６に示されているアダプタ・カード３２
の例では、５つの外部低速ポートＡからＥがスイッチ・
コアの１つのポートにインタフェースするように設計さ
れている。明示の目的のため、ポートＡのコンポーネン
トのみが図示されている。アダプタ・カード２２は以下
のエレメントを含む。 −ポートＡからＥの各々に対するそれぞれの物理層／フ
レーム機構（ＰＨＹＳ）４０。機構４０は、上述のヘッ
ダ・エラー・チェック機能を実行する。 −ポートＡからＥの各々の入力側に対する小規模の（セ
ル２つ分の）入力先入先出機構（ＦＩＦＯ）４１。この
ＦＩＦＯは、入力ポートの転送速度をスイッチ・コアの
ポートに合致させる。 −対応する入力ＦＩＦＯ４１の内容が１個のセルに等し
い分量以下であることを検出するための入力検出機構４
２。 −ポートＡからＥの各々の出力側に対する小規模の出力
先入先出機構（ＦＩＦＯ）４３。このＦＩＦＯは、スイ
ッチ・コアのポートの転送速度を出力ポートのそれに合
致させる。 −対応する出力ＦＩＦＯ４３の内容が１つのセルに相当
する分量を越えることを検出するための出力検出機構４
４。 −入力ポートの各々からのセルをスイッチ・コアの入力
ポート３７へマルチプレクスする時分割マルチプレクサ
４５。セルは、入力ポート・ロータ機構４６に保持され
る所定のポート順で周期的に送られる。ポート・ロータ
周期の開始は、グロ―バル同期化信号によって指示され
る。 −対応するスイッチ・コアの出力ポート３８からセルを
取り出し、それらを適切な出力ポートＡからＥへ送るデ
マルチプレクサ４７。セルは、グロ―バル同期化信号に
同期化されるプログラム可能出力ポート・ロータ機構４
８に保持される所定の順序で到着する。 −局所クロック２６。

【００４０】一方でのマルチプレクサ４５とデマルチプ
レクサ４７との間の、他方ではそれらとスイッチ・コア
のポートとの密接な機能的関連性のために、マルチプレ
クサ４５とデマルチプレクサ４７は、スイッチ・コアの
ファブリック３０との間のセルの転送を同期化させるた
め、スイッチ・コアのポートから供給されるクロック信
号を使用する。

【００４１】スイッチ・コアのポートは、それに関連付
けられる外部ポートの累積速度より若干速い速度で転送
動作を行う（上記外部ポートの外側はそのようにセット
されたクロック信号を局所クロック２６から受け取
る）。このようにすることの１つの理由は、外部ポート
に接続するリンクの実際の速度をその公称値から変動す
ることができるようにするためである。スイッチ・コア
のポートのこのような速度超過は、入力ＦＩＦＯが、満
たされるより速く空にされることを意味する。具体的に
は、あるＦＩＦＯ４１の内容量が、１つのセルに相当す
る量以下の場合、入力検出機構４２はマルチプレクサ４
５に信号を送り、空セル挿入機構４９をして空セルを生
成し適当な時間にコントローラへ送るようにさせ、入力
ＦＩＦＯは再び収納を始める。反対に、出力ＦＩＦＯ４
３は空にされるより速く満たされる。これは、関連出力
検出機構４４が関連するＦＩＦＯ４３の内容量が１つの
セルより多くなることを検出し、コントローラ３３へ相
応の標識を送信することによって取り扱われる。この標
識を対応する外部ポートへセルを送信する準備をしてい
るコントローラ３３が検知すると、コントローラは、外
部ポートへ空セルを送る。デマルチプレクサ４７の機構
５０はこの空セルを検出し削除するため配置され、ＦＩ
ＦＯ４３は空にされる。

【００４２】機構４６と４８に記憶されるポート・ロー
タによって確立される外部ポートのサービス順序を次に
考察すると、明らかに、より高速のポートは、より低速
のポートよりも一層頻繁にサービスを必要とする。一般
的意味において、最低速度のセル間隔が、ポート・ロー
タの全般的サイクル・タイムをセットするため用いら
れ、この最低速度のポートは、上記サイクル中一度だけ
サービスされることを必要とし、一方、より高速のポー
トは、２回以上のサービスを必要とする。図７は、図６
のアダプタ・カードに関する可能なポート・ロータを図
示している。関連するスイッチ・コアのポートの各セル
期間Ｔ毎に、ポート・ロータに従って、１つのセルが、
外部ポート（ＡからＤ）からスイッチ・コアのポート
へ、また、スイッチ・コアのポートから外部ポート（Ａ
からＤ）へ、転送される。

【００４３】プロセッサ プロセッサ装置２４は、接続要求を受け取り、コントロ
ーラ３３中のデータ構造を処理することによって、仮想
チャネル接続設定と管理を実行する。プロセッサはま
た、電源投入時にコントローラ・データ構造を初期化す
る。

【００４４】これらの機能を達成するため、プロセッサ
装置２４は、スイッチ・コアに対するインタフェースを
２つ有する。第１は、スイッチ・ファブリックのプロセ
ッサ入力／出力ポートを通してのセル・インタフェース
であり、これにより、プロセッサがあたかもアダプタ・
カード上の入力／出力ポートの１つに接続しているかの
ように、セルを送受信することが可能となる。

【００４５】第２のインタフェースは、コントローラ自
体に直接かかわるもので（図４参照）、プロセッサがコ
ントローラの内部データ構造にアクセスすることを可能
とし、そのため、仮想チャネル・データを設定し修正す
ることができる。空のセルを受け取ったためコントロー
ラがアイドル状態の間、プロセッサはコントローラにア
クセスする。十分な空セル（複数）が受け取られること
を保証するため、スイッチ・コアは、入力／出力ポート
に対処するため必要となる速度より若干（約１０％）速
く動作し、この結果、アダプタ・カードＦＩＦＯ４１は
周期的にそのしきい値（１つのセル相当量）以下に内容
を減らし、空セル挿入機構４９を動作させる。

【００４６】プロセッサはコントローラのすべてのデー
タ構造に対し全面的なアクセスを行うが、セル本体共有
メモリへのアクセスは行わない。

【００４７】初期化と接続を実行する際のプロセッサ装
置２４の一般的動作は従来技術の既知の方法に従うもの
であるから、これ以上の説明は行わない。

【００４８】ファブリック スイッチの一般的な形について述べたので、スイッチ・
ファブリック３０について以下に詳しく述べる。

【００４９】上述したように、ファブリック３０は１つ
のスイッチ・コア入力ポートおよび１つのスイッチ・コ
ア出力ポートによって各アダプタ・カードに接続する
（以下で、"ポート"と参照する場合は、特記しない限
り、スイッチ・コアのポートを指す）。ファブリック３
０は、セル本体共有メモリ３１にも接続し、基本的に、
セル本体共有メモリの帯域をポート間に分割する時分割
マルチプレクサ／デマルチプレクサとして働く。

【００５０】入力／出力ポート３７、３８の各々はＷ本
の線幅で、セルは、ポートの全ての線上で並列に行われ
る連続したビットシフトによって、ファブリックとの間
に転送される。Ｗ＝１６である場合、セルのヘッダ（こ
の段階ではＨＥＣバイトがアダプタ・カード上で扱われ
るので４バイトの長さ）を転送するには２シフト必要で
あり、４８バイトのセル本体を転送するには２４シフト
必要である。ここでも同様に、ポートのデータの速さが
６２２Ｍビット／秒で固定されている場合は、Ｗ＝１６
のとき、ポートの線は約４０ＭＨｚで動作しなければな
らない。

【００５１】ファブリックの動作は、その動作を先ず１
対のポート線に関連づけて考えることが最も理解し易
い。これらの１対のポート線は、関連する１対の入力お
よび出力ポート３７、３８からとられた対応しあう線で
ある。

【００５２】図８を参照すると、入力ポートの線６０
が、４８８／Ｗエレメント（４８８は４８バイトのセル
本体のビット数である）を持つ主入力シフト・レジスタ
６１に入力を供給する。図示した例では、Ｗ＝１６の場
合にあてはまる２４エレメントが図示されている。入力
ヘッダ・シフト・レジスタ６２も線６０に接続されてい
る。このヘッダは３２／Ｗエレメント（すなわちＷ＝１
６に対して２エレメント）を有する。

【００５３】２４エレメント（Ｗ＝１６の場合は４８８
／Ｗ）の主出力シフト・レジスタ６４が出力ポートの線
６５に出力を供給する。この出力ポートは、線６０を含
む入力ポートと対になっているものである。線６０およ
び６５は、ポートのＷ本の線にわたってセル本体のビッ
トを分配するとき、両線が同じ位置を占めるという意味
において対応しあう線である。２エレメントの長さ（Ｗ
＝１６の場合３２／Ｗ）の出力ヘッダ・シフト・レジス
タ６６も備えられる。

【００５４】シフト・レジスタ６１は、そのエレメント
の全てからメモリ・データ・バス６７に並列転送するよ
う接続されている。シフト・レジスタ６４は、そのエレ
メントの全てにメモリ・データ・バス６７から並列転送
するよう接続されている。レジスタ６１および６４の接
続は、１時にどちらか１つのレジスタだけがバス６７に
接続されるように選択的に制御することができる。

【００５５】シフト・レジスタ６１、６２、６４、およ
び６５、ならびにメモリ・バス６７の関連する部分が、
１つの入力線６０上で受け取られたセル本体ビットをメ
モリ・バス上に転送するため、および、対応するビット
をメモリ・バスから１つの出力線６５上に転送するため
に、単一コア・ポート線シフト・レジスタ（ＳＲ）・ブ
ロック７０を形成している。動作する場合は、１つのセ
ルがシフトされて線６０を含む入力ポートを通って入っ
てくると、最初の２ヘッダ・ビットが線６０からシフト
されてヘッダ・シフト・レジスタ６２に入り、その後、
セル本体のビット２４が線６０からシフトされて入力シ
フト・レジスタ６１に入る。レジスタ６１が満ちると、
その内容が並列転送によってメモリ・データ・バス６４
上に転送され、その後、入力ポートの転送サイクルが繰
り返される。ヘッダ・シフト・レジスタ６２から出る転
送に関しては、これは、図８に図示していない線を通っ
て行われ、レジスタ６１を満たす時間の間に行われる。
出力シフト・レジスタ６４および６６の動作は入力レジ
スタの逆で、レジスタ６４がメモリ・データ・バス６７
から並列にロードされ、次に、ヘッダ・シフト・レジス
タ６６の内容が先ず線６５上にシフトされて出た後に、
レジスタ６４の内容がシフトされて線６５上に出る。ブ
ロック７０の入力および出力線の動作を同期させる本来
的要件はないが、もちろん、バス６７との間の転送が衝
突し合わないことが要件である。

【００５６】単一コア・ポート線ＳＲブロック７０に関
連して、シフト・レジスタにクロックを提供し、バス６
７との間の並列転送を始動させるための各種のクロック
／制御信号がある。これらの信号は、クロック／制御バ
ス６８を通して供給される。これらの信号を適切に具体
化する方法は当業者に自明であろう。

【００５７】スイッチ・ファブリック３０は複数の単一
コア・ポート線ＳＲブロック７０により効果的に構成す
ることができ、必要なブロック数は、ポート数Ｎに、各
ポートの線の数Ｗを乗じた数である（ここで言うポート
数とは、１つの入力ポートと対応する出力ポートで作ら
れるスイッチ・コアの全てのポートの数である）。次
に、これらのブロック７０がどのように配列されるかに
ついて考察する。一見したところでは、あらゆる範囲の
方法、すなわち、全てのブロック７０を同じメモリ・デ
ータ・バスに接続させる方法から、ブロック７０の各々
をそれぞれのメモリ・データ・バスに接続させる方法に
至るまでが可能なように見えよう（後者の場合、セル本
体共有メモリは、ブロック数ＮＷに各主シフト・レジス
タのエレメント数を乗じた数に等しい幅を持つ）。しか
し、いくつかの点を考慮すると、可能な配列の範囲が狭
まる。

【００５８】具体的には、全ての入力ポートが全ての出
力ポートと相互に通信できるようにする場合には、各入
力および出力ポートの対応する線からなる各組のポート
線は同じメモリ・データ・バスに関連しなければならな
い。たとえば、Ｎ入力及び出力ポートのそれぞれの最初
の線は、同じバスに関連しなければならない。これは、
図９に示すように、Ｎ個のブロック７０を、同じメモリ
・データ・バスにインタフェースさせることによって行
うことができる。このようなＮブロック７０の配列を、
以下では、Ｎポート線シフト・レジスタ（ＳＲ）・ブロ
ック７１と呼び、このブロック７１は、全Ｎポートの
（図９で、これらのポートは０ないしＮ−１と番号をつ
けている）の一般線を扱うことができる。

【００５９】図９では、Ｎポート線ＳＲブロック７１
は、セル本体共有メモリのメモリ・バンク７３に接続す
るメモリ・データ・バス７２にインタフェースするもの
として図示してある。ここでも同様に、クロック／制御
信号が対応するバス７４上に供給されている。これらの
クロック／制御信号は、各ブロック７０のシフト・レジ
スタ６１および６４からあるいはこれらへの並列転送が
あらかじめ定められた順序で起こり、スイッチ・コアの
コントローラ３３によって線７５上に供給されるアドレ
スで、メモリ・バンク７３への書き込みおよびこれから
の読み出しのためのセル本体ビットの転送がバス７２上
で行われることを確実にするものである。

【００６０】図９に図示してないが、各ブロック７０の
ヘッダ・シフト・レジスタ６２および６６も、図４に一
般的に示したように、コントローラ３３との入力および
出力のために適切な線に接続される。

【００６１】スイッチ・ファブリックの適切な構成を考
案する問題は、Ｗ本のＮポート線ＳＲブロック７１を適
切に配列する問題である。できるだけ多くのブロック７
１を１つのメモリ・データ・バスに結合させることによ
って、メモリ・データ・バスおよび関連するメモリ・バ
ンクの数を最小にすることが望ましい。しかし、実用面
での考慮から、各メモリ・データ・バスに結合できるブ
ロック７１の数は制限を受ける。具体的には、セル期間
Ｔ（すなわち、入力／出力ポートに到着、出発するセル
のスタートの間の時間）に実行できる、セル本体共有メ
モリとの転送の数には限りがある。セル期間ＴにＱメモ
リ転送が可能な場合、各ブロック７１には２Ｎ転送が関
連しているので、各メモリ・データ・バスおよびメモリ
・バンクに結合できるブロック数は、除算Ｑ／２Ｎの整
数部分Ｂである。値Ｂが決まれば、Ｗ／Ｂ個のメモリ・
データ・バスとメモリ・バンクを備えることによって、
ブロック７１の必要数Ｗが達成される。

【００６２】もちろん、実際的には、スイッチ・ファブ
リックは、同じようなチップを多数使用した集積回路の
形で具体化するのが最善である。そのようなチップの各
々は、図１０に示すように、それぞれがＢ個のＮポート
ＳＲ線ブロック７１に関連するＭ個のメモリ・バスを持
つ。一般的には、値Ｍはチップ上の使用可能なピンの数
によって制限され、典型的にはＭは値２を持つ。それぞ
れがＷ本の線を持つＮ個のポートを持つスイッチ・ファ
ブリックを具体化するのに必要なチップの数はＷ／ＢＭ
である。

【００６３】また、各チップは、１つまたは２つの外部
クロック信号ＣＬＫ１およびＣＬＫ２を備えたクロック
／制御回路７７を含む。第１のクロック信号は各ブロッ
ク７１のシフト・レジスタをクロックするのに使用さ
れ、第２のクロック信号（第１のクロック信号から得る
ことができる）はメモリ・データ・バスへの転送の時間
を測るのに使用される。クロック／制御回路７７は、シ
フト・レジスタ６１および６４の各々が、関連するメモ
リ・データ・バスとの間に、それぞれのビットの並列転
送を実行するときに制御を行う。これらの転送のタイミ
ングは、同じメモリ・データ・バスに結合されているシ
フト・レジスタのどれもが、同じバスに結合されている
別のシフト・レジスタと同時に転送を実行しないように
しなければならないことは明らかである。したがって、
クロック／制御回路７７は、同じメモリ・データ・バス
に結合されているシフト・レジスタに対して、あらかじ
め定められたロータにしたがったバス転送が行われるよ
うにする。実際には、スイッチ・ファブリックを構成し
ているチップのクロック／制御回路は、１つの入力ポー
トまたは出力ポートに関連するバス転送が一般的には同
時に（すなわち、ブロック７１が同じメモリ・データ・
バスにある場合は連続的に、異なるバス上のブロック間
の場合には並列的に）起こるように調整され配列され
る。同じ入力又は出力ポートに結合している全ての線
に、一般的に同時に転送を行わせる１つの理由は、ポー
トの各線に対するビット・シフトのタイミングを同じに
することができる、すなわち、新しいセルの転送の始ま
りがポートの全ての線に対して同じであるからである。
１つのポートの全ての線に、できるだけ近い時間に転送
させるもう１つの理由は、２つ以上の転送が必要なとき
は、同じセル本体の異なる部分が異なるメモリ・アドレ
スに（もちろん、各転送において、新しいアドレスがコ
ントローラ３３によってメモリ・バンクに供給されなけ
ればならない）に記憶されるからである。同じセル本体
のそのような異なる部分を、連続するメモリ位置に記憶
させることは都合がよく、必要なアドレスを作成する最
も簡単な方法は、セル本体の第１の部分を転送するため
に供給されたベース・アドレスをインクリメント（増
分）できるようにし、同じセル本体の残りの部分の転送
を続いて行えるようにすることである。

【００６４】同じポートの線に関連する並列転送が一般
的に同時に実行されることを確実にするには、２つの可
能な手法がある。先ず、各メモリ・バス上のシフト・レ
ジスタ６１および６４が並列転送に始動される順番を回
路の中にプログラムし、この順番をバスの間で同期がと
れるように、各チップのクロック／制御回路７７を作る
ことができる。このように作れば、回路７７をプログラ
ムすることによって適切な調節ができるので、どちらの
シフト・レジスタ６１／６４に入力／出力ポートを接続
するかは問題ではなくなる。第２の手法は、固定転送ロ
ータを回路７７によって動作させるようにし、同じポー
トの線に関連する転送が同時に実行されるように入力／
出力ポート線のシフト・レジスタへの接続を行うことで
ある。

【００６５】スイッチ・ファブリックとスイッチ・ファ
ブリック・チップの形について一般的に述べたので、次
に、各入力／出力ポートが１６線幅（Ｗ＝１６、Ｌ＝２
４）の場合の４ポートのファブリック（Ｎ＝４）の具体
例について述べる。この場合、各Ｎポート線ＳＲブロッ
ク７１は、４個の単一コア・ポート線ＳＲブロック７０
を有する。たとえば、各セル期間Ｔに最大２０までのメ
モリ転送が可能であるとすると、２個のＮポート線ＳＲ
ブロック７１を同じメモリ・バス（Ｂ＝２）上に配列で
きる。Ｌ＝２４である場合、１つのチップ上に提供でき
るメモリ・バスの数の典型的な値は２（Ｍ＝２）で、こ
れは、図１１に示したようなチップの形を生じる（図を
明瞭にするために、チップのクロック／制御回路７７は
省略してある）。

【００６６】図１１からわかるように、各チップは４個
のブロック７１を有し、したがって、入力／出力ポート
全てからの４線を扱うことができる。ポートあたり１６
線あるので、４つのファブリック・チップが要る。

【００６７】図１１に示したファブリック・チップは、
このチップが各ポート上の最初の４線（すなわち線０な
いし３）を扱うので、ファブリック・チップ"０"とラベ
ルがつけられている。各単一コア・ポート線ＳＲブロッ
ク７０と、ブロック７０がサービスするポートと線との
関連は、図１１に点線で表したブロック７１に示してあ
る。線０および１を扱うＮポート線ＳＲブロック７１は
バスＢ１に接続され、バスＢ１は、"メモリ・バンク
０、１"とラベルをつけたメモリ・バンクに接続され、
このメモリ・バンクが線０および１に関連するビットを
記憶することを表す。同様に、線２および３に関連する
ブロック７１はメモリ・バスＢ２に接続し、メモリ・バ
スＢ２はメモリ・バンク２、３に接続する。

【００６８】図１１のブロック７０の配置は、チップの
中のこれらのブロックの実際のレイアウトを示すより
も、これらのブロックの機能の相互関係の理解を容易に
するように選択されていることを理解されたい。

【００６９】図１２は、４つのファブリック・チップ０
ないし３全てを示し、チップ間のポート線の配置と、チ
ップあたり２つのライト・メモリ・バンク７３が提供さ
れていることを表す。図を明瞭にするために、各チップ
の全てのピン、特に、ヘッダ・ビットを扱うピン、およ
びクロック／制御回路のためのピンは図示していない。

【００７０】図１３は、１つのポート（入力ポート０）
に対して、そのポートの線０ないし１５の１６線それぞ
れに関連するシフト・レジスタにシフトして入ったセル
本体ビットを、チップのメモリ・バス上に転送するスケ
ジュールを示す表である。入力ポート０の線に関連する
転送は、すべて、第１および第２の転送の期間に起こ
り、以下に詳しく述べるように、各セル期間Ｔには１８
転送期間がある。転送期間１の間に、線０に関連するビ
ットは、チップ０のバス１上に転送され、一方、線２に
関連するビットは、チップ０のバス２上に転送される。
同様に、線４および６に関連するビットはチップ１のバ
ス１及び２上に転送され、線８および１０に関連するビ
ットはチップ２のバス１及び２上に転送され、線１２お
よび１４に関連するビットはチップ３のバス１及び２上
に転送される。第２転送期間では、線１および２、３お
よび５、９および１１、ならびに１３および１５に関連
するビットは、それぞれ、チップ０ないし３のバス１お
よび２上に転送される。このようにして、最初の２つの
転送期間の後には、入力ポート０は全てのセル本体ビッ
トをそのシフト・レジスタから共有セル本体メモリに転
送し終える。これが先頭となって、セル期間Ｔにある残
りの１６転送期間でも、２４ビットの各ポート線上にシ
フトが行われる。ポート線とシフト・レジスタは、メモ
リ・バス上への並列転送のクロック・スピードの１.５
倍でクロックされる。

【００７１】このことは、図１４で、１つのセル期間Ｔ
に、２７ポート・サイクル（ラインおよびシフト・レジ
スタのためのクロック・サイクル）、および、１８転送
期間がある図として示す。図１４に示すように、また図
１３を参照して述べたように、転送期間１および２の間
に、入力ポート０は、そのセル本体ビットをセル本体共
有メモリに転送させる。転送期間３ないし１８（１６転
送期間は２４ポート・サイクルに等しい）で、入力ポー
ト０に関連するシフト・レジスタは満たされる。

【００７２】また図１４は、他の入力及び出力ポートに
関する転送のタイミングについて示している。たとえ
ば、期間９および１０の間に、出力ポート０は、そのシ
フト・レジスタにメモリ・データ・バスからデータを転
送させ、転送期間１１ないし１８、および、１ないし７
の間に、これらのシフト・レジスタはこのポートを通し
て空にされる。

【００７３】以上の記述では、スイッチ・コアの主ポー
トのみを扱った。しかし、もちろん、スイッチ・ファブ
リックには、コントローラ・ポートとプロセサ・ポート
という２つの低速ポートがある。一般的には、これら２
つの低速ポートに対する転送を、全体的な転送ロータの
冗長部分におさめることが可能である。したがって、図
１４を参照すると、転送期間１７及び１８は各サイクル
とも空いているので、低速ポートの転送を扱うことがで
きる。２つの転送期間が使用可能であるので、コントロ
ーラ・ポート及びプロセサ・ポートが、１つおきのセル
期間Ｔ（実際にはそのような速さが必要とされることは
ないが）で転送を実行することができる。コントローラ
及びプロセサ・ポートに使用されるシフト・レジスタの
構造は、これらのポートの線の数に依存する。しかし、
これらは全体的には低速のものであるので、これらのポ
ートの線数は減らすことができる。したがって、たとえ
ば、図１１ないし１４の例に関して述べれば、プロセサ
およびコントローラ・ポートの各々は、８線を有するこ
とができ、チップの各々は、ブロック７０と同様だが４
８エレメントの主シフト・レジスタを持つブロックを２
個持ち、これらのシフト・レジスタの各々は対応するチ
ップの２メモリ・バスの幅を持つことができる。このよ
うな配列が可能なのは、コントローラおよびプロセサ・
ポートでは、シフトするべきデータが２倍長いからであ
る。

【００７４】各チップの構造と動作についての上の記述
は以下のことを仮定している。 (a)各単一コア・ポート線ＳＲブロック７０の入力およ
び出力シフト・レジスタ６１および６４の各々は、ビッ
トを直列にシフト入れ／出しするために２４ポート・サ
イクル（１６転送期間）の間クロックされ、その後、シ
フトは３ポート・サイクル（２転送期間）止まり、レジ
スタ内容がメモリ・バス上に並列に転送されること、お
よび、(b)各入力ポートおよび出力ポートを通してセル
のシフトの始まりがずれていること。

【００７５】実際には、ビットのシフト入れ／出しをす
るために、シフト・レジスタ６１および６４の全てを連
続して動作させること、また、全てのアダプタ・カード
に新しいセルの転送を同時に始めさせることが望まし
い。

【００７６】レジスタ６１および６４を連続的にシフト
させることに関して言えば、これは、レジスタがセル本
体のビットで丁度満ちたときに各レジスタから対応する
メモリ・バスへのビットの並列転送が起きるように、タ
イミングをとることによって行うことができる。これ
は、また、セル期間Ｔあたり２７ポート・サイクルある
が、セル本体のビット２４しか各レジスタからシフト入
れ／出ししないので、余分の３ビットがセル本体のビッ
トとともにシフト入れ／出ししなければならないことを
意味している。入力レジスタ６１にとっては、これらの
余分な３ビットは同じ線上を渡る２セル・ヘッダ・ビッ
ト、及び、１ダミー・ビットである。これらの３ビット
は入力レジスタを通して単純にシフトされて失われる
（ヘッダ・ビットは前にレジスタ６２にシフトされて入
っている）。出力レジスタ６４にとっては、同様に、こ
れら余分の３ビットは２ヘッダ・ビット（レジスタ６６
からのビットであって、これらのビットはレジスタ６４
からシフトして出された"無関心"（don't care）ビット
を上書きする）、および、レジスタ６４からシフトして
出された１ダミー・ビットから構成され、その後、対応
するアダプタ・カードで捨てられる。

【００７７】同じメモリ・バスとの間の、レジスタ６
１、６４からの並列転送をずらすとともに、全てのアダ
プタ・カードに同時にセル転送を開始させるためには、
同じバスに結合するレジスタ６１、６４に接続する線の
各々に、累進的に値が多くなる遅延シフト・レジスタを
挿入するように配列することが可能である。この方法に
より、レジスタが関連メモリ・バスと並列転送を行う準
備ができる入力の時間を、望むように違えることができ
る。

【００７８】実際には、これらの遅延シフト・レジスタ
をレジスタ６１、６４に直列につける代わりに、レジス
タ６１、６４の各対にバッファリング並列転送レジスタ
を提供することにより、アダプタ・カード全てに同時に
セル転送を開始させ、レジスタ６１、６４に、直接では
なくこれらのバッファリング・レジスタを通してメモリ
・バスとの並列転送を実行させることが望ましい。より
具体的には、図１５に図示するように、各単一コア・ポ
ート線ＳＲブロック７０に対して、それぞれの並列転送
レジスタ８０（レジスタ６１、６４と同数のエレメント
を持つ）を設け、このレジスタが、レジスタ６１からレ
ジスタ６４に並列転送を実行するように配列される。さ
らに、同じメモリ上のブロック７０に関連する全てのレ
ジスタ８０は、その内容をレジスタ８０の最初の８０Ａ
から最後の８０Ｘに並列転送するためにカスケード配列
されるように接続されている。最初のレジスタ８０Ａは
メモリ・バスからのデータを並列転送するためにメモリ
・バスに選択的に接続可能で、一方、カスケード配列の
最後のレジスタ８０Ｘはメモリ・バスへのデータの並列
転送を行うために選択的にメモリ・バスに接続可能であ
る。

【００７９】レジスタ８０のカスケード配列の機能につ
いて、図１５ないし１９を参照して述べる。図１５ない
し１９は、８個のブロック７０を持つ１つのメモリ・バ
スに対しての、レジスタ６１、６４、および８０の状態
を示し、入力および出力データは、対象とするレジスタ
の異なる濃淡で示してある。

【００８０】新しいセル期間の始まり（図１５でＴ＝
０）においては、入力レジスタ６１は全て空で、レジス
タ８０は入力データで満ち（各レジスタ８０は関連する
レジスタ６１の内容を丁度受け取ったところで）、レジ
スタ６４はレジスタ８０から転送された出力データで満
ちている。太い矢印はこれらのレジスタ・ブロックで行
われるシフトの方向を示す。 −レジスタ６１では、入力ポート線を通して新しい入力
データがシフトされて入ってくるところである（実際に
は、初めの３ビットは、２ヘッダ・ビットと１ダミー・
ビットからなる、"無関心"データである）。 −レジスタ８０では、保持している入力データがカスケ
ード配列に沿って最後のレジスタ８０Ｘを通りメモリ・
バス（図示せず）上に並列転送によってシフトされると
ころである。同時に、出力データがメモリ・バスから最
初のレジスタ８０Ａを通ってレジスタ８０に転送される
ところである。 −レジスタ６４では、出力データが出力ポート線を通っ
てシフトされ出て行くところである。

【００８１】約Ｔ＝０.５（図１６参照）で、レジスタ
６１は新しい入力データで半分満ち、レジスタ８０の半
分は古い入力データを持ち残り半分が新しい出力データ
を持ち、レジスタ６４は古い出力データが半分空になっ
ている。

【００８２】約Ｔ＝０.７５（図１７参照）で、レジス
タ６１は新しい入力データで４分の３満ち、レジスタ８
０の４分の１は古い入力データを持ち４分の３が新しい
出力データを持ち、レジスタ６４は古い出力データが４
分の３空になっている。

【００８３】約Ｔ＝０.９９（図１８参照）で、レジス
タ６１は新しい入力データで満ち、レジスタ８０は新し
い出力データで満ち、レジスタ６４は空になっている。

【００８４】そのすぐ後（Ｔ＝１、図１９）、レジスタ
８０の内容は対応するレジスタ６４に並列転送（矢印８
１）で転送され、レジスタ６１の内容は対応するレジス
タ８０に並列転送（矢印８２）で転送される。

【００８５】この後、この動作のサイクルが繰り返され
る。このようにして、レジスタ８０が並列転送手段を形
成し、これを通してレジスタ６１および６４はデータを
メモリ・バスとの間で転送する。実際、図８で示した、
レジスタ６１および６４をバス６７に選択的に制御して
接続することは、概念的には、同じ機能を実行するため
の並列転送手段と考えることができる。しかし、図１５
ないし１９を参照して述べた並列転送手段が望ましい。

【００８６】図１１の形のチップ（すなわち、それぞれ
が８個の関連する単一コア・ポート線ＳＲブロック７０
を持つ２つのメモリ・バス、および関連する並列転送手
段（図示せず）を持つ）が使用可能であれば、ブロック
７０を持つ多様な異なるスイッチ・ファブリック配列
（それぞれが、異なる大きさのＮポート線ＳＲブロック
７１を形成する）にこれらのチップを使うことが可能で
ある。

【００８７】したがって、たとえば、１対の入力ポート
と出力ポートからなる単一コア・ポートだけを持つスイ
ッチ・ファブリックでは、入力ポートおよび出力ポート
それぞれが１６線を持つと仮定して１つのチップで十分
単一ポートを扱うことができる（図２０参照）ように、
ブロック７０の各々を直接１つのブロック７１で構成す
ることができる。

【００８８】図２１は、Ｗ＝１６で、２個のコア・ポー
トを持つスイッチ・ファブリックを示す。ここでは、１
個のＮポート線ＳＲブロック７１を形成するのに２個の
ブロック７０が必要で、したがって、１つのチップ上の
各ポートの１６線のうちの８線だけを扱うことができ
る。図２１は、各ポートの最初の８線を扱うファブリッ
ク・チップ"０"を示す。

【００８９】図２２は８個のコア・ポート（Ｗ＝１６）
を持つスイッチ・ファブリックを示し、１つのＮポート
線ＳＲブロック７１を形成するのに８個のブロック７０
が要る。この場合、各ポートからの２線だけが１つのチ
ップで扱うことができ、したがって、全部で８個のチッ
プが必要になる。

【００９０】最後に、図２３は、１６個のコア・ポート
（Ｗ＝１６）を持つファブリックを示す。この場合、そ
れぞれに１６個のブロック７０があり、それらが合わせ
て１つのＮポート線ＳＲブロック７１を形成しているの
で、各ポートからの１つの線を扱うのに１つのチップを
使うことができる。しかし、チップをこのように使う場
合には、バスＢ１とバスＢ２とを外部で接続することが
必要になり、ただ１つのメモリ・バンクを提供しなけれ
ばならない。さらに、各チップのクロック／制御手段
が、１６個のブロック７０が、２つのバスのために２つ
の並列ロータを動作させるのではなく、１つの共通の転
送ロータにあることを確実にしなければならない（上述
したチップの他の使用方法では、バスが別々であるので
並列転送を行うことができた）。

【００９１】上述した配列に加えて、各々が８個のブロ
ック７０を持つ２メモリ・バスを持つチップについて他
の接続配列を考えることができる。たとえば、３あるい
は５個のポート・スイッチ・コア・ファブリックの配列
が考えられる。しかし、このような配列は、一般的に、
１つのチップ上のブロック７０すべてを十分に使用しな
い。また、メモリ・バスおよびブロック７０の数が異な
るチップが多様な配列に同様に使用できることを理解さ
れたい。Ｓが１つのチップの１つのメモリ・バス上のブ
ロック７０の数であるとすると、そのメモリ・バスは、
除算Ｓ／Ｎの結果の整数チップ部分に等しいポート線の
数を扱うことができ、各チップは、全体として、Ｍ倍の
線の数を扱うことができる。

【００９２】本発明には、例として次のような実施態様
が含まれる。

【００９３】（１）セル本体メモリを、それぞれのポー
トが複数の線を持ち、該複数の線を通してセル本体の構
成ビットが連続したビット・シフトにより転送されるＮ
入力ポートおよびＮ出力ポートにインタフェースさせる
セル・スイッチ・ファブリックを具体化するのに使用す
るチップであって、前記チップは、外部からアクセス可
能なＭ個の別々のメモリ・バスを有し、メモリ・バスの
各々は関連する複数Ｓの単線シフト・レジスタ・ブロッ
クを持ち、各ブロックは、外部からアクセス可能な入力
接点と、Ｌエレメントを持つ入力シフト・レジスタであ
って、ビットを該レジスタにシフトして入れるために前
記入力接点に接続された入力シフト・レジスタと、外部
からアクセス可能な出力接点と、Ｌエレメントを持つ出
力シフト・レジスタであって、前記出力接点を通して該
レジスタからビットをシフトして出すために該レジスタ
のエレメントが前記出力接点に接続されている出力シフ
ト・レジスタと、を有し、前記の各メモリ・バスは、前
記各入力レジスタが該レジスタからメモリ・バスにビッ
トを並列転送させ、前記各出力レジスタがメモリ・バス
から該レジスタにビットを並列転送させるように動作す
る関連する並列転送手段を持ち、前記チップは、ビット
のシフトおよび並列転送を制御するために前記単線シフ
ト・レジスタ・ブロックおよび前記並列転送手段に接続
されたクロック／制御手段を有し、前記チップが、Ｂが
除算Ｓ／Ｎの結果の整数部分であり、前記Ｎ入力ポート
およびＮ出力ポートの各々から対応する１つずつを組と
したＢＭ組の線を扱う複数の異なるスイッチ・ファブリ
ック配列に使用することができるようにした、セル・ス
イッチ・ファブリック用チップ。

【００９４】（２）前記並列転送手段が、前記入力およ
び出力シフト・レジスタの各々に関連するそれぞれの並
列接続を有し、前記並列接続の各々が関連するレジスタ
のエレメントを選択的に対応する前記メモリ・バスに並
列に接続させるはたらきをする、上記（１）に記載のチ
ップ。

【００９５】（３）前記並列転送手段が、前記ブロック
の各々に対してＬエレメントからなる付加的レジスタを
接続して有し、前記入力シフト・レジスタから前記付加
的レジスタにビットを並列転送し、前記付加的レジスタ
から前記出力レジスタにビットを並列転送し、同じメモ
リ・バスに関連する前記ブロックの全ての付加的レジス
タがビットを並列転送するためのカスケード配列に接続
され、前記カスケード配列の前記付加的レジスタの最初
のレジスタがビットをメモリ・バスから並列に受け取る
ように接続され、前記カスケード配列の前記付加的レジ
スタの最後のレジスタがビットをメモリ・バスに並列転
送するために接続され、前記クロック／制御手段は、メ
モリ・バスに結合する入力レジスタの各々から対応する
付加的レジスタへのビットの転送と、付加的レジスタの
カスケード配列を通して付加的レジスタの各々の内容を
シフトしてメモリ・バスへ出すこと、および、バスから
前記の最初の付加的レジスタに連続的に並列転送し、前
記最初のレジスタの内容をカスケード配列を通してシフ
トさせることにより付加的レジスタをメモリからのビッ
トで満たし、前記付加的レジスタがメモリ・バスからの
ビットで満たされると、その内容を対応する出力レジス
タに並列転送させること、を生じさせるように配列され
る、上記（１）に記載のチップ。

【００９６】（４）Ｍが２に等しく、Ｓが８に等しい場
合に、前記チップが、１６、８、４、または２組の線を
扱う１、２、４、または８ポートを持つスイッチ・ファ
ブリック配列に使用することができる、上記（１）に記
載のチップ。

【００９７】（５）前記単線シフト・レジスタ・ブロッ
クの各々が、前記セル本体の各々に関連するヘッダのヘ
ッダ・ビットのために、シフト・レジスタの付加的エレ
メントをさらに含む、上記（１）に記載のチップ。

【００９８】（６）前記クロック／制御手段が、チップ
の前記シフト・レジスタが関連するバスと前記並列転送
を実行する順番を指定する手段を含む、上記（１）に記
載のチップ。

【００９９】（７）前記クロック／制御手段が、前記シ
フト・レジスタを、ビットをシフトするために第１のク
ロック速度でクロックさせ、前記の並列転送を第２のク
ロック速度により定められた間隔で実行させる、上記
（１）に記載のチップ。

【０１００】（８）セル本体メモリを、それぞれのポー
トが複数Ｗ本の線を持ち、該複数の線を通してセル本体
の構成ビットが連続したＬビット・シフトによって転送
されるＮ入力ポートおよびＮ出力ポートにインタフェー
スさせるセル・スイッチ・ファブリックであって、前記
スイッチ・ファブリックは、ＣがＷ／ＢＭ以上の値に最
も近い整数である上記（１）に記載のチップをＣ個有
し、前記各組の線が同じメモリ・バスに関連するそれぞ
れの単線シフト・レジスタ・ブロックに接続されてい
る、セル・スイッチ・ファブリック。

【０１０１】（９）Ｍが２に等しく、Ｓが８に等しく、
Ｎが４に等しい場合に、前記の各チップが４組の前記組
の線を扱うように接続されている、上記（８）に記載の
セル・スイッチ・ファブリック。

【０１０２】（１０）Ｗが１６に等しく、Ｌが２４に等
しい場合に、前記セル本体の各々が４８バイトのＡＴＭ
セル本体であり、ファブリックが４個の前記チップを有
する、上記（９）に記載のセル・スイッチ・ファブリッ
ク。

【０１０３】（１１）前記Ｃ個のチップの各々が、外部
で相互接続されて値Ｍに対して実質１つのメモリ・バス
を構成する２個のメモリ・バスを持ち、値Ｓが実質的に
２倍されて、扱われる前記線の組数を半分に減らし、チ
ップが扱うポート数を２倍にすることを可能にする、上
記（８）に記載のセル・スイッチ・ファブリック。

【０１０４】（１２）前記ポートの同じ線に接続された
前記チップのシフト・レジスタに、関連するメモリ・バ
スと直接に次々と前記の並列転送を実行させる転送制御
手段が提供される、上記（８）に記載のセル・スイッチ
・ファブリック。

【０１０５】（１３）前記転送制御手段が各チップの前
記クロック／制御手段によって部分的に形成され、前記
クロック／制御手段が、固定ロータにしたがって、関連
する前記バスと並列転送を実行するように前記シフト・
レジスタを制御するために配列され、前記転送制御手段
が前記線をチップの入力／出力接点に接続する配列をさ
らに有し、この接続配列が、前記ポートからの対応する
線が前記ロータを１つずつ追うシフト・レジスタに接続
されるようにする、上記（１２）に記載のセル・スイッ
チ・ファブリック。

【０１０６】（１４）前記転送制御手段が各チップの前
記クロック／制御手段からなり、前記クロック／制御手
段の各々が、チップの前記シフト・レジスタが関連する
バスと前記並列転送を実行する順番を指定する手段を含
む、上記（１２）に記載のセル・スイッチ・ファブリッ
ク。

【０１０７】（１５）セル本体メモリを、それぞれのポ
ートが複数Ｗ本の線を持ち、該複数の線を通してセル本
体の構成ビットが連続したＬビット・シフトによって転
送されるＮ入力ポートとＮ出力ポートにインタフェース
させるセル・スイッチ・ファブリックであって、前記ス
イッチ・ファブリックは、Ｎ入力ポートおよびＮ出力ポ
ートの各々から対応する１つずつを組としたＢ組の線を
扱う全部でＷ／Ｂ個の複数のチップを有し、前記チップ
の各々は、それぞれが関連する複数ＢＮ／Ｍ個の単線シ
フト・レジスタ・ブロックを持つ外部からアクセス可能
なＭ個の別々なメモリ・バスを有し、前記の各ブロック
は、外部からアクセス可能な入力接点と、Ｌエレメント
を持つ入力シフト・レジスタであって、ビットを該レジ
スタにシフトして入れるために前記入力接点に接続され
た入力シフト・レジスタと、外部からアクセス可能な出
力接点と、Ｌエレメントを持つ出力シフト・レジスタで
あって、前記出力接点を通して該レジスタからビットを
シフトして出すために該レジスタのエレメントが前記出
力接点に接続されている出力シフト・レジスタと、を有
し、前記各メモリ・バスが、前記各入力レジスタが該レ
ジスタからメモリ・バスにビットを並列転送させ、前記
各出力レジスタがメモリ・バスから該レジスタにビット
を並列転送させるように動作する関連する並列転送手
段、および、Ｂ／Ｍ組の線を扱う前記各メモリ・バスに
関連する単線シフト・レジスタ・ブロックをさらに有
し、前記チップが、ビットのシフトおよび並列転送をク
ロックし制御するために、前記単線シフト・レジスタ・
ブロックに接続されたクロック／制御手段をさらに有す
る、セル・スイッチ・ファブリック。

【０１０８】

【発明の効果】セル本体メモリをＮ入力ポートおよびＮ
出力ポートにインタフェースさせる、セル・スイッチ・
ファブリックの多様な構成に応じることができる集積回
路チップが提供される。

【図面の簡単な説明】

【図１】ＡＡＬ結合のための標準ＡＴＭ ＵＮＩセルの
形式を示すブロック図。

【図２】一般的なＡＴＭスイッチのアーキテクチャを示
すブロック図。

【図３】本発明を実施するＡＴＭスイッチの概略を示す
ブロック図。

【図４】図３のスイッチのスイッチ・コア・ブロックを
示すブロック図。

【図５】スイッチ・コアのポートに関するサービス・ロ
ータのテーブルを示すブロック図。

【図６】図３のスイッチのアダプタ・カードのブロック
図。

【図７】図６のアダプタ・カードの外部スイッチ・ポー
トに関するサービス・ロータのテーブルを示すブロック
図。

【図８】図４のスイッチ・ファブリックの単一コア・ポ
ート線シフト・レジスタ・ブロックを示すブロック図。

【図９】図８のブロックで構成されるＮポート線シフト
・レジスタ・ブロックを示すブロック図。

【図１０】図９のブロックで構成されるスイッチ・ファ
ブリックのブロック図。

【図１１】２個のメモリ・バス、および１個のバスにつ
き図８のブロックを８個持つスイッチ・ファブリック・
チップを示すブロック図。

【図１２】４個のポートを持つスイッチ・コアのスイッ
チ・ファブリックを形成するのに用いられる４個のチッ
プを示すブロック図。

【図１３】スイッチ・コアを通して受け取ったセル本体
のメモリ・データ・バス上への転送を示すテーブルを示
すブロック図。

【図１４】ポート転送のサイクルのタイミングを示すタ
イミング図。

【図１５】図１１のチップを用いた図８のブロックから
メモリ・バスにデータを転送する望ましい並列転送手段
の動作で、セル期間の始まりの状態を示すブロック図。

【図１６】図１５と同様の図で、セル期間の中途の状態
を示すブロック図。

【図１７】図１５と同様の図で、セル期間が４分の３過
ぎた状態を示すブロック図。

【図１８】図１５と同様の図で、セル期間の終わりに近
い状態を示すブロック図。

【図１９】図１５と同様の図で、セル期間の終わりの状
態を示すブロック図。

【図２０】図１１と同様の図で、図１１のチップを用い
た図８のブロックを、１個のポートのスイッチ・コアの
場合の構成として示すブロック図。

【図２１】図１１と同様の図で、図１１のチップを用い
た図８のブロックを、２個のポートのスイッチ・コアの
場合の構成として示すブロック図。

【図２２】図１１と同様の図で、図１１のチップを用い
た図８のブロックを、８個のポートのスイッチ・コアの
場合の構成として示すブロック図。

【図２３】図１１と同様の図で、図１１のチップを用い
た図８のブロックを、１６個のポートのスイッチ・コア
の場合の構成として示すブロック図。

【符号の説明】

２００ スイッチ・コア ２０１ プロセッサ装置 ２０２ インタフェース回路 ２０３ リンク ２０ Ｎポートのスイッチ・コア ２１ スイッチ・コアのポート ２２ アダプタ・カード ２３ 外部スイッチ・ポート ２４ プロセッサ装置 ２５ マスタ・クロック ２６ 局所スレーブ・クロック ３０ ファブリック ３１ セル本体共有メモリ ３２ 空きアドレス・リスト・メモリ ３３ コントローラ ３４ 通信ブロック ３７ 入力ポート ３８ 出力ポート ４０ 物理層／フレーム機構（ＰＨＹＳ） ４１ 入力先入先出機構（ＦＩＦＯ） ４２ 入力検出機構 ４３ 出力先入先出機構（ＦＩＦＯ） ４４ 出力検出機構 ４５ 時分割マルチプレクサ ４６ 入力ポート・ロータ機構 ４８ 出力ポート・ロータ機構 ４９ 空セル挿入機構 ５０ 空セル検出・破棄機構 ６０ 入力ポートの線 ６１ 主入力シフト・レジスタ ６２ 入力ヘッダ・シフト・レジスタ ６４ 主出力シフト・レジスタ ６５ 出力ポートの線 ６６ 出力ヘッダ・シフト・レジスタ ６７ メモリ・データ・バス ６８ クロック／制御バス ７０ 単一コア・ポート線シフト・レジスタ・ブロッ
ク ７１ Ｎポート線シフト・レジスタ・ブロック ７３ セル本体の共有メモリ・バンク ７７ クロック／制御回路 ８０ 並列転送レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 セル本体メモリを、それぞれのポートが
   複数の線を持ち、該複数の線を通してセル本体の構成ビ
   ットが連続したビット・シフトにより転送されるＮ入力
   ポートおよびＮ出力ポートにインタフェースさせるセル
   ・スイッチ・ファブリックを具体化するのに使用するチ
   ップであって、前記チップは、外部からアクセス可能な
   Ｍ個の別々のメモリ・バスを有し、メモリ・バスの各々
   は関連する複数Ｓの単線シフト・レジスタ・ブロックを
   持ち、各ブロックは、 外部からアクセス可能な入力接点と、 Ｌエレメントを持つ入力シフト・レジスタであって、ビ
   ットを該レジスタにシフトして入れるために前記入力接
   点に接続された入力シフト・レジスタと、 外部からアクセス可能な出力接点と、 Ｌエレメントを持つ出力シフト・レジスタであって、前
   記出力接点を通して該レジスタからビットをシフトして
   出すために該レジスタのエレメントが前記出力接点に接
   続されている出力シフト・レジスタと、 を有し、前記の各メモリ・バスは、前記各入力レジスタ
   が該レジスタからメモリ・バスにビットを並列転送さ
   せ、前記各出力レジスタがメモリ・バスから該レジスタ
   にビットを並列転送させるように動作する関連する並列
   転送手段を持ち、前記チップは、ビットのシフトおよび
   並列転送を制御するために前記単線シフト・レジスタ・
   ブロックおよび前記並列転送手段に接続されたクロック
   ／制御手段を有し、前記チップが、Ｂが除算Ｓ／Ｎの結
   果の整数部分であり、前記Ｎ入力ポートおよびＮ出力ポ
   ートの各々から対応する１つずつを組としたＢＭ組の線
   を扱う複数の異なるスイッチ・ファブリック配列に使用
   することができるようにした、セル・スイッチ・ファブ
   リック用チップ。