JPH10285184A - 広い帯域幅のネットワークを狭い帯域幅のネットワーク構造に適用するためのライン・インターフェイス装置 - Google Patents

広い帯域幅のネットワークを狭い帯域幅のネットワーク構造に適用するためのライン・インターフェイス装置

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JPH10285184A
JPH10285184A JP35966697A JP35966697A JPH10285184A JP H10285184 A JPH10285184 A JP H10285184A JP 35966697 A JP35966697 A JP 35966697A JP 35966697 A JP35966697 A JP 35966697A JP H10285184 A JPH10285184 A JP H10285184A
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JP35966697A
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Jeffrey Merlin Wills
マーリン ウィールズ ジェフリー
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Hyundai Electronics America Inc
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Abstract

(57)【要約】 （修正有） 【課題】高速広帯域ネットワークへの、およびそこから
の情報を低速スイッチ構造を介して転送するマルチプレ
クサ／デマルチプレクサを提供する。 【解決手段】高速ＡＴＭセルはＡＴＭ−スイッチコンバ
ータ２４へ送られＡＴＭヘッダをスイッチ・フォーマッ
ト・ヘッダに翻訳する。セルはスプリッタ２６へ送ら
れ、ここでセルを４つの出力ポート２８へ送る。各ポー
トは６２２Ｍｂｐｓで作動する。又シーケンサ回路３０
はセルをポート２９から受取り、単一のセルストリーム
に統合する。構造内の複数の経路から分割されたコネク
ションからのセルは、それらが到達した時と同じ出力部
での順序を持つように併合される。スイッチ−ＡＴＭコ
ンバータ３２はシーケンサからのセルのスイッチ・フォ
ーマット・ヘッダをＡＴＭヘッダに翻訳し、ＳＯＮＥＴ
トランスミッタ３４がフレームにセルを挿入してＳＴＳ
−４８Ｃストリームを生成する。

Description

【発明の詳細な説明】
【０００１】
【関連出願の相互参照】本願は、次の審査中の出願：93
9A-358, "Distributed Buffering System forATM Switc
hes"; 939A-356, "ATM Switch Core Backpressure Gene
ration"; 939A-353, "ATM Queuing System"に関連する
ものである。
【０００２】
【発明の背景】本発明は、全体的には通信技術に関する
ものであり、一層詳しくは広域ネットワークのより低位
の帯域幅ネットワーク構造へのインターフェイシングに
関する。例示の応用では、同期光学ネットワーク（ＳＯ
ＮＥＴ）が非同期転送モード（ＡＴＭ）ネットワーク構
造とインターフェイスする。音声、ビデオ、データの広
域伝送のためのネットワーク技術では通信産業が急速に
拡大している。このような技術としては２つあり、１つ
はＳＯＮＥＴであり、もう１つはＡＴＭである。ＳＯＮ
ＥＴは光ファイバ技術を使用する高速同期搬送システム
であり、ＡＴＭは高速低遅延多重化・切換えネットワー
クである。ＳＯＮＥＴは高速で高処理能力があり、大き
な公共ネットワークに適しているが、ＡＴＭは集中、多
重化、切換えの諸作業のための広域統合サービス・ディ
ジタル・ネットワーク（ＢＩＳＤＮ）に適用できる。
【０００３】図１Ａおおび審査中の特許出願939A-358に
は、複数のライン・インターフェイス装置（ＬＩＭ）２
と、スイッチ構造４と、コントローラ６とを包含するス
イッチ・アーキテクチャが開示されている。ＡＴＭネッ
トワークを通じて移動するセルのデータ経路は、ライン
・インターフェイスに入り、構造を通り、別のライン・
インターフェイスを通って出る。通信・管理機能のため
に、セルが出ストリームから取り出され、コントローラ
に送られる。コントローラは１つのＬＩＭにセルを送る
ことによってネットワークを通じてセルを伝送すること
もできる。次に、セルは構造を通して伝送され、最終的
に出口ライン・インターフェイスから外部へ伝送され
る。コントローラへ行く前あるいはスイッチを出る前に
構造を通して制御を行うことによって、アーキテクチャ
を多数のポートに拡張したときに複数のコントローラの
各々が中央処理装置に送られる呼び出し制御・ネットワ
ーク管理メッセージで少数のライン・インターフェイス
をモニタすることが可能となる。
【０００４】図１Ｂは、物理層リンク・ターミネイショ
ン、ＡＴＭヘッダ情報の構造で使用するためのルーティ
ング・タグへの翻訳、トラフィックの管理およびセル・
レート・デカップリング（未割当てセルの挿入、削除）
を含むバイライン、バイコネクション機能のすべてを支
援するライン・インターフェイスの機能ブロック図であ
る。このインターフェイスは、また、セル伝送損失、タ
グ付けしたセル、通過セルおよび各コネクションについ
てドロップしたセルの数も測る。コントローラはライン
・インターフェイスおよび構造の構成要素を配列して監
視し、また、呼び出しセットアップ、メインテナンス、
解体を含むすべての呼び出しアクセス制御機能も提供す
る。コントローラはライン・インターフェイスによって
測られた情報を処理してネットワーク管理のためのコネ
クション、リンク統計値を維持する。
【０００５】図２は、スイッチそれ自体の内部で使用さ
れるＡＴＭヘッダ、スイッチ・セル・ヘッダにおけるコ
ネクション情報を示している。ＡＴＭヘッダは仮想経路
識別子（ＶＰＩ）および仮想回路識別子（ＶＣＩ）を含
み、これらの識別子は一緒に２つの通信エントリ間の単
一のコネクションを独特な要領で示す。ペイロード・タ
イプやヘッダ・エラー制御フィールドを含む他の情報も
セルを移送する際にネットワークで使用するために含ま
れている。スイッチ・ヘッダはコネクションを示すコネ
クション識別子を含む。このコネクション識別子の一部
は本明細書で後に説明するようなシーケンスナンバーで
置き換えてもよい。さらに、スイッチ・ヘッダはルーテ
ィング情報を含み、図１Ａのスイッチ構造４を通してセ
ルをルーティングできるようになっている。
【０００６】ＡＴＭアドレス翻訳・レート管理／整形ブ
ロック（図１Ｂ参照）が、ＡＴＭヘッダ内のＶＰＩ、Ｖ
ＣＩフィールドの組合せによって形成される各ビット・
パターンをマッピングすることによって２つのフォーマ
ット間のセルを内部スイッチ・ヘッダにおける特殊なコ
ネクション識別子へ変換する。したがって、スイッチに
入るセルはＡＴＭヘッダのＶＰＩ、ＶＣＩフィールドの
組合せで決まるスイッチ・ヘッダと置き変えられたＡＴ
Ｍヘッダを持つ。これらのセルがスイッチ構造を通して
ルーティングされた後、スイッチ・ヘッダは、コネクシ
ョン識別子の値に従って、ＶＰＩ、ＶＣＩフィールド・
セットを持つＡＴＭヘッダに置き換えられる。図３は、
セルを正しい出力部にルーティングし、混雑時の待ち行
列レベル統計値、バックプレッシャが加えられるセル期
間の数およびセル伝送損失を維持するスイッチ構造を示
す。この構造は４×４スイッチ・ルーティング要素を持
つ１６ポート・バッファードＢｅｎｅｓ相互接続ネット
ワークである。セル・ルーティングの際、各セルが入力
部から出力部へ各個々のスイッチ・ルーティング要素
（ＳＲＥ）を通過する毎に、ＳＲＥが、ルーティング・
タグ内のビット設定値に応じてセルを正しい出力部へル
ーティングする。制御バスに直結している構造制御ポー
トにより、コントローラがＳＲＥをプログラムし、それ
らの状態を読み出すことができる。構造ベース・ブロッ
ク（ＦＢＣＬＫ）が、ＳＲＥがデータに作用し、データ
を１つのＳＲＥから次のＳＲＥへ転送するレートを設定
する。これは構造の内部リンク・レートを決定する。
【０００７】図４に示すように、スイッチ・ルーティン
グ要素（ＳＲＥ）は４×４完全非ブロッキング・ルーテ
ィング要素である。セルは、センダによって伝送される
レートで各同期バッファにクロックされる。４つの同期
バッファからのデータはスイッチ・バスを通して多重化
される。出力選定ブロックが各セルについてのルーティ
ング・タグを読み出し、このタグを、もしパターンがそ
れぞれの出力ポートについてのビット・パターンと一致
するならば、それぞれの出力ポートに向かってルーティ
ングする。２つの優先レベルが出力選定ブロックによっ
てサポートされている。出力選定ブロックのバッファが
プログラマブル限界を超えて一杯になった場合、出力選
定ブロックがバックプレッシャ制御ブロックへオーバー
フロー信号を送る（ＳＥＮＤ）ようにプログラムしても
よい。出力選定ブロック・バッファがあふれたならばセ
ルは単に捨てられる。ＳＲＥの外からバックプレッシャ
信号を受けたときに、出力選定ブロックが信号を無視す
るか、そのポートを通るデータ転送レートを送らせるよ
うにプログラムしてもよい。バックプレッシャ指示を受
けたとき、バックプレッシャ制御ブロックは、入来する
データ・ブロックと信号を同期させる１つまたはそれ以
上の同期バッファへ信号をルーティングする。
【０００８】各ＳＲＥは、個々に、アドレス指定され、
出力バッファ当たりのドロップされるセルの数、出力バ
ッファ当たりのＦＣＩのタグを付けられたセルの数、お
よび各出力バッファの現状についての統計値を維持す
る。各出力バッファは、それが使用するルーティング・
フィールドのタイプ（セレクションまたはマルチタス
ク）についておよびセル・ルーティングのために使用さ
れるルーティング・フィールドがルーティング・タグ内
の位置する部位についてプログラムしてもよい。このフ
ィールドは制御プロセッサによって読み出され得る。Ｓ
ＲＥは、全体的に、バックプレッシャ・モードを選ぶよ
うにプログラムしてもよい。このフィールドが制御プロ
セッサによって読み出され得る。本発明は、上記のよう
なスイッチ・アーキテクチャにおいて使用するためのマ
ルチプレクサ／逆マルチプレクサであって、高速広帯域
ネットワークへの、およびそこからの情報を低速スイッ
チ構造を介して転送するマルチプレクサ／逆マルチプレ
クサに向けたものである。一層詳しくは、逆マルチプレ
クサにより、たいていのトラフィック・レートに対して
最適化できるスイッチの使用が可能となる。
【０００９】米国特許第5,065,396号において、高レー
ト・データ・ストリームはタイミング信号を周期的に挿
入される複数の出力コネクションに分割される。宛先で
は、タイミング信号がチェックされ、受信信号を単一の
データ・ストリームに多重化するのに用いられる。この
方法は、Ｔ１ラインまたはＳＯＮＥＴリンクに見出され
るものと同様に、連続データ・ストリームのみ扱ってい
る。さらに、この方法では、副経路のトランジット遅延
が一定のままである必要がある。この提案された方法
は、逆マルチプレックス・データ・ストリームのレート
も副経路の遅延も変えることができる。米国特許第5,31
7,561号では、入来するデータはシーケンスナンバーで
マーク付けされた個々のセルを有する複数の構造を通し
て分割される。構造の出力部で、複数のストリームが再
順番付けされて出力を生成する。この配置の主たる欠点
は、同じ構造の複数のポートをより高いレートのコネク
ションのために使用できるようにするというよりも、む
しろ、単一のポートを所有するのに複数の構造を必要と
するということにある。別の欠点は、単一の高レート・
データ・ストリームのみを複数のポートを通して分割す
るということにある。
【００１０】
【発明の概要】本発明によれば、非同期データ・ストリ
ームを扱う、マルチプレクサ／逆マルチプレクサを包含
するライン・インターフェイス装置を得ることができ
る。初期データ・ストリームのレートは、長期間にわた
って毎秒セルなしの状態からフルレート・データ・バー
ストまでの範囲で変わることができ、データが伝送され
つつある時間と共に複数のより低いレートの経路の相対
伝送遅延が変化する。マルチプレクサ／逆マルチプレク
サは単一の切換え行列または構造について複数のポート
を使用し、その結果、構造をより低いレートのコネクシ
ョンに同様に使用することができる。さらに、同じ入力
ポートでマルチプレックスすることによって異なった宛
先を持つ複数のコネクションが可能となる。もし複数の
コネクションが逆マルチプレックスされるならば、各コ
ネクションのレートは時間と共に変化し得る。
【００１１】本発明の一実施例では、インターフェイス
は、２．４８８Ｇｂｐｓの光学搬送ＯＣ−４８ｃフレー
ムと６２２Ｍｂｐｓで作動するポートを備えたＡＴＭス
イッチ構造（ＯＣ−１２ｃ）とを利用するＳＯＮＥＴネ
ットワークに合わせて設計される。この実施例では、光
学トランシーバ・コンバータがＯＣ−４８ｃ光学信号を
電気信号に変換し、この電気信号がＳＯＮＥＴフレーム
・ストリームをＡＴＭセルのストリームに変換するのに
使用される。ＡＴＭセル・ヘッダは次にスイッチ・フォ
ーマット・ヘッダに変換される。ＡＴＭトラフィックは
複数の優先順位に分割することができ、その結果、クリ
ティカル・トラフィックがサービスの質（ＱｏＳ）を維
持する。スプリッタがＡＴＭトラフィックを受け取り、
各スイッチ・ヘッダにおけるコネクション識別子をチェ
ックする。もし或るセルが複数の経路の中から分割され
たコネクションからのものであるならば、スプリッタは
このコネクション識別子にシーケンスナンバー（そのコ
ネクションのためのもの）を置き、セルをこのシーケン
スナンバーの下位２ビットに基づいて構造ポートへルー
ティングする。或るセルが分割コネクションからのもの
でない場合には、それは、単に、コネクション識別子の
下位２ビットに対応する構造ポートにルーティングされ
る。バックプレッシャが構造ポートの１つによってＬＩ
Ｍに加えられた場合には、スプリッタはすべての構造ポ
ートを通るセルの流れを停止し、分割コネクションにつ
いての相対的な経路遅延を最小限に抑える。
【００１２】スイッチ・ヘッダにおけるコネクション識
別子をチェックするためにシーケンサが設けてある。或
るセルが複数の経路の中から分割されたコネクションか
らのものである場合には、それは再順序付け回路に向か
ってルーティングされる。そうでなければ、このセルは
出力部へ直接送られる。再順序付け回路はスイッチ・ヘ
ッダのシーケンスナンバーを使用して構造ポートからの
セルを併合し、その結果、構造ポートはシーケンスナン
バーが割り当てられた順序に留まる。本発明およびその
目的、特徴は、添付図面と共に考慮したときに以下の詳
細な説明および添付の特許請求の範囲からより容易に明
らかとなろう。
【００１３】
【図示実施例の詳細な説明】次に図面を参照して、図５
は２．４８８Ｇｂｐｓの搬送周波数を有する光学ネット
ワーク（ＳＯＮＥＴ ＯＣ−４８ｃ）を、６２２Ｍｂｐ
ｓまたはＳＯＮＥＴキャリヤの搬送周波数の４分の１で
作動する４ポートを有するＡＴＭスイッチ構造にインタ
ーフェイスする配置の機能ブロック図である。ＡＴＭネ
ットワークとスーパーコンダクタ、ファイル、コンピュ
ータ・サービスとの間およびネットワーク・バックボー
ン上のスイッチ間のコネクションのためにはより高い速
度のリンクが必要である。本発明によるマルチプレクサ
／逆マルチプレクサ・インターフェイスにより、より要
求の厳しい用途での、より低くてより普通のデータ・レ
ートのために構成したスイッチの使用が可能となる。し
たがって、これらのスイッチをたいていの普通のトラフ
ィック・レートに合わせて最適化することができる。
【００１４】図６はマルチプレクサ／逆マルチプレクサ
のブロック図である。入来するＯＣ−４８ｃＳＯＮＥＴ
信号は光電子コンバータ２０によって電気信号に変換さ
れる。ＳＴＳ−４８ｃＳＯＮＥＴタイミング・フレーム
のストリームである出力はＳＯＮＥＴレシーバ回路２２
に送られ、この回路はＳＯＮＥＴフレームに同期化し、
ＡＴＭセルを受け取る。ＡＴＭセルは、次に、ＡＴＭ−
スイッチ・コンバータ（ＡＴＳ Ｃｏｎｖ）回路２４送
られ、この回路はＡＴＭヘッダをスイッチ・フォーマッ
ト・ヘッダに翻訳する。これらのセルは、次に、スプリ
ッタ・ブロック２６へ送られ、このスプリッタ・ブロッ
クはセルを４つの出力ポート２８を通して構造へルーテ
ィングする。各ポートは６２２Ｍｂｐｓで作動する。シ
ーケンサ回路３０はセルをスイッチ構造ポート２９から
受け取り、単一の出セル・ストリームに統合する。構造
内の複数の経路の中から分割されたコネクションからの
セルは、それらがスイッチに到達したときと同じ、出力
部での順序を持つように併合される。スイッチ−ＡＴＭ
コンバータ３２はシーケンサからのセルのスイッチ・フ
ォーマット・ヘッダをＡＴＭヘッダに翻訳する。次に、
ＳＯＮＥＴトランスミッタ３４がＳＯＮＥＴフレームを
発生し、セルをそれに挿入してＳＴＳ−４８ｃＳＯＮＥ
Ｔストリームを生成する。電気−光学コンバータ３６は
電気信号を光信号へ変換し、それを出ファイバ・リンク
を通して放送する。
【００１５】制御回路３８はＳＯＮＥＴトランシーバ回
路２２、３４の状況を尋ね、ＡＴＭ−スイッチ・フォー
マット翻訳テーブルをプログラムする。この制御回路は
スイッチ内のコントローラにコントローラ・バス４０を
通じて接続されている。一層詳しく言えば、光学トラン
シーバ２０、３６はＯＣ−４８光信号をエミッタ・カッ
プル・ロジック（ＥＣＬ）コンパチブル電気信号へ変換
する。ＳＯＮＥＴトランシーバ回路２２、２４はＳＯＮ
ＥＴ ＳＴＳ−４８データ・ストリームをＡＴＭセルの
ストリームに変換する。この回路はビット同期化、フレ
ーム同期化およびＳＯＮＥＴオーバーヘッド発生・処理
のすべてを実施する。ＡＴＭ−スイッチ・コンバータ２
４はＡＴＭセル・ヘッダ（ユーザ・ネットワーク・イン
ターフェイス・フォーマットとネットワーク・ネットワ
ーク・インターフェイス・フォーマットの両方）をスイ
ッチ・フォーマット・ヘッダに変換する。このコンバー
タは、また、トラフィックを複数の優先順位に分割し、
クリティカル・トラフィックのタイミングをとるための
サービスの質（ＱｏＳ）を確保する。
【００１６】スイッチ−ＡＴＭコンバータ３２はスイッ
チ・フォーマット・ヘッダをＡＴＭセル・ヘッダ（ユー
ザ・ネットワーク・インターフェイス・フォーマットと
ネットワーク・ネットワーク・インターフェイス・フォ
ーマット）に変換する。このコンバータは、また、トラ
フィックを複数の優先順位に分割し、タイミング・クリ
ティカル・トラフィックがＱｏＳを維持できる。スプリ
ッタ２６スイッチ・ヘッダのコネクション識別子をチェ
ックする。或るセルが複数の経路の中から分割されたコ
ネクションからのものである場合には、コネクション識
別子内にシーケンスナンバー（そのコネクションのため
のもの）を置き、シーケンスナンバーの下位２ビットに
基づいてセルを構造ポートにルーティングする。或るセ
ルが分割コネクションからのものでない場合には、それ
は、単に、コネクション識別子の下位２ビットに対応す
る構造ポートへルーティングされるだけである。
【００１７】バックプレッシャが構造ポートのうちの接
続した構造ポートによってライン・インターフェイス・
モジュールに加えた場合、スプリッタはすべての構造ポ
ートを通るセルの流れを停止させ、分割コネクションに
対する相対的な経路遅延を最小限に抑える。シーケンサ
３０はスイッチ・ヘッダのコネクション識別子をチェッ
クする。もし或るセルが複数の経路の中から分割された
コネクションからのものであるならば、それは再順序付
け回路に向かってルーティングされる。さもなければ、
このセルは出力部へ直接送られる。再順序付け回路はス
イッチ・ヘッダ内のシーケンスナンバーを使用して構造
ポートからのセルを併合する。その結果、セルはシーケ
ンスナンバーが割り当てられた順序に留まる。
【００１８】図７はスプリッタ２６の詳細な機能ブロッ
ク図である。審査中の出願939A-358に記載されているよ
うに、構造が２．４８８Ｇｂｐｓライン・インターフェ
イス・モジュールあるいは他のポートからのトラフィッ
クにより混雑状態になったとき、バックプレッシャが選
定されたポートに加えられ、セルの出力レートを構造が
セルを受け入れることができるレートまで低下させる。
２．４８８ライン・インターフェイス・モジュールは４
つの出力ポートを備え、４つのすべてのポートの出力レ
ートは、構造がバックプレッシャを加えて分割コネクシ
ョンのための４つのポートの間の遅延差量を最小限に抑
えたときに低下させられると好ましい。構造がスプリッ
タにバックプレッシャを加えるとき、このバックプレッ
シャは４つの構造ポートの１つまたはそれ以上に独立し
て加え得る。第１の例では、バックプレッシャは存在を
主張している構造ポートに通じるスプリッタ出力ポート
にのみ加わる。あるいは、バックプレッシャはトラフィ
ックが４つのスプリッタ出力ポートの４つすべてから出
るのを止める。しかしながら、ただ１つの構造ポートが
存在を主張しているときにすべてのスプリッタ出力を停
止すると、分割コネクションのための経路間の差遅延を
減らし、これはシーケンサで要求されるバッファリング
量とシーケンスナンバーの長さの両方を減らすと共に、
スプリッタ・バッファがフルにならない限り非分割コネ
クション・データの連続転送を許すことになる。
【００１９】図７を参照して、ヘッダ・スプリット４６
は、５．８７Ｍｃｅｌｌ／秒でＡＴＭセルを受け取り、
セル・ヘッダをＡＴＭセルのペイロードから分離する。
ＡＴＭヘッダ（−ヘッダ・エラー・コントローラすなわ
ちＨＥＣ）はアドレス翻訳ブロック４８に渡され、ＡＴ
Ｍペイロードはヘッダ・マージブロック５０に渡され
る。アドレス翻訳ブロック４８はヘッダ（−ＨＥＣ）を
スイッチ・ルーティング・タグに翻訳する。このタグ
は、分割されたコネクションを識別し、コネクション識
別子（ＣＯＮＮＩＤ）の最小桁部分としてシーケンスナ
ンバーを割り当てる。ＣＯＮＮＩＤの下位２ビットはど
の構造ポートがセルを受信したかを識別する。ヘッダ・
マージ５０はセル・ペイロードとルーティング・タグを
構造用のセル・フォーマットに併合する。エネイブル装
置５２はＣＯＮＮＩＤの最小桁２ビットによって数えら
れるＦＩＦＯバッファ５４のうちの１つのＦＩＦＯバッ
ファの入力部を使用可能とする。ＦＩＦＯバッファ５４
は所与の構造ポートに送られるセルを緩衝する。これら
のバッファは構造ポートへ行くことになるＯＣ−４８で
のトラフィックの短いバーストを持続されることができ
なければならない。
【００２０】クロック発生器５６はＦＩＦＯバッファか
らのセルおよび構造へのセルをクロックする。クロック
・レートは構造が支持し、ＦＩＦＯバッファにＯＣ−４
８ｃでのトラフィックの短いバーストを取り扱わせる最
大レートである必要がある。ＯＲゲート５８は構造から
のすべてのバックプレッシャ信号を単一のクロック・エ
ネイブルにコンバインする。したがって、１つの構造ポ
ートからの１つのバックプレッシャ信号によりすべての
ポートが絞られる。図８は図６のシーケンサ３０の詳細
な機能ブロック図である。すなわち、ＬＩＭは構造出力
ポートと物理出力ポートの間に位置する弾性バッファを
有する。このバッファがほぼ一杯になると、ＬＩＭは構
造ポートに向かうバックプレッシャを主張して出力バッ
ファが順応できるものにセルの転送をスローダウンす
る。２．４８８ＬＩＭの場合、４つのこのようなポート
が供給されるが、ＬＩＭ入力ポートの各々に独立してバ
ックプレッシャを主張させると好ましい。マージャーが
構造にバックプレッシャを加えるとき、一杯の経路のた
めのマージャー・バッファについての構造ポートにのみ
バックプレッシャを加えなければならない。単一の経路
が他の経路よりもかなり短い遅延を有するとき単一の出
力バッファが一杯になった場合、単一経路のスローダウ
ンは構造経路間の相対的な遅延を低減する一方、他の経
路の投げ捨ては混雑を単に悪化し、その結果の遅延も悪
くする。
【００２１】図８において、４つのヘッダ・スプリッタ
６０が構造ポート０−３のために設けてある。ヘッダ・
スプリッタはルーティング・タグをセル・ペイロードか
ら分離し、ルーティング・タグおよびペイロード・ポイ
ンタをヘッダ翻訳ブロック６２にルーティングする。ヘ
ッダ・スプリッタ６０はペイロードをペイロード・メモ
リ６４に記憶する。ヘッダ・トランスレータ６２はルー
ティング・タグ内のコネクション識別子をＡＴＭヘッダ
（−ＨＥＣ）に翻訳する。ヘッダ・トランスレータは、
セルが分割コネクションからのものであるかどうかも決
定し、もしそうであれば、それがＡＴＭヘッダ、ペイロ
ードへのポインタおよびセル・ホルダ６６へのシーケン
スナンバーを送る。セルが分割コネクションからのもの
でない場合、ヘッダ・トランスレータはＡＴＭヘッダお
よびペイロード・ポインタをＭＵＸ装置６８に転送す
る。
【００２２】セル・ホルダ６６は、適正なシーケンスナ
ンバーの転送の準備が整うまでＡＴＭを保持する。セル
の伝送の準備が整っているときには、セル・ホルダはＡ
ＴＭヘッダ（−ＨＥＣ）およびペイロード・ポインタを
ＭＵＸ装置６８に転送する。ＭＵＸ装置６８は、優先順
位機構に従って分割、非分割のコネクションからのＡＴ
Ｍヘッダおよびペイロード・ポインタのストリームを多
重化する。ＭＵＸ装置６８はＡＴＭヘッダおよびペイロ
ード・ポインタをＦＩＦＯバッファ７０へ転送し、この
ＦＩＦＯバッファは多重優先順位待ち行列を与える。ヘ
ッダ・マージ装置７２はＦＩＦＯバッファ７０からＡＴ
Ｍヘッダおよびペイロード・ポインタを読み出し、少な
くとも２０００個のペイロード・セルを保持することの
できるペイロード・メモリ６４からペイロードを読み出
す。次に、完全なセルがヘッダ・マージ装置７２によっ
てセルＭＵＸ装置７４へ伝送される。このセルＭＵＸ装
置は４つのポートからのセルをただ１つのストリームへ
多重化し、ＳＯＮＥＴブロック下流へ伝送する。
【００２３】制御装置７６はシーケンサ回路とスイッチ
・コントローラ６の間をインターフェイスし、シーケン
ス制御装置７８は、図９を参照して後に説明するように
セル・ホルダについてセル・リリースを統合する。次に
図９を参照して、ここには、セル・ホルダ６６の詳細な
ブロック図が示してある。セル・インサート装置８０は
ＡＴＭヘッダをコネクション識別子すなわちＣＯＮＮＩ
Ｄに変換する。この装置は、ＡＴＭＨおよびペイロード
・ポインタ（ＰＰＴＲ）を一緒に単一のデータ単位（６
４ビット）にプールし、この単位をＴ１を付けた第１テ
ーブル８１における次のテーブル・スロットに置く。こ
の単位はＨＰＴＲで示してある。次に、セル装置はこの
コネクション識別子についてのメモリ８２内の次のエン
トリを決定し、ＨＰＴＲおよびシーケンスナンバー（Ｓ
ＱＮ）をそのスロットに挿入する。
【００２４】Ｍ１で示すメモリ８２は、セル・ホルダの
受け取ったセルのリストをセルが受け取られた順序で記
憶すると共にＳＱＮを維持するコンプレックス・メモリ
である。８１で示すテーブルＴ１は、セルを受け取る準
備が出力部で整うまでセルについてのＡＴＭヘッダおよ
びペイロード・ポインタを保持するのに用いられるテー
ブルである。セル・テスト装置（ＣＴ）８３は８４と付
したテーブルＴ２のコネクション識別子（ＣＯＮＮＩＤ
Ｓ）を通して循環し、そこに記憶されたＳＱＮをそのコ
ネクションについての先行セルのＳＱＮについてテスト
する。もし合致していれば、そのセルについてのＣＯＮ
ＮＩＤ、ＳＱＮおよびＨＰＴＲがＦＩＦＯ装置８５に送
られ、メモリ８２内の対応するセル・エントリが削除さ
れる。もし合致がなければ、セル・テストは次のセルに
進む。テーブルＴ２はコネクション識別子によって所与
のポートについて予想される次のシーケンスナンバーを
記憶する。ＦＩＦＯ８５は、セル・テスト８３がセル・
センド装置８６よりも早く稼働することが時々あるの
で、セル・センド（ＣＳ）装置８６の準備が整うまでＣ
Ｔブロック８３の発生する［ＣＩＤ、ＳＱＮ］およびＨ
ＰＴＲを保持する。セル・センド装置８６はＦＩＦＯ８
５からＨＰＴＲを取り出し、そのロケーションでＡＴＭ
ＨおよびＰＰＴＲを読み出す。ＣＯＮＮＩＤおよびＳＱ
Ｎはシーケンサ装置７８に送られ、セルがセル・ホルダ
を通してそれを作っており、ＰＰＴＲおよびＡＴＭＨを
ＭＵＸブロック６８（図８）に送ることを知らせる。
【００２５】図８を参照しながら先に説明したように、
シーケンス・コントローラ７８はセル・ホルダについて
のセル・リリースを統合する。マルチプレクサ／逆マル
チプレクサを包含する上記のライン・インターフェイス
装置は、ＳＯＮＥＴフレームをＡＴＭセル・フォーマッ
トに変換してから低速ＡＴＭネットワーク用のＡＴＭセ
ルに分割することによって、高速広域ネットワーク（た
とえば、ＳＯＮＥＴ）と低帯域幅ＡＴＭネットワークの
間のスイッチ・インターフェイスを提供する。ネットワ
ークからの伝送セルは、次に、高速広帯域幅ネットワー
クに戻すためにＳＯＮＥＴフレームに変換のための正し
いシーケンスに変換される。本発明を特殊な実施例につ
いて説明してきたが、この記述は発明の説明のためのも
のであり、発明を限定するつもりはない。本発明がＳＯ
ＮＥＴ、ＡＴＭ以外のネットワークに適用可能であるこ
とは明らかであり、また、本発明は他の帯域幅、搬送周
波数に適用可能である。したがって、本発明を特定の実
施例について説明してきたが、この記述は発明の説明の
ためのものであり、発明を限定するつもりはない。添付
の特許請求の範囲に定義するような発明の真の精神、範
囲から逸脱しない種々の変更、応用が当業者には明らか
であろう。
【図面の簡単な説明】
【図１】 図１Ａは、本発明を使用することのできるス
イッチ・ハードウェアの機能ブロック図である。図１Ｂ
は、図１Ａのライン・インターフェイス・モジュールの
機能ブロック図である。
【図２】 この図は、図１Ａ、１Ｂのスイッチ、ライン
・インターフェイス・モジュールで使用されるＡＴＭセ
ル・ヘッダおよびスイッチ・セル・ヘッダを示す。
【図３】 この図は、図１のスイッチ構造の機能ブロッ
ク図である。
【図４】 この図は、切換え要素アーキテクチャを示
す。
【図５】 この図は、本発明の一実施例によるインター
フェイス・マルチプレクサ／逆マルチプレクサを示す。
【図６】 この図は、本発明の一実施例によるマルチプ
レクサ／逆マルチプレクサの機能ブロック図である。
【図７】 この図は、図６のマルチプレクサ／逆マルチ
プレクサにおけるスプリッタ回路の機能ブロック図であ
る。
【図８】 この図は、図６のマルチプレクサ／逆マルチ
プレクサにおけるシーケンサ回路の機能ブロック図であ
る。
【図９】 この図は、図８のシーケンサ回路におけるセ
ル・ホルダ、シーケンスナンバー・コントローラの機能
ブロック図である。
【符号の説明】
２０・・・光電子コンバータ ２２・・・ＳＯＮＥＴレシーバ回路 ２４・・・ＡＴＭ−スイッチ・コンバータ ２６・・・スプリッタ・ブロック ２８・・・出力ポート ２９・・・スイッチ構造ポート ３０・・・シーケンサ回路 ３２・・・スイッチ−ＡＴＭコンバータ ３４・・・ＳＯＮＥＴトランスミッタ ３６・・・電気光学コンバータ ３８・・・制御回路 ４０・・・コントローラ・バス ４８・・・アドレス翻訳ブロック ５０・・・ヘッダ・マージ・ブロック ５２・・・エネイブル装置 ５６・・・クロック発生器 ５８・・・ＯＲゲート ６０・・・ヘッダ・スプリッタ ６２・・・ヘッダ翻訳ブロック ６４・・・ペイロード・メモリ ６６・・・セル・ホルダ ６８・・・ＭＵＸ装置 ７０・・・ＦＩＦＯバッファ ７２・・・ヘッダ・マージ装置 ７４・・・セルＭＵＸ装置 ７６・・・制御装置 ７８・・・シーケンス・コントローラ ８２・・・メモリ ８３・・・セル・テスト装置 ８５・・・ＦＩＦＯ装置 ８６・・・セル・センド装置

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 第１フォーマットおよび第１搬送レート
    の第１データ・ストリームを第２フォーマットおよび第
    ２搬送レートのスイッチ構造の複数ポートにインターフ
    ェイスするライン・インターフェイス装置であって、前
    記第２搬送レートが前記第１搬送レートの分数であるラ
    イン・インターフェイス装置において、前記第１搬送レ
    ート、第１フォーマットでデータ・パケットを前記第２
    フォーマットのデータ・パケットに変換する第１フォー
    マット・コンバータと、前記第２フォーマットのデータ
    ・パケット・ヘッダをスイッチ・フォーマット・ヘッダ
    に変換する第１スイッチ・コンバータと、前記スイッチ
    ・コンバータからデータ・パケットを受け取り、これら
    データ・パケットをスイッチ・コンバータ・ヘッダにお
    けるコネクション識別子に従って複数の構造ポートのう
    ちの１つからルーティングするスプリッタであり、前記
    データ・パケットが複数の構造ポートのうちの１つにル
    ーティングされるときに前記第２搬送レートにあるスプ
    リッタと、前記第２搬送レートの、複数の構造ポートか
    らのデータ・パケットを受け取るシーケンサであり、複
    数の構造ポートから受けとったデータ・パケットを分割
    する再順番付け回路を包含するシーケンサと、このシー
    ケンサから受け取ったデータ・パケット・ヘッダを前記
    第２フォーマットのデータ・パケット・ヘッダに変換す
    る第２スイッチ・コンバータと、この第２スイッチ・コ
    ンバータから前記第２搬送レートのデータ・パケットを
    受け取り、前記第１フォーマットで前記第１搬送レート
    のデータ・パケットに変換する第２フォーマット・コン
    バータとを包含することを特徴とするライン・インター
    フェイス装置。
  2. 【請求項２】 請求項１記載のライン・インターフェイ
    ス装置において、前記第１スイッチ・コンバータがデー
    タ・パケットをデータ・パケット・ヘッダに従って複数
    のプライオリティに分割することを特徴とするライン・
    インターフェイス装置。
  3. 【請求項３】 請求項１記載のライン・インターフェイ
    ス装置において、前記スプリッタが、前記第１フォーマ
    ット・コンバータからデータ・パケットを受け取り、デ
    ータ・パケット・ヘッダをデータ・パケット・ペイロー
    ドから分離するヘッダ分割装置と、データ・パケット・
    ヘッダを前記ヘッダ分割装置からスイッチ・ルーティン
    グ・タグに翻訳し、分割されたデータ・パケット・コネ
    クションを識別子、シーケンス番号をコネクション識別
    子（ＣＯＮＮＩＤ）の一部として割当てるアドレス翻訳
    装置と、前記ヘッダ分割装置からデータ・パケット・ペ
    イロードを受け取り、それらを併合し、前記アドレス翻
    訳装置からのタグをルーティングするヘッダ・マージ装
    置と、併合されたデータ・パケット・ペイロードを受け
    取り、前記ヘッダ・マージ装置からのタグをルーティン
    グする、前記構造ポートのための複数のバッファと、前
    記アドレス翻訳装置に応答してコネクション識別子に従
    って前記複数のバッファのうち１つのバッファの入力部
    を割り込み可能とするエネイブル装置とを包含すること
    を特徴とするライン・インターフェイス装置。
  4. 【請求項４】 請求項３記載のライン・インターフェイ
    ス装置において、さらに、前記複数のバッファの出力を
    クロックするために前記複数のバッファに接続したクロ
    ック発生器を包含することを特徴とするライン・インタ
    ーフェイス装置。
  5. 【請求項５】 請求項４記載のライン・インターフェイ
    ス装置において、さらに、構造からバックプレッシャ信
    号を受け取り、それに応答して前記クロック発生器を制
    御するゲート手段を包含することを特徴とするライン・
    インターフェイス装置。
  6. 【請求項６】 請求項３記載のライン・インターフェイ
    ス装置において、前記シーケンサが、各々データ・パケ
    ット・ペイロードからルーティング・タグを分離するた
    めの構造ポートと組み合わせてある複数のヘッダ分割装
    置と、各ヘッダ分割装置について設けてあり、コネクシ
    ョン識別子（ＣＯＮＮＩＤ）を前記第２フォーマットの
    ヘッダに翻訳し、１つのデータ・パケットが１つの分割
    コネクションからのものであるかどうかを決定するヘッ
    ダ翻訳装置と、このヘッダ翻訳装置から受け取り、正し
    いシーケンスナンバーが受け取られるまでデータ・パケ
    ット・ヘッダおよびペイロード・ポインタを伝送状態に
    保持するデータ・パケット・ホルダと、このデータ・パ
    ケット・ホルダからのペイロード・ポインタに応答して
    ヘッダ翻訳装置からのペイロード・ヘッダのストリーム
    を多重化するＭＵＸ装置と、このＭＵＸ装置からのデー
    タ・パケット・ヘッダとペイロード・ポインタの待ち行
    列を記憶するバッファと、各ヘッダ分割装置に対して設
    けてあり、データ・パケット・ペイロードを記憶するペ
    イロード・メモリと、各ペイロード・メモリと組み合わ
    せてあって、バッファからヘッダおよびポインタを読み
    出し、また、ペイロード・バッファからペイロードを読
    み出し、次いで、完全なデータ・パケットをデータ・パ
    ケットＭＵＸ装置に伝送するヘッダ・マージ装置と、各
    構造ポート毎にヘッダ・マージ装置から完全なデータ・
    パケットを受け取り、多重化し、前記第２フォーマット
    ・コンバータに伝送するデータ・パケットＭＵＸ装置
    と、各データ・パケット・ホルダに接続してあり、デー
    タ・パケットのリリースを整合させるシーケンス制御装
    置とを包含することを特徴とするライン・インターフェ
    イス装置。
  7. 【請求項７】 請求項６記載のライン・インターフェイ
    ス装置において、前記データ・パケット・ホルダが、デ
    ータ・パケット・ヘッダをコネクション識別子（ＣＯＮ
    ＮＩＤ）に変換するセル・インサート装置と、データ・
    パケット・ホルダの受け取ったデータ・パケットのリス
    トを受け取った順序で記憶し、シーケンスナンバーを記
    憶する第１メモリと、セル・インサート装置に接続して
    あって、１つのデータ・パケットについてのペイロード
    ・ヘッダ、ポインタを保持する第１テーブルと、コネク
    ション識別子によって１つのポートからと予想される次
    のシーケンスナンバーを記憶する第２テーブルと、第２
    テーブルおよび第１メモリに接続してあり、第２テーブ
    ル内のコネクション識別子を通じて循環し、コネクショ
    ンについての先行のデータ・パケットにおけるシーケン
    スナンバーについてシーケンスナンバーをテストし、合
    致するものがあったときにそれに応答してバッファにコ
    ネクション識別子、シーケンスナンバー、データ・パケ
    ット・ヘッダ、データ・パケット・ポインタを送るセル
    ・テスト装置と、このセル・テスト装置からコネクショ
    ン識別子、シーケンスナンバー、データ・パケット・ヘ
    ッダ、データ・パケット・ポインタを受け取るバッファ
    と、このバッファおよび第１テーブルに接続してあり、
    このバッファ内のヘッダ、パケットを用いて第１テーブ
    ルからデータ・パケット・ヘッダ、ペイロード・ポイン
    タを読みだし、シーケンス制御装置にコネクション識別
    子およびシーケンスナンバーを送り、データ・パケット
    ＭＵＸ装置にペイロード・ポインタおよびヘッダを送る
    データ・パケット転送装置とを包含することを特徴とす
    るライン・インターフェイス装置。
  8. 【請求項８】 請求項７記載のライン・インターフェイ
    ス装置において、前記第１フォーマットの前記データ・
    ストリームが同期光学フォーマット（ＳＯＮＥＴ）であ
    り、前記第２フォーマットの前記データ・ストリームが
    非同期転送モード（ＡＴＭ）フォーマットであることを
    特徴とするライン・インターフェイス装置。
  9. 【請求項９】 請求項８記載のライン・インターフェイ
    ス装置において、前記ＳＯＮＥＴデータ・ストリームが
    ２．４８８Ｇｂｐｓの搬送周波数を有し、前記ＡＴＭデ
    ータ・ストリームが６２２Ｍｂｐｓの搬送周波数を有す
    ることを特徴とするライン・インターフェイス装置。
  10. 【請求項１０】 請求項８記載のライン・インターフェ
    イス装置において、さらに、光学第１データ・ストリー
    ムを前記第１フォーマット・コンバータのための電気第
    １データ・ストリームに変換する光学−電気信号コンバ
    ータと、前記第２フォーマット・コンバータからの電気
    第１データ・ストリームを光学第１データ・ストリーム
    に変換する電気−光学信号コンバータとを包含すること
    を特徴とするライン・インターフェイス装置。
  11. 【請求項１１】 請求項１記載のライン・インターフェ
    イス装置において、前記シーケンサが、各々構造ポート
    と組み合わせてあり、データ・パケット・ペイロードか
    らルーティング・タグを分離する複数のヘッダ分割装置
    と、各ヘッダ分割装置に対して設けてあり、コネクショ
    ン識別子（ＣＯＮＮＩＤ）を前記第２ほおマットのヘッ
    ダに翻訳し、１つのデータ・パケットが１つの分割コネ
    クションからのものであるかどうかを決定するヘッダ翻
    訳装置と、このヘッダ翻訳装置から受け取り、正しいシ
    ーケンスナンバーが受け取られるまでデータ・パケット
    ・ヘッダおよびペイロード・ポインタを伝送状態に保持
    するデータ・パケット・ホルダと、このデータ・パケッ
    ト・ホルダからのペイロード・ポインタに応答してヘッ
    ダ翻訳装置からのペイロード・ヘッダのストリームを多
    重化するＭＵＸ装置と、このＭＵＸ装置からのデータ・
    パケット・ヘッダとペイロード・ポインタの待ち行列を
    記憶するバッファと、各ヘッダ分割装置に対して設けて
    あり、データ・パケット・ペイロードを記憶するペイロ
    ード・メモリと、各ペイロード・メモリと組み合わせて
    あって、バッファからヘッダおよびポインタを読み出
    し、また、ペイロード・バッファからペイロードを読み
    出し、次いで、完全なデータ・パケットをデータ・パケ
    ットＭＵＸ装置に伝送するヘッダ・マージ装置と、各構
    造ポート毎にヘッダ・マージ装置から完全なデータ・パ
    ケットを受け取り、多重化し、前記第２フォーマット・
    コンバータに伝送するデータ・パケットＭＵＸ装置と、
    各データ・パケット・ホルダに接続してあり、データ・
    パケットのリリースを整合させるシーケンス制御装置と
    を包含することを特徴とするライン・インターフェイス
    装置。
  12. 【請求項１２】 請求項１１記載のライン・インターフ
    ェイス装置において、前記データ・パケット・ホルダ
    が、データ・パケット・ヘッダをコネクション識別子
    （ＣＯＮＮＩＤ）に変換するセル・インサート装置と、
    データ・パケット・ホルダの受け取ったデータ・パケッ
    トのリストを受け取った順序で記憶し、シーケンスナン
    バーを記憶する第１メモリと、セル・インサート装置に
    接続してあって、１つのデータ・パケットについてのペ
    イロード・ヘッダ、ポインタを保持する第１テーブル
    と、コネクション識別子によって１つのポートからと予
    想される次のシーケンスナンバーを記憶する第２テーブ
    ルと、第２テーブルおよび第１メモリに接続してあり、
    第２テーブル内のコネクション識別子を通じて循環し、
    コネクションについての先行のデータ・パケットにおけ
    るシーケンスナンバーについてシーケンスナンバーをテ
    ストし、合致するものがあったときにそれに応答してバ
    ッファにコネクション識別子、シーケンスナンバー、デ
    ータ・パケット・ヘッダ、データ・パケット・ポインタ
    を送るセル・テスト装置と、このセル・テスト装置から
    コネクション識別子、シーケンスナンバー、データ・パ
    ケット・ヘッダ、データ・パケット・ポインタを受け取
    るバッファと、このバッファおよび第１テーブルに接続
    してあり、このバッファ内のヘッダ、パケットを用いて
    第１テーブルからデータ・パケット・ヘッダ、ペイロー
    ド・ポインタを読みだし、シーケンス制御装置にコネク
    ション識別子およびシーケンスナンバーを送り、データ
    ・パケットＭＵＸ装置にペイロード・ポインタおよびヘ
    ッダを送るデータ・パケット転送装置とを包含すること
    を特徴とするライン・インターフェイス装置。
  13. 【請求項１３】 請求項１２記載のライン・インターフ
    ェイス装置において、前記第１フォーマットの前記デー
    タ・ストリームが同期光学フォーマット（ＳＯＮＥＴ）
    であり、前記第２フォーマットの前記データ・ストリー
    ムが非同期転送モード（ＡＴＭ）フォーマットであるこ
    とを特徴とするライン・インターフェイス装置。
  14. 【請求項１４】 請求項１３記載のライン・インターフ
    ェイス装置において、前記ＳＯＮＥＴデータ・ストリー
    ムが２．４８８Ｇｂｐｓの搬送周波数を有し、前記ＡＴ
    Ｍデータ・ストリームが６２２Ｍｂｐｓの搬送周波数を
    有することを特徴とするライン・インターフェイス装
    置。
  15. 【請求項１５】 請求項１３記載のライン・インターフ
    ェイス装置において、さらに、光学第１データ・ストリ
    ームを前記第１フォーマット・コンバータのための電気
    第１データ・ストリームに変換する光学−電気信号コン
    バータと、前記第２フォーマット・コンバータからの電
    気第１データ・ストリームを光学第１データ・ストリー
    ムに変換する電気−光学信号コンバータとを包含するこ
    とを特徴とするライン・インターフェイス装置。
JP35966697A 1996-12-30 1997-12-26 広い帯域幅のネットワークを狭い帯域幅のネットワーク構造に適用するためのライン・インターフェイス装置 Abandoned JPH10285184A (ja)

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US08/778203 1996-12-30
US08/778,203 US6002692A (en) 1996-12-30 1996-12-30 Line interface unit for adapting broad bandwidth network to lower bandwidth network fabric

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JP35966697A Abandoned JPH10285184A (ja) 1996-12-30 1997-12-26 広い帯域幅のネットワークを狭い帯域幅のネットワーク構造に適用するためのライン・インターフェイス装置

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DE (1) DE19758149A1 (ja)
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