JP2856104B2 - Ａｔｍスイッチ - Google Patents
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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Description
【０００１】
【産業上の利用分野】本発明は、複数の入力ポートに到
着したセルを内部バスを介して複数の出力ポートに配信
するＡＴＭスイッチのトラヒック制御方式に関し、特
に、内部における優先度に応じて制御を行うＡＴＭスイ
ッチのトラヒック制御方式に関する。
着したセルを内部バスを介して複数の出力ポートに配信
するＡＴＭスイッチのトラヒック制御方式に関し、特
に、内部における優先度に応じて制御を行うＡＴＭスイ
ッチのトラヒック制御方式に関する。
【０００２】
【従来の技術】ＡＴＭスイッチの構成方式としては、Ａ
ＴＭセルを蓄えるバッファの位置に関していくつかのタ
イプのものが提案され、また、使用されている。
ＴＭセルを蓄えるバッファの位置に関していくつかのタ
イプのものが提案され、また、使用されている。
【０００３】ＡＴＭスイッチの１つの従来例として、各
入力ポートにバッファを設けた入力バッファ型のスイッ
チがある。このようなスイッチでは、同じ出ポート宛の
セルがスイッチ内で衝突することがないように、各入力
ポートに到着したセルの出ポートへの出力を入力ポート
間にまたがってスケジューリングし、必ず各出力ポート
へ同時に１セルしか到着することがないように制御して
いる。
入力ポートにバッファを設けた入力バッファ型のスイッ
チがある。このようなスイッチでは、同じ出ポート宛の
セルがスイッチ内で衝突することがないように、各入力
ポートに到着したセルの出ポートへの出力を入力ポート
間にまたがってスケジューリングし、必ず各出力ポート
へ同時に１セルしか到着することがないように制御して
いる。
【０００４】上述した従来方式では、入力ポート間にま
たがったスケジューリングの制御が複雑になるという問
題点があり、また、複数の出ポート宛てに配られる、い
わゆる同報セルがあった場合には、１つのセルのスイッ
チングのために宛先出ポート数分の帯域を使ってしまう
という問題点がある。
たがったスケジューリングの制御が複雑になるという問
題点があり、また、複数の出ポート宛てに配られる、い
わゆる同報セルがあった場合には、１つのセルのスイッ
チングのために宛先出ポート数分の帯域を使ってしまう
という問題点がある。
【０００５】一方、出ポート側にバッファを設けた出力
バッファ型のスイッチでは、バッファとして高速なメモ
リが必要となる点が問題となる。
バッファ型のスイッチでは、バッファとして高速なメモ
リが必要となる点が問題となる。
【０００６】図２は出力バッファ型のＡＴＭスイッチの
従来例の構成を示す図である。
従来例の構成を示す図である。
【０００７】図中、２１は内部バス、２２1〜２２nは入
力ポート、２３1〜２３nは出力ポート、２４1〜２４nは
送信回路、２５1〜２５nは受信回路、２６1〜２６nは受
信バッファ、２７はスイッチ制御部である。
力ポート、２３1〜２３nは出力ポート、２４1〜２４nは
送信回路、２５1〜２５nは受信回路、２６1〜２６nは受
信バッファ、２７はスイッチ制御部である。
【０００８】各入力ポート２２1〜２２nより各送信回路
２４1〜２４nにそれぞれ入力されるセルは、送信回路２
４1〜２４nを介して内部バス２１に送信される。各送信
回路２４1〜２４nからの内部バス２１への送信権はスイ
ッチ制御部２７によって制御されている。制御部２７の
具体的な制御方法としては、時分割的にサイクリックに
送信権を各ポートに与える方法等が挙げられる。
２４1〜２４nにそれぞれ入力されるセルは、送信回路２
４1〜２４nを介して内部バス２１に送信される。各送信
回路２４1〜２４nからの内部バス２１への送信権はスイ
ッチ制御部２７によって制御されている。制御部２７の
具体的な制御方法としては、時分割的にサイクリックに
送信権を各ポートに与える方法等が挙げられる。
【０００９】各送信回路２４1〜２４nは、内部に数セル
分のバッファを用い、スイッチ制御部２７の送信権信号
に従ってセルを内部バス２１に送信する。内部バス２１
上に多重されたセルは、各ポートの受信回路２５1〜２
５nによりヘッダ部がチェックされ、該当するポート宛
のセルのみが取り込まれて受信バッファ２６1〜２６nに
受信される。
分のバッファを用い、スイッチ制御部２７の送信権信号
に従ってセルを内部バス２１に送信する。内部バス２１
上に多重されたセルは、各ポートの受信回路２５1〜２
５nによりヘッダ部がチェックされ、該当するポート宛
のセルのみが取り込まれて受信バッファ２６1〜２６nに
受信される。
【００１０】出力バッファ型のスイッチでは、内部バス
２１のスループットは、各入力ポートのスループットの
合計より大きい。ここで、各入力ポート２２1〜２２nお
よび各出力ポート２３1〜２３nの回線速度を全てｍｂｉ
ｔ／ｓｅｃとすると、内部バス２１のスループットはｎ
×ｍｂｉｔ／ｓｅｃ以上有る。従って、各入力ポートか
ら見れば、たとえセルが連続して到着しても、セルが１
つポートに到着する時間内に必ずセルを１つ内部バスに
送出することができるため、入力ポート側にはタイミン
グ調整用のバッファとして数セル分用意しておけば十分
である。すなわち、入力ポート側ではセルの廃棄は起こ
らない（以後、入力ポートに回線速度いっぱいの速度で
セルが連続して到着する場合のセルの到着時間の間隔を
１セル時間と呼ぶことにする）。
２１のスループットは、各入力ポートのスループットの
合計より大きい。ここで、各入力ポート２２1〜２２nお
よび各出力ポート２３1〜２３nの回線速度を全てｍｂｉ
ｔ／ｓｅｃとすると、内部バス２１のスループットはｎ
×ｍｂｉｔ／ｓｅｃ以上有る。従って、各入力ポートか
ら見れば、たとえセルが連続して到着しても、セルが１
つポートに到着する時間内に必ずセルを１つ内部バスに
送出することができるため、入力ポート側にはタイミン
グ調整用のバッファとして数セル分用意しておけば十分
である。すなわち、入力ポート側ではセルの廃棄は起こ
らない（以後、入力ポートに回線速度いっぱいの速度で
セルが連続して到着する場合のセルの到着時間の間隔を
１セル時間と呼ぶことにする）。
【００１１】一方、出力ポート側では輻輳によるセルの
廃棄が起こる可能性がある。例えば、同時に複数の入力
ポートから特定の出力ポート宛のセルが到着した場合、
つまり、１セル時間内に複数のセルが特定の出力ポート
に到着することになる。この場合、バッファから出力さ
れるのは１セル時間内に１セルだけなので、入力される
セルの方が多くなってバッファにセルが除々に溜まり、
最終的にはバッファオーバーフローとなってセルが廃棄
されることになる。
廃棄が起こる可能性がある。例えば、同時に複数の入力
ポートから特定の出力ポート宛のセルが到着した場合、
つまり、１セル時間内に複数のセルが特定の出力ポート
に到着することになる。この場合、バッファから出力さ
れるのは１セル時間内に１セルだけなので、入力される
セルの方が多くなってバッファにセルが除々に溜まり、
最終的にはバッファオーバーフローとなってセルが廃棄
されることになる。
【００１２】また、出側の回線の速度がスイッチの出力
ポートの速度より遅い場合には、更に頻繁にセルの廃棄
が起こる可能性がある。
ポートの速度より遅い場合には、更に頻繁にセルの廃棄
が起こる可能性がある。
【００１３】上記のように、出力ポート側では輻輳が起
こる可能性があるので、受信バッファ２６1〜２６nは十
分大きなバッファでなければならない。しかしながら、
以上の説明からわかるように、受信バッファ２６1〜２
６nは、内部バス２１の速度で入力されるセルを取り込
むので、ｎ×ｍｂｉｔ／秒の速度（つまり入力ポートの
速度のｍ倍）でデータの書き込みができなければならな
い。ｎ×ｍｂｉｔ／秒が数Ｇｂｐｓ〜数十Ｇｂｐｓとな
る大容量のスイッチでは、データ速度が高速なことから
外付けのメモリでは対応できず、また、現在のＬＳＩに
おいては、内部に大容量の高速メモリをもたせることは
規模的に困難である。
こる可能性があるので、受信バッファ２６1〜２６nは十
分大きなバッファでなければならない。しかしながら、
以上の説明からわかるように、受信バッファ２６1〜２
６nは、内部バス２１の速度で入力されるセルを取り込
むので、ｎ×ｍｂｉｔ／秒の速度（つまり入力ポートの
速度のｍ倍）でデータの書き込みができなければならな
い。ｎ×ｍｂｉｔ／秒が数Ｇｂｐｓ〜数十Ｇｂｐｓとな
る大容量のスイッチでは、データ速度が高速なことから
外付けのメモリでは対応できず、また、現在のＬＳＩに
おいては、内部に大容量の高速メモリをもたせることは
規模的に困難である。
【００１４】以上説明した入力バッファ型のスイッチ
と、出力バッファ型のスイッチの問題点を補う方式とし
て、入力ポートと出力ポートの両方にバッファを配置す
る入出力バッファ型のスイッチが考えられる。入出力バ
ッファ型のスイッチでは、上記出力バッファ型スイッチ
の入力ポート側に大容量のバッファを追加したものであ
る。入力ポート側に追加されるバッファは、ポートの速
度ｍｂｉｔ／ｓの速度でセルの読み書きができればよい
ので、外付けのメモリを用いることができ、大容量化が
可能となる。
と、出力バッファ型のスイッチの問題点を補う方式とし
て、入力ポートと出力ポートの両方にバッファを配置す
る入出力バッファ型のスイッチが考えられる。入出力バ
ッファ型のスイッチでは、上記出力バッファ型スイッチ
の入力ポート側に大容量のバッファを追加したものであ
る。入力ポート側に追加されるバッファは、ポートの速
度ｍｂｉｔ／ｓの速度でセルの読み書きができればよい
ので、外付けのメモリを用いることができ、大容量化が
可能となる。
【００１５】受信バッファがオーバーフローしそうにな
ると、受信バッファからＲＮＲ（レシーブ・ノット・レ
ディ）信号が各入力バッファ宛に出力される。入力バッ
ファ側では、ＲＮＲ信号が出力された出力ポート宛のセ
ルの出力を止めることにより、輻輳状態の出力ポートへ
のセルの入力が一時停止される。
ると、受信バッファからＲＮＲ（レシーブ・ノット・レ
ディ）信号が各入力バッファ宛に出力される。入力バッ
ファ側では、ＲＮＲ信号が出力された出力ポート宛のセ
ルの出力を止めることにより、輻輳状態の出力ポートへ
のセルの入力が一時停止される。
【００１６】上記の方式では、入力バッファは各出力ポ
ート別にセルの読みだしができる構成になっていなけれ
ばならない。もし、ＦＩＦＯのような１つのキュー構成
のバッファが用いられた場合には、ＲＮＲ信号を出力し
ている特定の出力ポート宛のセルがキューの先頭に来た
場合に、他の輻輳が起こっていない出力ポート宛のセル
の送出もできなくなってしまうためである（このような
現象をヘッド・オブ・ラインと呼ぶ）。
ート別にセルの読みだしができる構成になっていなけれ
ばならない。もし、ＦＩＦＯのような１つのキュー構成
のバッファが用いられた場合には、ＲＮＲ信号を出力し
ている特定の出力ポート宛のセルがキューの先頭に来た
場合に、他の輻輳が起こっていない出力ポート宛のセル
の送出もできなくなってしまうためである（このような
現象をヘッド・オブ・ラインと呼ぶ）。
【００１７】例えば、入力バッファにはランダム書き込
み／読みだしができるメモリを用いて、出力ポート別に
独立な論理キューを設ける方法が考えられる。以上述べ
た入出力バッファ型スイッチでは、入力バッファを追加
することにより受信バッファでのセルの廃棄は起こらな
いようにすることができ、また入力バッファは必要な容
量分を外付けメモリで用意することが可能なので、セル
廃棄の問題は一応解決できる。
み／読みだしができるメモリを用いて、出力ポート別に
独立な論理キューを設ける方法が考えられる。以上述べ
た入出力バッファ型スイッチでは、入力バッファを追加
することにより受信バッファでのセルの廃棄は起こらな
いようにすることができ、また入力バッファは必要な容
量分を外付けメモリで用意することが可能なので、セル
廃棄の問題は一応解決できる。
【００１８】しかし、ＡＴＭで運ばれる情報の中には、
電話の音声や動画等の実時間性をもったデータもある。
これら実時間性が要求される通信は、セルの廃棄を防ぐ
だけでは不十分で、遅延時間も一定以内に保たれなけれ
ばならない。これら実時間性が要求される通信の遅延を
他のデータ等のトラヒックと区別して、高優先で扱うこ
とが可能となるよう、ＡＴＭ通信では、予めコネクショ
ンを設定するときに、トラヒックのタイプを指定するこ
とになっている。上記説明した入出力バッファ型のスイ
ッチでは、遅延が許されない高優先の実時間トラヒック
（以後、ＣＢＲ＝Constant Bit Rateトラヒックと呼
ぶ）も低優先のトラヒックも、受信バッファが輻輳した
場合には同様に止められてしまい、優先度毎の遅延制御
を行うことができない。
電話の音声や動画等の実時間性をもったデータもある。
これら実時間性が要求される通信は、セルの廃棄を防ぐ
だけでは不十分で、遅延時間も一定以内に保たれなけれ
ばならない。これら実時間性が要求される通信の遅延を
他のデータ等のトラヒックと区別して、高優先で扱うこ
とが可能となるよう、ＡＴＭ通信では、予めコネクショ
ンを設定するときに、トラヒックのタイプを指定するこ
とになっている。上記説明した入出力バッファ型のスイ
ッチでは、遅延が許されない高優先の実時間トラヒック
（以後、ＣＢＲ＝Constant Bit Rateトラヒックと呼
ぶ）も低優先のトラヒックも、受信バッファが輻輳した
場合には同様に止められてしまい、優先度毎の遅延制御
を行うことができない。
【００１９】
【発明が解決しようとする課題】上述した従来のＡＴＭ
スイッチのうち、入力バッファ型のスイッチはスケジュ
ーリングの制御が複雑となり、また、同報セルがあった
場合には宛先出ポート分の帯域が使用されるという問題
点がある。
スイッチのうち、入力バッファ型のスイッチはスケジュ
ーリングの制御が複雑となり、また、同報セルがあった
場合には宛先出ポート分の帯域が使用されるという問題
点がある。
【００２０】出力バッファ型のスイッチにおいては、出
力ポート側にて輻輳によるセルの廃棄が発生するという
問題点がある。
力ポート側にて輻輳によるセルの廃棄が発生するという
問題点がある。
【００２１】入出力バッファ型のスイッチにおいては、
セル廃棄は防がれるものの、受信バッファが輻輳した場
合には遅延が許されない高優先のトレヒックも低優先の
トラヒックと同様に止められてしまうという問題点があ
る。
セル廃棄は防がれるものの、受信バッファが輻輳した場
合には遅延が許されない高優先のトレヒックも低優先の
トラヒックと同様に止められてしまうという問題点があ
る。
【００２２】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、セル廃棄を防
止するとともにトラヒック種類別の輻輳制御を行うこと
によりＣＢＲトラヒックの遅延特性を満たすことのでき
るＡＴＭスイッチを実現することを目的とする。
る問題点に鑑みてなされたものであって、セル廃棄を防
止するとともにトラヒック種類別の輻輳制御を行うこと
によりＣＢＲトラヒックの遅延特性を満たすことのでき
るＡＴＭスイッチを実現することを目的とする。
【００２３】
【００２４】
【課題を解決するための手段】本発明のＡＴＭスイッチ
は、複数の入力ポートおよび出力ポートのそれぞれにセ
ルを蓄える入力バッファメモリおよび出力バッファメモ
リが設けられ、各入力ポートと各出力ポートの間に設け
られたスイッチ本体により各入力ポートに到着したセル
を出力ポートに配信するＡＴＭスイッチにおいて、各入
力バッファメモリには、各出力ポートに対応するととも
に複数のトラヒック種類毎に論理的に独立し、かつ、メ
モリ領域を共有するキューが設けられ、各出力バッファ
メモリには、前記複数のトラヒック種類毎に論理的に独
立し、かつ、メモリ領域を共有するキューが設けられて
おり、各出力バッファメモリは、残りメモリ量が第１の
しきい値以下になったときには第１のオーバーフロー信
号を各入力バッファメモリに対して出力し、各入力バッ
ファメモリは、第１のオーバーフロー信号を受け付ける
と、第１のオーバーフロー信号を出力した出力バッファ
メモリに対しては、入力バッファメモリ内の該出力バッ
ファに対応する出力ポート宛のキューのうち、優先度が
低いトラヒック種類に対応したキューの出力を停止する
ことを特徴とする。
は、複数の入力ポートおよび出力ポートのそれぞれにセ
ルを蓄える入力バッファメモリおよび出力バッファメモ
リが設けられ、各入力ポートと各出力ポートの間に設け
られたスイッチ本体により各入力ポートに到着したセル
を出力ポートに配信するＡＴＭスイッチにおいて、各入
力バッファメモリには、各出力ポートに対応するととも
に複数のトラヒック種類毎に論理的に独立し、かつ、メ
モリ領域を共有するキューが設けられ、各出力バッファ
メモリには、前記複数のトラヒック種類毎に論理的に独
立し、かつ、メモリ領域を共有するキューが設けられて
おり、各出力バッファメモリは、残りメモリ量が第１の
しきい値以下になったときには第１のオーバーフロー信
号を各入力バッファメモリに対して出力し、各入力バッ
ファメモリは、第１のオーバーフロー信号を受け付ける
と、第１のオーバーフロー信号を出力した出力バッファ
メモリに対しては、入力バッファメモリ内の該出力バッ
ファに対応する出力ポート宛のキューのうち、優先度が
低いトラヒック種類に対応したキューの出力を停止する
ことを特徴とする。
【００２５】この場合、スイッチ本体には、入力バッフ
ァメモリより送られてきたセルを一時的に蓄えて出力バ
ッファメモリに送出する複数の受信バッファメモリを有
し、各出力バッファメモリは、残りメモリ量が第２のし
きい値以下になったときには第２のオーバーフロー信号
をスイッチ本体に対して出力し、各受信バッファメモリ
は、第２のオーバーフロー信号を受け付けると、第２の
オーバーフロー信号を出力した出力バッファメモリに対
してはセルの送出を停止することとしてもよい。
ァメモリより送られてきたセルを一時的に蓄えて出力バ
ッファメモリに送出する複数の受信バッファメモリを有
し、各出力バッファメモリは、残りメモリ量が第２のし
きい値以下になったときには第２のオーバーフロー信号
をスイッチ本体に対して出力し、各受信バッファメモリ
は、第２のオーバーフロー信号を受け付けると、第２の
オーバーフロー信号を出力した出力バッファメモリに対
してはセルの送出を停止することとしてもよい。
【００２６】さらに、各受信バッファメモリは、残りメ
モリ量が第３のしきい値以下になったときには第３のオ
ーバーフロー信号を各入力バッファメモリに対して出力
し、各入力バッファメモリは、第３のオーバーフロー信
号を受け付けると、第３のオーバーフロー信号を出力し
た受信バッファメモリに対してはセルの送出を停止する
こととしてもよい。
モリ量が第３のしきい値以下になったときには第３のオ
ーバーフロー信号を各入力バッファメモリに対して出力
し、各入力バッファメモリは、第３のオーバーフロー信
号を受け付けると、第３のオーバーフロー信号を出力し
た受信バッファメモリに対してはセルの送出を停止する
こととしてもよい。
【００２７】
【作用】上記のように構成される本発明によれば、スイ
ッチの出力側でトラヒックの輻輳が起きた場合、オーバ
ーフロー信号（第１のオーバーフロー信号）が出力さ
れ、これを受けて優先度が低いトラヒック種別に対応し
たキューの出力が停止される。このように、輻輳が生じ
た出力ポート宛の全てのセルのスイッチングが一律に一
旦停止することなく、優先度に応じて複数段階で制御す
ることが可能となる。
ッチの出力側でトラヒックの輻輳が起きた場合、オーバ
ーフロー信号（第１のオーバーフロー信号）が出力さ
れ、これを受けて優先度が低いトラヒック種別に対応し
たキューの出力が停止される。このように、輻輳が生じ
た出力ポート宛の全てのセルのスイッチングが一律に一
旦停止することなく、優先度に応じて複数段階で制御す
ることが可能となる。
【００２８】即ち、輻輳が生じた場合に優先度の低いト
ラヒックを先に停止することにより、遅延に対して優先
度の高いトラヒックのセルを遅延無くスイッチングでき
る。
ラヒックを先に停止することにより、遅延に対して優先
度の高いトラヒックのセルを遅延無くスイッチングでき
る。
【００２９】また、本発明は、出回線の速度がスイッチ
の出力ポートの速度以下であるために生じた輻輳、ある
いはスイッチの出力ポートの出力が更に複数の出回線に
分岐しており、その複数の出回線の内のいくつかが輻輳
した場合に有効である。このような場合には、第２のオ
ーバーフロー信号が出力されるように第２のしきい値を
決定することで入力ポートからのセル送出が停止され、
セル廃棄を防ぐことができる。
の出力ポートの速度以下であるために生じた輻輳、ある
いはスイッチの出力ポートの出力が更に複数の出回線に
分岐しており、その複数の出回線の内のいくつかが輻輳
した場合に有効である。このような場合には、第２のオ
ーバーフロー信号が出力されるように第２のしきい値を
決定することで入力ポートからのセル送出が停止され、
セル廃棄を防ぐことができる。
【００３０】また、スイッチの出力ポートの速度以上の
トラヒックが連続的に特定の出力ポートに集中した場合
には、スイッチ内の受信バッファメモリがオーバーフロ
ー信号を出力するように第３のしきい値を定めることで
入力ポートからのセル送出が停止される。この場合に
は、先の従来技術の項で述べたスイッチ内の受信バッフ
ァのしきい値によるＲＮＲで、優先度に関係なく、該輻
輳している受信バッファ宛のセルが停止されてしまい優
先度の制御は効かない。
トラヒックが連続的に特定の出力ポートに集中した場合
には、スイッチ内の受信バッファメモリがオーバーフロ
ー信号を出力するように第３のしきい値を定めることで
入力ポートからのセル送出が停止される。この場合に
は、先の従来技術の項で述べたスイッチ内の受信バッフ
ァのしきい値によるＲＮＲで、優先度に関係なく、該輻
輳している受信バッファ宛のセルが停止されてしまい優
先度の制御は効かない。
【００３１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００３２】図１は、本発明のトラヒック制御方式が行
われるＡＴＭスイッチの一実施例の構成を示すブロック
図である。
われるＡＴＭスイッチの一実施例の構成を示すブロック
図である。
【００３３】図１において、１１1〜１１nは入力バッフ
ァ、１２はＡＴＭスイッチ本体、１３はＡＴＭスイッチ
本体１２内のアクセス制御部、１４は内部バス、１５1
〜１５nはＡＴＭスイッチ本体内の受信バッファ、１６1
〜１６nは出力バッファ、１７1〜１７nはスイッチの出
力ポート、１８1〜１８nは第１のＲＮＲ信号（第１のオ
ーバーフロー信号）、１９1〜１９nは第２のＲＮＲ信号
（第２のオーバーフロー信号）、１１０１は多重回路、
１１０２は第３のＲＮＲ信号、１１０３1〜１１０３nは
第４のＲＮＲ信号（第３のオーバーフロー信号）、１１
０４は多重回路、１１０５は第５のＲＮＲ信号である。
ァ、１２はＡＴＭスイッチ本体、１３はＡＴＭスイッチ
本体１２内のアクセス制御部、１４は内部バス、１５1
〜１５nはＡＴＭスイッチ本体内の受信バッファ、１６1
〜１６nは出力バッファ、１７1〜１７nはスイッチの出
力ポート、１８1〜１８nは第１のＲＮＲ信号（第１のオ
ーバーフロー信号）、１９1〜１９nは第２のＲＮＲ信号
（第２のオーバーフロー信号）、１１０１は多重回路、
１１０２は第３のＲＮＲ信号、１１０３1〜１１０３nは
第４のＲＮＲ信号（第３のオーバーフロー信号）、１１
０４は多重回路、１１０５は第５のＲＮＲ信号である。
【００３４】入力バッファ１１1〜１１nは各入力ポート
毎に設けられている。各入力バッファ１１1〜１１nは、
例えばランダムアクセスメモリで構成され、内部に各出
力ポート数×２個の論理的なキューを有する。
毎に設けられている。各入力バッファ１１1〜１１nは、
例えばランダムアクセスメモリで構成され、内部に各出
力ポート数×２個の論理的なキューを有する。
【００３５】それぞれのキューは、各出力ポート別に高
優先のＣＢＲ用およびその他低優先のＡＢＲ（Availabl
e Bit Rate）用の２つずつのキューからなる。各キュー
は全体のメモリ容量を共有するものであり、それぞれの
キューに固定的に容量を割り当てる必要はない。
優先のＣＢＲ用およびその他低優先のＡＢＲ（Availabl
e Bit Rate）用の２つずつのキューからなる。各キュー
は全体のメモリ容量を共有するものであり、それぞれの
キューに固定的に容量を割り当てる必要はない。
【００３６】各キュー内に蓄えられたセルは、各出力ポ
ート別に順番にアクセス制御部１３を経由して内部バス
１４に入力され、所定の宛先ポートへ出力される。同じ
入力バッファ中の同じ出力ポート宛の２つの優先度のキ
ューの間では、ＣＢＲ用のキューが優先され、ＣＢＲ用
のキュー内にセルがある場合には必ずＣＢＲ用のキュー
から出力される。低優先キュー内のセルが出力されるの
は、ＣＢＲ用キュー内にセルが無いときだけである。
ート別に順番にアクセス制御部１３を経由して内部バス
１４に入力され、所定の宛先ポートへ出力される。同じ
入力バッファ中の同じ出力ポート宛の２つの優先度のキ
ューの間では、ＣＢＲ用のキューが優先され、ＣＢＲ用
のキュー内にセルがある場合には必ずＣＢＲ用のキュー
から出力される。低優先キュー内のセルが出力されるの
は、ＣＢＲ用キュー内にセルが無いときだけである。
【００３７】アクセス制御部１３は各入力バッファから
の内部バスへのアクセスの制御を行う回路で、従来技術
の項で説明したように、例えば、単純に順番に各入力ポ
ートごとに送出権を渡す制御でもよい。内部バス１４は
時分割バスで、従来技術の説明の項で述べたように、各
入力スイッチポートの速度のｎ倍の速度があるので、１
セル時間内に必ず各入力ポートから１セルずつ送信でき
ることが保証されている。
の内部バスへのアクセスの制御を行う回路で、従来技術
の項で説明したように、例えば、単純に順番に各入力ポ
ートごとに送出権を渡す制御でもよい。内部バス１４は
時分割バスで、従来技術の説明の項で述べたように、各
入力スイッチポートの速度のｎ倍の速度があるので、１
セル時間内に必ず各入力ポートから１セルずつ送信でき
ることが保証されている。
【００３８】受信バッファ１５1〜１５nは各出力ポート
毎に設けられており、従来技術の項で述べたように、各
受信バッファ１５1〜１５nは内部バスの速度で動作する
メモリで、一般に出力バッファ１６1〜１６nと比べると
メモリ容量は格段に少ない。
毎に設けられており、従来技術の項で述べたように、各
受信バッファ１５1〜１５nは内部バスの速度で動作する
メモリで、一般に出力バッファ１６1〜１６nと比べると
メモリ容量は格段に少ない。
【００３９】出力バッファ１６1〜１６nは入力バッファ
１１1〜１１nと同様にランダムアクセスメモリから構成
されており、内部にＣＢＲ用と低優先トラヒック用の２
つずつの論理キューを持っている。各キューは全体の出
力バッファのメモリ容量を共有しており、各キュー毎に
固定的に容量を割り当てておく必要はない。各出力バッ
ファ１６1〜１６nの空き領域の容量は、逐次検出されて
いる。
１１1〜１１nと同様にランダムアクセスメモリから構成
されており、内部にＣＢＲ用と低優先トラヒック用の２
つずつの論理キューを持っている。各キューは全体の出
力バッファのメモリ容量を共有しており、各キュー毎に
固定的に容量を割り当てておく必要はない。各出力バッ
ファ１６1〜１６nの空き領域の容量は、逐次検出されて
いる。
【００４０】空き領域の大きさを示すために、論理的に
アイドルキューというものを定義する。アイドルキュー
の大きさは、その時点での空きバッファ領域の容量を示
しており、例えばアイドルキューの長さ＝０は、全ての
バッファ領域が使用されていることを示す。各アイドル
キューにはしきい値（Ａ），（Ｂ）が２つずつ設定され
ており、アイドルキューの長さが第１のしきい値（Ｂ）
を下回ると第１のＲＮＲ信号１８1〜１８nが出力され
る。
アイドルキューというものを定義する。アイドルキュー
の大きさは、その時点での空きバッファ領域の容量を示
しており、例えばアイドルキューの長さ＝０は、全ての
バッファ領域が使用されていることを示す。各アイドル
キューにはしきい値（Ａ），（Ｂ）が２つずつ設定され
ており、アイドルキューの長さが第１のしきい値（Ｂ）
を下回ると第１のＲＮＲ信号１８1〜１８nが出力され
る。
【００４１】各出力バッファ１６1〜１６nから出力され
た第１のＲＮＲ信号１８1〜１８nは、多重回路１１０１
で多重されることにより第３のＲＮＲ信号１１０２が生
成され、各入力バッファ１１1〜１１nに入力される。
た第１のＲＮＲ信号１８1〜１８nは、多重回路１１０１
で多重されることにより第３のＲＮＲ信号１１０２が生
成され、各入力バッファ１１1〜１１nに入力される。
【００４２】上記の第３のＲＮＲ信号１１０２は、出力
バッファ１６1〜１６nのうちの第１のＲＮＲ信号を送出
した出力バッファ１６1〜１６nの識別番号を含んでお
り、第３のＲＮＲ信号１１０２を受信した各入力バッフ
ァ１１1〜１１nは、第１のＲＮＲ信号１８1〜１８nを出
力した出力バッファ１６1〜１６nに対しては第１のＲＮ
Ｒ信号１８1〜１８nが解除されるまで該出力バッファ宛
のセルのうちの低優先キューからの送信を停止する。こ
の間、優先度の高いＣＢＲキューからの送信は許されて
おり、これにより本発明の目的である優先度別のトラヒ
ック制御が可能となっている。
バッファ１６1〜１６nのうちの第１のＲＮＲ信号を送出
した出力バッファ１６1〜１６nの識別番号を含んでお
り、第３のＲＮＲ信号１１０２を受信した各入力バッフ
ァ１１1〜１１nは、第１のＲＮＲ信号１８1〜１８nを出
力した出力バッファ１６1〜１６nに対しては第１のＲＮ
Ｒ信号１８1〜１８nが解除されるまで該出力バッファ宛
のセルのうちの低優先キューからの送信を停止する。こ
の間、優先度の高いＣＢＲキューからの送信は許されて
おり、これにより本発明の目的である優先度別のトラヒ
ック制御が可能となっている。
【００４３】第２のしきい値（Ａ）は、第１のしきい値
（Ｂ）より小さな値が設定されており、アイドルキュー
の長さが第２のしきい値（Ａ）を下回ると第２のＲＮＲ
信号１９1〜１９nが対応する各受信バッファ１５1〜１
５nに入力される。
（Ｂ）より小さな値が設定されており、アイドルキュー
の長さが第２のしきい値（Ａ）を下回ると第２のＲＮＲ
信号１９1〜１９nが対応する各受信バッファ１５1〜１
５nに入力される。
【００４４】第２のしきい値（Ａ）は、出力バッファの
残り容量がほとんど無いときに第２のＲＮＲ信号１９1
〜１９nが送信されるように設定されており、従って第
２のＲＮＲを受信した受信バッファ１５1〜１５nは、出
力バッファ１６1〜１６nへのセルの送信を停止する。こ
のときには、優先度に関係なく全てのセルの送信が停止
される。
残り容量がほとんど無いときに第２のＲＮＲ信号１９1
〜１９nが送信されるように設定されており、従って第
２のＲＮＲを受信した受信バッファ１５1〜１５nは、出
力バッファ１６1〜１６nへのセルの送信を停止する。こ
のときには、優先度に関係なく全てのセルの送信が停止
される。
【００４５】各受信バッファ１５1〜１５nにも、しきい
値がそれぞれ１つずつ設定されており、各受信バッファ
１５1〜１５n内のセルの量がこのしきい値を超えると第
４のＲＮＲ信号１１０３1〜１１０３nが多重回路１１０
４に入力される。多重回路１１０４は、１１０１と同様
に第４のＲＮＲ信号の送信元の出力バッファ番号を含む
第５のＲＮＲ信号１１０５を生成し、各入力バッファ１
１1〜１１nに入力する。各入力バッファ１１1〜１１
nは、第５のＲＮＲ信号を受信すると、その中に示され
ている第４のＲＮＲ発信元の受信ポート宛のセルの出力
を停止する。この場合には、ＣＢＲキューと低優先キュ
ーの双方共の出力を停止する。
値がそれぞれ１つずつ設定されており、各受信バッファ
１５1〜１５n内のセルの量がこのしきい値を超えると第
４のＲＮＲ信号１１０３1〜１１０３nが多重回路１１０
４に入力される。多重回路１１０４は、１１０１と同様
に第４のＲＮＲ信号の送信元の出力バッファ番号を含む
第５のＲＮＲ信号１１０５を生成し、各入力バッファ１
１1〜１１nに入力する。各入力バッファ１１1〜１１
nは、第５のＲＮＲ信号を受信すると、その中に示され
ている第４のＲＮＲ発信元の受信ポート宛のセルの出力
を停止する。この場合には、ＣＢＲキューと低優先キュ
ーの双方共の出力を停止する。
【００４６】なお、以上説明した実施例においては、各
出力バッファ１６1〜１６nのそれぞれは第１のしきい値
（Ｂ）および第２のしきい値（Ａ）との比較を行うこと
により、第１のＲＮＲ信号１８1〜１８nおよび第２のＲ
ＮＲ信号１９1〜１９nを出力し、これに応じて各入力バ
ッファ１１1〜１１nのそれぞれは停止するキューを決定
するとして説明したが、しきい値をさらに多く設定して
さらに多くのＲＮＲ信号を出力し、各入力バッファ１１
1〜１１nのそれぞれは各ＲＮＲ信号に応じて出力するキ
ューをそのトラヒック種類の優先度から決定するものと
してもよい。このような構成とすることにより、例え
ば、ＶＢＲ（Variable Bit Rate）等のトラヒックにつ
いても優先順位を設定することができる。
出力バッファ１６1〜１６nのそれぞれは第１のしきい値
（Ｂ）および第２のしきい値（Ａ）との比較を行うこと
により、第１のＲＮＲ信号１８1〜１８nおよび第２のＲ
ＮＲ信号１９1〜１９nを出力し、これに応じて各入力バ
ッファ１１1〜１１nのそれぞれは停止するキューを決定
するとして説明したが、しきい値をさらに多く設定して
さらに多くのＲＮＲ信号を出力し、各入力バッファ１１
1〜１１nのそれぞれは各ＲＮＲ信号に応じて出力するキ
ューをそのトラヒック種類の優先度から決定するものと
してもよい。このような構成とすることにより、例え
ば、ＶＢＲ（Variable Bit Rate）等のトラヒックにつ
いても優先順位を設定することができる。
【００４７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００４８】請求項１および請求項２に記載のものにお
いては、スイッチの出力側でトラヒックの輻輳が起きた
場合、輻輳が生じた出力ポート宛の全てのセルのスイッ
チングが一律に一旦停止することなく、優先度に応じて
複数段階で制御することができ、ＣＢＲトラヒックの遅
延特性を満たすものとすることができる効果がある。
いては、スイッチの出力側でトラヒックの輻輳が起きた
場合、輻輳が生じた出力ポート宛の全てのセルのスイッ
チングが一律に一旦停止することなく、優先度に応じて
複数段階で制御することができ、ＣＢＲトラヒックの遅
延特性を満たすものとすることができる効果がある。
【００４９】請求項３に記載のものにおいては、上記効
果に加えて、出回線の速度がスイッチの出力ポートの速
度以下であるために生じた輻輳、あるいはスイッチの出
力ポートの出力が更に複数の出回線に分岐しており、そ
の複数の出回線の内のいくつかが輻輳した場合のセル廃
棄を防ぐことができる。
果に加えて、出回線の速度がスイッチの出力ポートの速
度以下であるために生じた輻輳、あるいはスイッチの出
力ポートの出力が更に複数の出回線に分岐しており、そ
の複数の出回線の内のいくつかが輻輳した場合のセル廃
棄を防ぐことができる。
【００５０】請求項４に記載のものにおいては、上記各
効果に加えて、スイッチの出力ポートの速度以上のトラ
ヒックが連続的に特定の出力ポートに集中して輻輳が発
生下場合のセル廃棄を防ぐことができる効果がある。
効果に加えて、スイッチの出力ポートの速度以上のトラ
ヒックが連続的に特定の出力ポートに集中して輻輳が発
生下場合のセル廃棄を防ぐことができる効果がある。
【図１】本発明のトラヒック制御方式を実現するための
入出力バッファ型のＡＴＭスイッチの一実施例の構成図
である。
入出力バッファ型のＡＴＭスイッチの一実施例の構成図
である。
【図２】従来の出力バッファ型のＡＴＭスイッチの構成
図である。
図である。
１１1〜１１n 入力バッファ １２ アクセス制御部 １３ ＡＴＭスイッチ本体 １４ 内部バス １５1〜１５n 受信バッファ １６1〜１６n 出力バッファ １７1〜１７n 出力ポート １８1〜１８n 第１のＲＮＲ信号 １８1〜１９n 第２のＲＮＲ信号 １１０１ 多重回路 １１０２ 第３のＲＮＲ信号 １１０３1〜１１０３n 第４のＲＮＲ信号 １１０４ 多重回路 １１０５ 第５のＲＮＲ信号
フロントページの続き (56)参考文献 特開 昭63−209247（ＪＰ，Ａ) 特開 平７−177179（ＪＰ，Ａ) 特開 平６−197128（ＪＰ，Ａ) 特開 平３−230641（ＪＰ，Ａ) 特開 平３−198552（ＪＰ，Ａ) 信学技報 ＳＳＥ93−６ 信学技報 ＳＳＥ95−125 信学技報 ＳＳＥ96−45 1996年電子情報通信学会総合大会 Ｂ −741 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56 H04L 12/28
Claims (3)
- 【請求項１】 複数の入力ポートおよび出力ポートのそ
れぞれにセルを蓄える入力バッファメモリおよび出力バ
ッファメモリが設けられ、各入力ポートと各出力ポート
の間に設けられたスイッチ本体により各入力ポートに到
着したセルを出力ポートに配信するＡＴＭスイッチにお
いて、 各入力バッファメモリには、各出力ポートに対応すると
ともに複数のトラヒック種類毎に論理的に独立し、か
つ、メモリ領域を共有するキューが設けられ、 各出力バッファメモリには、前記複数のトラヒック種類
毎に論理的に独立し、かつ、メモリ領域を共有するキュ
ーが設けられており、 各出力バッファメモリは、残りメモリ量が第１のしきい
値以下になったときには第１のオーバーフロー信号を各
入力バッファメモリに対して出力し、 各入力バッファメモリは、第１のオーバーフロー信号を
受け付けると、第１のオーバーフロー信号を出力した出
力バッファメモリに対しては、入力バッファメモリ内の
該出力バッファに対応する出力ポート宛のキューのう
ち、優先度が低いトラヒック種類に対応したキューの出
力を停止することを特徴とするＡＴＭスイッチ。 - 【請求項２】 請求項１記載のＡＴＭスイッチにおい
て、 スイッチ本体には、入力バッファメモリより送られてき
たセルを一時的に蓄えて出力バッファメモリに送出する
複数の受信バッファメモリを有し、 各出力バッファメモリは、残りメモリ量が第２のしきい
値以下になったときには第２のオーバーフロー信号をス
イッチ本体に対して出力し、各受信バッファメモリ は、第２のオーバーフロー信号を
受け付けると、第２のオーバーフロー信号を出力した出
力バッファメモリに対してはセルの送出を停止すること
を特徴とするＡＴＭスイッチ。 - 【請求項３】 請求項２に記載のＡＴＭスイッチにおい
て、 各受信バッファメモリは、残りメモリ量が第３のしきい
値以下になったときには第３のオーバーフロー信号を各
入力バッファメモリに対して出力し、 各入力バッファメモリは、第３のオーバーフロー信号を
受け付けると、第３のオーバーフロー信号を出力した受
信バッファメモリに対してはセルの送出を停止すること
を特徴とするＡＴＭスイッチ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221795A JP2856104B2 (ja) | 1995-04-18 | 1995-04-18 | Ａｔｍスイッチ |
| US08/633,214 US5774453A (en) | 1995-04-18 | 1996-04-16 | Input/output buffer type ATM switch |
| AU50726/96A AU710694B2 (en) | 1995-04-18 | 1996-04-17 | An ATM switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9221795A JP2856104B2 (ja) | 1995-04-18 | 1995-04-18 | Ａｔｍスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288953A JPH08288953A (ja) | 1996-11-01 |
| JP2856104B2 true JP2856104B2 (ja) | 1999-02-10 |
Family
ID=14048283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9221795A Expired - Fee Related JP2856104B2 (ja) | 1995-04-18 | 1995-04-18 | Ａｔｍスイッチ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5774453A (ja) |
| JP (1) | JP2856104B2 (ja) |
| AU (1) | AU710694B2 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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