JP3589660B2 - アクセス制御ａｔｍスイッチ - Google Patents

Description

【０００１】
（発明の背景）
（発明の分野）
本発明はＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）スイッチに関し、特にＡＴＭ交換システム内におけるフロー制御及び等時性トラフィックの実現に関する。
【０００２】
（関連技術の説明）
“セルリレー”としても知られる同期転送モード（ＡＴＭ）は広範なデータレートスペクトラムにわたってデータを同時に多重化及び交換する公衆網の要求を満たすように設計された電気通信標準に基づいた技術である。このような要求はマルチメディア、高速データ及び画像アプリケーションの出現によるものである。ＡＴＭは高速パケット交換概念に基づく統計的多重化及び交換方法であり、今日のデジタルスイッチにより使用される回路交換技術と根源的に決別するものである。ＡＴＭでは音声、データ、及びビデオ通信の３種の各トラフィック内の情報フローを個別の“セル”へ分割し、各セルがアドレスすなわちセル内の情報を配送すべき位置を指定する方向を含むようにして、音声、データ、及びビデオ通信に対する専用回路が提供される。方向命令がラベルの形でセルにより運ばれる情報へ加えられ、セルがスイッチを介して送られる時にＡＴＭにより処理される。
広帯域ＡＴＭ交換アーキテクチュアの設計を進める際の要因がいくつかある。１．音声からビデオ及びデータにわたる広範なトラフィックタイプに対処する必要性、
２．スイッチの高い動作速度（１５５Ｍｂ／ｓから１．２Ｇｂ／ｓ以上）、及び
３．データ通信のバースト性。
中央位置に大型交換機を配置した通信網が展開され続けられると、大規模なＡＴＭ交換機が必要となってくる。このような交換機がＳＯＮＥＴ ＳＴＳ−３レート（１５５Ｍｂ／ｓ）で作動する５０，０００−１００，０００の顧客に対処する場合、交換機−顧客インターフェイスにおける総顧客アクセス容量は各方向において毎秒およそ１０テラビット（Ｔｂ／ｓ）となる。任意の一つの時間に１０人中１人の顧客しか割り当てられたアクセス容量を使用しない場合、この大規模ＡＴＭ交換機のコアはおよそ１Ｔｂ／ｓのトラフィックを交換できなければならず、今日の市内デジタル交換機の容量よりも数桁大きくなる。
過去、いくつかの高性能交換方式が提案されている。これらの交換方式はさまざまなアーキテクチュア−内部バッファー、入力バッファー、出力バッファー、共有バッファー、もしくはそれらのさまざまな組合せへ分類することができる。内部バッファースイッチはバッファーされたバンヤン網を含んでいる。中間段にシングルセルバッファーを有し、かつトラフィックパターンが均一で平衡しているものとすれば、バンヤンスイッチの最大スループットは大規模ＡＴＭスイッチに必要なスループットの僅か４５％に過ぎない。入力バッファーアーキテクチュアは呼出音保留、もしくは並列中央衝突解消付きセルフルーティングクロスバー網を有するバッチャー−バンヤン網を含んでいる。ＨＯＬ（ｈｅａｄ−ｏｆ−ｌｉｎｅ）ブロッキングにより、その最大スループットは所要スループットのおよそ５８％となる。各入力ポートの２つのセルの他との競合を許すような技術により入力バッファーアーキテクチュアの最大スループットはおよそ７０％まで高められる。
【０００３】
他種のＡＴＭ交換アーキテクチュアにもそれ自体の利点がある。例えば、出力バッファリング付きスイッチは大規模交換アーキテクチュアにおいて最善の遅延／スループット性能を示すことが判っている。共有バッファーアーキテクチュアではメモリの利用度が著しく改善される。従来技術の他のスイッチとして混成入出力バッファー付きスイッチや内部及び出力バッファー付きサンシャインスイッチが含まれる。ポイント−ポイントスイッチの他にも、いくつかのマルチキャストＡＴＭスイッチが提案されている。
各種のスイッチアーキテクチュアにはそれ自体の利点及び欠点がある。例えば、バッチャー−バンヤン網はスイッチ要素がクロスバー網よりも少ないが、相互結合ワイヤが段間で同じではなく、かつワイヤ長の差が網の成長と共に増大するため各段において全信号を同期化させることが一層困難である。したがって、クロスバー網の方が相互結合はより均一で規則正しいものとなり同期化が容易になるが、スイッチ要素も多くなる。
従来技術の大概のスイッチ、及び現在ＡＴＭ交換の領域で研究されている大概のスイッチ、はその最大突出トラフィック負荷の元で作動する大規模中央交換機に必要な交換能力を提供するためにより大きく複雑なスイッチコアを開発することに向けられている。セルがスイッチコアを通過する高い確率を保証するのに必要な大きなバッファー及び多数の経路を提供するためにこのようなスイッチでは１ダース以上のＡＴＭチップを利用するネットワークが設計されている。しかしながら、さまざまな通信網内で小さなリレーノードに対して最適設計される高品質ＡＴＭスイッチに対する強いニーズもある。大小にかかわらず、従来技術のＡＴＭスイッチアーキテクチュアではアクセス制御を使用して容量、スループット、及び損失問題を解決するものはなく、等時性サービスを提供できるものもない。
【０００４】
（発明の概要）
一局面において、本発明はスイッチコアマトリクス及びその入出力点に電気的に接続された複数のスイッチポートを具備する非同期転送モード（ＡＴＭ）スイッチである。スイッチポートはスイッチコアマトリクスに対して情報セルを送受信する。スイッチコアマトリクスは複数のロー、コラム、及びそのクロスポイントを通るマトリクス上の入力点から出力点への情報セルの方路を指定する経路を提供する。スイッチコアにはマルチキャスト及びブロードキャスト機能がある。スイッチポートはＡＴＭスイッチと外部通信装置間のインターフェイスを提供する。スイッチポートはまたスイッチコアインターフェイスによりスイッチコアマトリクスとインターフェイスし、スイッチコアマトリクスクロスポイントからの帰還情報によりスイッチコアマトリクスへのアクセスを制御する。スイッチコアマトリクスへのアクセスはスイッチコアマトリクス内の選定経路がフリーになるまで情報セルを記憶する一つ以上の入力バッファーにより制御される。複数のスイッチコアマトリクスをリンク結合してスイッチ性能を向上させることができる。
もう一つの局面において、本発明は通信システム内で情報セルのフローを制御する方法を提供する。本方法は複数のロー、コラム、及びそのクロスポイントを有するスイッチコアマトリクスの入力点から出力点への情報セルの方路を指定する選択可能な経路を提供することで開始される。複数のスイッチポートは次にスイッチコアマトリクスの入力及び出力点に電気的に接続されそこに対して情報セルを送受信する。続いて各スイッチポートが外部情報セル通信装置に接続され、各情報セルに利用できるスイッチコアマトリクスへのアクセスが制御される。スイッチコアマトリクスへのアクセスを制御するステップにはスイッチコアマトリクス内の選定経路がフリーとなるまで各スイッチポート内の一つ以上の入力バッファーに情報セルを記憶することを含むことができる。
スイッチを介した接続の品質をそこに接続されたユニットから制御できるようにし、かつスイッチコア内の大きいバッファーの必要性を無くする、アクセス制御付きＡＴＭスイッチを提供することが本発明の目的である。
バースト性であるデータ通信トラフィックの利用可能な帯域幅の使用を最大限とし、スイッチの損失レートを著しく低減するＡＴＭスイッチを提供することが本発明のもう一つの目的である。受信段のバッファーが満杯である時にスイッチの一段が情報セルを送信すると従来技術ではしばしばセル損失が生じる。アクセス制御を利用すると、処理される通信のタイプに対するサイズとされている入力バッファー内に、出力バッファーやポートが利用できるようになるまで、情報セルが保持される。入力バッファーがオーバーロードされる時しか発生しないため損失は著しく低減され、入力バッファーを適切なサイズとするとオーバーロードは非常にまれになる。
【０００５】
ローカルエリアネットワーク（ＬＡＮ）に類似した性質を有し、したがってスイッチが公衆網における将来のデータ通信の需要により良く対処できるようにするＡＴＭスイッチを提供することが本発明のさらにもう一つの目的である。
さまざまな速度の通信装置に対処して、既に取り付けられている低速装置に影響を及ぼすことなく、ＳＯＮＥＴ ＳＴＳ １２ｃ装置等の、新装置を取り付けたり高速機能による将来のグレードアップを可能とすることが本発明のさらにもう一つの目的である。増大する速度に対処すると同時にスイッチコアがグレードアップされれば、この目的によりＡＴＭスイッチ全体を置換することなく既存の装置のグレードアップが保証される。
情報セルの送信時に所定の遅延を与えるように修正することができ、したがっていわゆる等時性トラフィックを可能とするＡＴＭスイッチを提供することが本発明のさらにもう一つの目的である。
【０００６】
（発明の詳細な説明）
第１図は本発明の原理を実現するのに利用されるタイプのアクセス制御ＡＴＭスイッチの主構成要素の簡単なブロック図である。本発明のＡＴＭスイッチは本質的に２つの部分により構成され、一つ以上のスイッチポート１１及び一つのスイッチコア１２である。各スイッチポート１１はＡＴＭスイッチ１０の論理スイッチング及びバッファリング機能を実施し、第２図に示すように、入力側１１Ａ及び出力側１１Ｂへ分割される。スイッチコア１２は本質的に各情報セルへ加えられるラベルに基づいてルーティング機能だけを実施し、シングルチップとして実現することができる。これによりスイッチコアのハードウェア及び保守コストが著しく低減され、特に第１図に示すように第２のプレーン１３を冗長として設ける場合に、その信頼度が著しく向上する。
第２図はスイッチポート１１とスイッチコア１２間のデータフローを示す簡単な機能ブロック図であり、スイッチポート１１内のどこに入力バッファー１４が配置されるかを示している。一実施例において、本発明のスイッチコア１２は従来技術のスイッチよりも著しく簡単化されている。これは一部、従来の大概のＡＴＭスイッチにおいてスイッチコア１２内に配置されている、入力バッファー１４がそこからスイッチポート１１Ａの内側へ移行されるためである。したがって、スイッチコア１２はスイッチマトリクス及びマトリクス内の各コラムに対する状態レジスタのみにより構成され状態レジスタにはセルの正当な送信のための優先順付けマスクレジスタが付与されている。スイッチコア１２は各パスすなわちルートに対して１ストアのバッファー深さしかなく、オペレーション及び保守のためのプロセッサや任意他の通信チャネルがない。
【０００７】
スイッチポート１１におけるバッファリングの結果各個別スイッチポート接続の入力側１１Ａにおいて帯域幅を増大してスイッチポートが大量のデータを短期間に受信するかもしくはいくつかの入力源からほぼ同時にデータを受信できるようにしなければならない。しかしながら、各バッファー１４の記憶容量は各スイッチポート１１の個別の要求及び処理するトラフィックのタイプに適応させることができ、したがって全体システム特性及びコストが改善される。各スイッチポート１１は異なるサイズの入力バッファー１４で設計することができ、関連する通信サービスのタイプに応じてより複雑もしくは単純とすることができる。例えば、連続的に低データレートで情報フローがスイッチを通る従来の電話サービスでは、小さな入力バッファー１４で十分である。データ通信の場合には、その情報フローはバースト性が高く、大きな入力バッファー１４が必要である。したがって、入力バッファー１４の設計を予想されるサービスタイプに適応させることができ、かつ必要なバッファースペースしか設けられないためＡＴＭスイッチ１０の全体コストが低減される。
個別バッファー分布が適応化される利点の他に、アクセス制御及びバッファリングをスイッチポート１１へ導入することによりセルがスイッチコア１２を通ることが“保証”され、それはスイッチポート１１がスイッチコア１２を通るその割当ルートの状態を決定しながらそのバッファー１４内にセルを保持し、ルート及び行き先スイッチポートがフリーである場合のみセルを解放するためである。第２図の点線１５は各スイッチポート１１がいつその入力バッファー１４内の情報をスイッチコア１２を介して送信できるかを決定するアクセス監視及びプロトコル制御情報（ＰＣＩ）フローを表している。この監視及び制御プロセスについては後記する。
スイッチコア１２とさまざまなスイッチポート１１間の通信は非同期もしくは同期通信とすることができる。非同期通信は各スイッチポート１１により制御され一つのスイッチポートが高速送受信を行いもう一つのスイッチポートが低速送受信を行うことができる。同期通信の場合には同期を必要とするスイッチポート１１がスイッチコア１２においてクロック分布信号を使用する必要がある。この場合、一方のスイッチポートはマスターとして作用し、他方のスイッチポートはスレーブとして作用する。マスタースイッチポートはスレーブスイッチポートへ同期化クロック信号を送る。
【０００８】
第３図は動作及び保守機能がスイッチポート１１から監視及び制御される様子を示す簡単な機能ブロック図である。各スイッチポート１１は使用することができるスイッチコア１２内のルート上の動作及び保守（Ｏ＆Ｍ）機能を制御及び監視する。第３図の破線１６ａはＯ＆Ｍ機能がスイッチコア１２自体ではなくスイッチコアを通るルート上で実施されることを示している。
第４図はアクセス制御ＡＴＭスイッチ１０に接続された全ての通信装置１７がスイッチポート１１を介してスイッチコア１２へアクセスする様子を示す簡単なブロック図である。スイッチポート１１は通信装置１７とスイッチコア１２間のインターフェイスを提供する。スイッチポート１１は、例えば、標準電話トラフィックを運ぶ場合、標準Ｃ１キャリアフォーマットからの信号を各セル内に５６バイトまでの情報を有するＡＴＭパケットフォーマットへ変換する。
第５図は本発明のアクセス制御ＡＴＭスイッチにより実施される論理スイッチング及び空間スイッチング機能を示す簡単な機能ブロック図である。論理及び空間スイッチング機能は３つのプロトコルレベルを介して実現され、それはＡＴＭ論理スイッチング（ＡＬＳ）１８、ＡＴＭ空間スイッチング（ＡＳＳ）１９、及び物理フレーミング２１である。ＡＬＳ１８はＡＴＭスイッチ１０と外部ネットワーク装置１７間のインターフェイスを提供し、スイッチポート１１内で実施される。ＡＬＳ１８は入仮想チャネルアイデンティファイア／仮想パスアイデンティファイア（ＶＣＩ／ＶＰＩ）番号をＡＴＭスイッチ１０の入力及び出力側で出番号へ変換する。ＡＳＳ１９はスイッチポート１１及びスイッチコア１２間で情報セルを通すプロトコルである。ＡＳＳ１９はスイッチポート１１からの論理アドレスとして実施されスイッチコア１２において空間スイッチングのための物理的アドレスへ変換される。物理フレーミング２１はスイッチポート１１を互いに同期化するためにセルの転送をフレーミング基準に調整できることを示す。
前記３つのプロトコルの中で、ＡＴＭ空間スイッチング（ＡＳＳ）１９が本発明にとって最も重要なプロトコルである。ＡＳＳ１９はＡＴＭ空間スイッチレベルで実施される機能及び手順の集合である。機能は一部はスイッチポート１１でまた一部はスイッチコア１２において実施される。この機能によりｃｅｌｌｓｙｎｃ及びｂｙｔｅｓｙｎｃの抽出、スイッチコア１２の保守、スイッチコアへのアクセス制御、及び送受信セルの状態の決定が可能とされる。これらの機能はスイッチポート１１からスイッチコア１２へ（及びその逆に）送信されるプロトコル制御情報（ＰＣＩ）及び上位すなわち制御レイヤからのプリミティブにより駆動される。
【０００９】
第６図はいくつかのアクセス制御ＡＴＭスイッチ１０がマトリクスアーキテクチュアもしくはＣＬＯＳ等の任意他のストラクチュアにおいてリンク結合される場合の論理及び空間スイッチング機能を示す簡単な機能ブロック図である。スイッチポート（ＳＷＰ）１１ａ−ｄ内に大きなバッファーを設ければスイッチコア（ＳＷＣ）１２ａ−ｃを通るデータ通信トラフィックに対するシステムの性質を損なうことなく高度の集中を行うことができる。内部スイッチポート１１ｂ及び１１ｃのＡＬＳレベルの分割線は２つの対向するセレクタポートがあることを象徴的に示している。
第７図は本発明のアクセス制御ＡＴＭスイッチ１０において論理及び空間スイッチング機能を実施する３つの通信プロトコルレベル間の構造及び関係を示す簡単な機能ブロック図である。情報の５３バイトからなるＡＴＭセル２４をＡＬＳ−ＰＤＵ内に記憶することができる。情報の５６バイトからなるＡＬＳ−ＳＤＵ２２へセルが挿入されると、（３）バイトは自由に使うために残される。次にＡＬＳ−ＳＤＵ２２は４バイトのＰＣＩ１５と共に６０バイトからなるＡＳＳ−ＰＤＵ２７へ挿入され次に他のＡＬＳ−エンティティ１８へ中継されその逆も行われる。この機能は一部スイッチポート１１においてまた一部スイッチコア１２において実施される。この機能はスイッチポート１１からスイッチコア１２へ送られる（その逆も行われる）ＰＣＩ１５及び制御レイヤの上位からのプリミティブにより駆動される。
スイッチコアインターフェイス（ＳＣＩ）はスイッチポート１１とスイッチコア１２間のインターフェイスである。情報セル、保守セル及びアイドルセルがＳＣＩ上で混合される。情報セルはスイッチコア１２を通り保守及びアイドルセルはＳＣＩの両側で終止する。
【００１０】
第８図はスイッチポート１１とスイッチコア１２の一つのプレーン間のＳＣＩの物理的回線を示すブロック図である。物理的回線は双方向ＣＬＯＣＫｒｅｆ回線２８、スイッチポート１１からスイッチコア１２へのＤＣＬＯＣＫ ＳＷＰ−ＳＷＣ回線２９、スイッチポート１１からスイッチコア１２へのＤＡＴＡ ＳＷＰ−ＳＷＣ回線３０、スイッチコア１２からスイッチポート１１へのＤＡＴＡ ＳＷＣ−ＳＷＰ回線３１、及びスイッチコア１２からスイッチポート１１へのＤＣＬＯＣＫ ＳＷＣ−ＳＷＰ回線３２により構成される。したがって、ＣＬＯＣＫ ｒｅｆ回線２８を除く各回線は平衡対として実現される。
第８ａ図はＳＣＩを介して各方向へ送られる場合のジェネリックセル１０１のバイトマップである。セルは６０バイトを含みバイト１のビット８がシリアルビットストリームとして最初に送信される。バイト１−４はアドレス及び検証フィールド１０２を構成し、バイト５−６０はセル１０１により運ばれるペイロード（情報）１０３である。高データレートに対するオプションとして、特に光伝送回線を使用する場合、第２４ビット毎にＬｉｎｅ Ｃｏｄｅ Ｂｉｔ （ＬＣＢ）１０４を挿入することができる。２ステップスクランブリングと共に、ＬＣＢ１０４により良好なＤＣバランスが得られる。スイッチコア１２はＬＣＢ１０４を検出し個別の各スイッチポート１１に対して反対方向でも同じ技術を使用する。
セルタイプフィールド（ＣＴＦ）１０５は両方向で使用される２ビットコード化フィールドである。ＣＴＦ１０５内のコードはどのタイプのセルが送信されているかを示す。下記のコードがその解釈された意味と共に含まれている。

６ビットのフィールドからなるタグエラーチェック（ＴＥＣ）フィールド１０６が発生されＳＣＩの両側でチェックされる。ＴＥＣ１０６はセル同期化及びセル内の前の２６ビットの検証に使用される。
【００１１】
第８ｂ図はＳＣＩを介して各方向へ送られる場合の情報（トラフィック）セルのバイトマップである。情報セル１１１の１−３バイトはスイッチコア１２の外側の個別のスイッチポート１１を指示するビットマップを構成する。（スイッチポートからスイッチコアへの）送信方向において、１−３バイトは各ビットがスイッチコア１２の他方側の目標（受信）スイッチポートを示すリレーアドレスフィールド（ＲＡＦ）２５を構成する。（スイッチコアからスイッチポートへの）受信方向において、１−３バイトはリレーポールフィールド（ＲＰＦ）２６を構成し、どの目標スイッチポートが占有されどれがフリーであるかを示す。
第８ｃ図はＳＣＩを介して各方向へ送られる場合の保守セル１２１のバイトマップである。送信スイッチポート１１に対応するスイッチコア１２部分に関してスイッチポート１１からスイッチコア１２へいくつかの保守コマンドを送ることができる。送信方向において、バイト１は２ビットレートデータフィールド（ＲＤＦ）１２２を含みそれには下記のコードが含まれている。

送信方向において、バイト２は保守セル１２１を送っているスイッチポート１１のアドレスを与える６ビットスイッチポートアドレスフィールド（ＳＰＡＦ）１２３を含んでいる。２進０−２３番の２４のスイッチポート１１がある。
送信方向において、バイト３はどのスイッチコアプレーンが保守コマンドを実施するかを選定する２ビットプレーンセレクトフィールド（ＰＬＳＦ）１２４を含んでいる。下記のコマンドが含まれている。

【００１２】
バイト３は４ビットオペレーション要求フィールド（ＯＲＦ）１２５も含んでいる。ＯＲＦ１２５はアドレスされたスイッチポートのブロックもしくはアンブロック、アドレスされたクロック基準ゲートの開閉、それ自体及びアドレスされたスイッチポート間のレートデータ設定、それ自体のスイッチポートのスロットリング設定、それ自体のコラムやローのクリア、及びスイッチコア内部セル遅延の設定等のアクションを要求するのに使用することができる。スイッチコア内部遅延コマンドは不要な遅延損失を生じることなく付属装置間でセルの等時性シリアル転送を行えるようにスイッチコア内の遅延を設定するのに使用することができる。バッファー状況を分析するのにシリアル等時性支援では付属装置に最小限の遅延を必要とし可変セルトラフィック支援ではスイッチポートに最大限の遅延を必要とする。
受信方向において、バイト３はスイッチポート１１からスイッチコア１２への前のセルの状態をスイッチポート１１へ示す２ビットオペレーション表示フィールド（ＯＩＦ）１２６を含んでいる。ＯＩＦ１２６は前のセルにエラーがあったかどうかを示し、スイッチコア１２への保守セルの場合にはそれが実施されたかどうかを示す。下記のコードが含まれている。

【００１３】
受信方向において、バイト５はスイッチコア１２がどんな番号をスイッチポート１１へ与えたかを示す５ビットスイッチポート識別番号１２７を含んでいる。スイッチポート識別番号１２７は送信方向におけるＳＰＡＦ１２３に対応する。バイト５は同期化ウインドのサイズを示す１ビット同期化ウインドフィールド（Ｗ）１２８も含んでいる。同期化ウインドについては後記する。下記のコードが含まれている。

第８ｃ図に斜線部分１２９で示すように、スイッチコアはまたそれ自体のアーティクル番号及び訂正番号をバイト６−９で送出する。
第８ｄ図はＳＣＩを介して各方向へ送られる場合のアイドルセル１４１のバイトマップである。（スイッチポートからスイッチコアへの）送出方向における最初の３バイトには意味がない点を除けばアイドルセル１４１は保守セル１２１と同じである。
第９図は本発明のアクセス制御ＡＴＭスイッチの実施例のキー要素を示す簡単なブロックであり、入力スイッチポート１１ａ内の論理バッファー１４とスイッチコアマトリクス１２からの目標スイッチポート１１ｂの出口の数は等しい。ここには、“ｎ”個の入力スイッチポート１１ａと“ｎ”個の出力スイッチポート１１ｂがある。実施例では、スイッチコアはｎロー１２ａ及びｎコラム１２ｂのスイッチマトリクス１２により構成されている。したがって、ｎ個の入口スイッチポート１１ａとｎ個の出口スイッチポート１１ｂがある。
【００１４】
第９図は一つの入口スイッチポート１１ａ（ＳＷＰ Ｎｏ．Ｘ）、スイッチコア１２内の一つのロー１２ａ、及びｎ個の出口スイッチポート１１ｂ（ＳＷＰ １−ｎ）だけを示すように簡単化されている。各入口スイッチポート１１ａはスイッチコア１２の異なるローに接続されている。例えば、入口スイッチポート ＳＷＰ Ｎｏ．１（図示せず）はスイッチコアマトリクス１２のローｎｏ．１に接続されており、入口スイッチポートＳＷＰ Ｎｏ．２はローｎｏ．２に接続され、入口スイッチポートＳＷＰ Ｎｏ．３はローｎｏ．３に接続され、以下同様とされている。第９図において、入口スイッチポートＳＷＰ Ｎｏ．ＸはローＸ（１２ａ）に接続されている。各出口スイッチポートＳＷＰ １−ｎはスイッチコア１２内の同じマトリクスロー１２ａに接続されている。この特定のケースでは出口スイッチポートは入口スイッチポートＳＷＰ Ｎｏ．Ｘが接続されているローＸに接続されている。第９図には図示されていない他方の各入口スイッチポートは第９図には図示されていないその各マトリクスローに接続されており、第９図に示す各出口スイッチポート１１ｂはさらに第９図には図示されていないスイッチコアマトリクス１２の他方の各ローとの接続を有している。
各入口スイッチポート１１ａはｎ個の入力論理バッファー１４を含んでおり、全てがスイッチコアマトリクス１２の一つのローに接続されている。ローは各入口スイッチポート１１ａに対して異なる。第９図に示す一つの入口スイッチポート（ＳＷＰ Ｎｏ．Ｘ）はｎ個の入力バッファー１４を含み、全てがローＸに接続されている。入力論理バッファー１４はファーストイン、ファーストアウト（ＦＩＦＯ）ベースで情報セルを記憶検索し、第９図において“ＦＩＦＯ １”−“ＦＩＦＯ ｎ”として表示されている。各バッファー１４はその対応するスイッチポート１１に物理的にマップされる。
【００１５】
レジスタ１（ｒ１）の場合、マッピングは論理バッファー番号から物理的バッファー番号へ遂行される。これは、例えば、バッファーｎ−１（ＦＩＦＯ ｎ−１）がｒ１、位置ｎ−１、にランドしＦＩＦＯｎがｒ１、位置ｎ、にランドすることを意味する。入口スイッチポート１１ａに到達するセルはその行き先アドレスフィールドが調べられておりセルアドレスの物理的行き先に対応するＦＩＦＯバッファー１４に記憶される、すなわちセルはＦＩＦＯもしくは行き先スイッチポート１１ｂへ行くキューに一時的に記憶される。第９図において、凡例ｒ１，ｒ２，及びｒ３は入口スイッチポート１１ａに設けられるレジスタを示す。各レジスタｒ１−ｒ３はバッファー１４の総数に対応するいくつかのビット位置を有し、各位置が特定バッファーに対応する。これらのレジスタｒ１−ｒ３は各バッファー１４をその対応するスイッチポート１１ａへ物理的にマップするのに使用される。第９図に図示されていない他の各入口スイッチポート１１ａが対応するレジスタを有している。
レジスタｒ１は、例えば、情報セルを含むバッファー１４に対応するこれらのビット位置に（１）を置数して使用することができる。対応するバッファーが空であるｒ１のビット位置はゼロ（０）で示すことができる。第９図において、斜線部のレジスタｒ１のビット位置は情報セルが現在対応するＦＩＦＯバッファー１４内にあることを示し、空バッファーに対応するビット位置は白とされている。
レジスタｒ２はスイッチコア１２の他方側の受信機（目標スイッチポート）の最近状態、すなわちＲＰＦ２６の内容を含んでいる。各ビット位置が目標スイッチポート１１ｂを表す。特に、レジスタｒ２のビット位置１はレジスタｒ１のビット位置１のセルがアドレスされる出口スイッチポート１１ｂに対応し、レジスタｒ２のビット位置２はレジスタｒ２のビット位置２のセルがアドレスされる出口スイッチポートに対応し、以下同様である。斜線ビット位置は目標スイッチポート１１ｂがフリーであることを示し、白いビット位置は目標スイッチポートが占有されていることを示す。レジスタｒ１の内容とレジスタｒ２の内容をビットワイズにＡＮＤ−ｉｎｇし（すなわち、ｒ３＝ｒ１ ＡＮＤ ｒ２）、結果をレジスタｒ３に記憶することにより、レジスタｒ３は（１）を記憶するレジスタ位置（斜線部）に受信準備が完了しているスイッチポート１１ｂに受信することができるセルを含むこれらのＦＩＦＯバッファー１４しか表示しない。第９図に示す実施例では、レジスタｒ１の内容はＦＩＦＯ１，ＦＩＦＯ２，ＦＩＦＯ３，ＦＩＦＯ４及びＦＩＦＯｎ−１が送出するセルを有することを示している。レジスタｒ２の内容は出口スイッチポートＳＷＰ１，ＳＷＰ４及びＳＷＰｎがセルの受信準備が完了していることを示している。ＡＮＤオペレーションの結果、すなわちレジスタｒ３の内容、はＦＩＦＯ１及びＦＩＦＯ４だけがそれらの各セルを送出できることを示している。レジスタｒ２のビット位置３におけるゼロ（０）で表されるその目標スイッチポート１１ｂの状態が任意の新しいセルの受信準備が完了していないことを示すため、ＦＩＦＯ３はそのセルの送出を拒絶される。
【００１６】
本発明のアクセス制御ＡＴＭ交換方式の交換能力を１００％利用し、同時に、バッファーが完全に排除されることがないよう保証するために、ロータリ優先順インジケータ（”ｐｒｉｏ−ｐｏｉｎｔｅｒ”）が提供される。２つの異なるＦＩＦＯバッファー１４からのセルは同じスイッチコアマトリクスロー１２ａを介して転送されるため同時にスイッチコアを通すことはできない。したがって、優先順インジケータは一つのＦＩＦＯだけに優先順を与える。第９図において、優先順インジケータはレジスタｒ１のＦＩＦＯ３を指示する。しかしながら、優先順ポインターを制御するソフトウェアは目標スイッチポート１１ｂが、レジスタｒ３が示すように、占有されているためＦＩＦＯ４へ優先順を与えることができる。矢符２３で示すように、ＦＩＦＯ４はそのセルを表示されたマトリクスロー１２ａへ送る。セルのアドレスフィールドが再び読み取られ、アドレスされた出口スイッチポート１１ｂはセルを抽出してその関連する装置１７へ転送する（第４図）。
セルを抽出する出口スイッチポート１１ｂは最初に抽出されたセルのＲＰＦ２６内にフラグを設定し次に抽出されたセルをその目標スイッチポートへ送る。
ＲＰＦ２６において設定されるフラグは出口スイッチポート１１ｂがセルの受信により占有されることを示している。この特定のケースでは、出口スイッチポートＳＷＰ４がセルを抽出し、フラグを設定し、セルをその関連する装置１７へ送る。最後に、ＦＩＦＯ１がそのセルの送出を許される。
前記したことはバッファーを構成し次にどのセルを送信すべきかを分析する方法の一実施例に過ぎず、他の方法を実現することもできる。前記した方法は、例えば、ｒｉｓｃプロセッサの簡単なオペレーションにより１μＳの期間内に実施することができる。特定のハードウェアを使用すれば、２００ｎＳ以下の分析速度が可能である。
【００１７】
第１０図は目標スイッチポート１１ｂへの全てのスイッチコア出口に対して１個の論理バッファー１４が使用される本発明のアクセス制御ＡＴＭスイッチの実施例の簡単なブロック図である。Ｓｗｉｔｃｈｅｄ Ｍｕｌｔｉｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒｖｉｃｅ（ＳＭＤＳ）等の多くの応用において、スイッチコア１２の他方側のアドレスされた出力に無関係に一つの入力バッファー１４で十分である。ＳＭＤＳでは、いくつかのアクセスから一つのサーバへ集中する場合に主トラフィックは常に一つのスイッチポート１１から容量クリティカルパスに対するもう一つのスイッチポートへ通される。
１個のバッファー１４は一つのスイッチポート１１ｂへアドレスするか、もしくはいくつかの目標スイッチポート１１ｂをグループアドレスすることができる。グループアドレスのための簡単な２段プロセスが第１０図に示されている。ステージ１において、レジスタｒ１は、この例ではスイッチポート１，３，４，及びｎ−１である、バッファー１４内のセルを送るべき目標スイッチポート１１ｂを黒で示している。レジスタｒ２は、この例ではスイッチポート１，４，及びｎである、次のセル（ＲＰＦ２６）を自由に受信できる目標スイッチポート１１ｂを黒で示している。レジスタｒ３は“ｒ３＝ｒ１ ＡＮＤ ｒ２”のオペレーションによって決まり、この例ではスイッチポート１及び４である、ステージ１でアドレスされる（ＲＡＦ２５）目標スイッチポート１１ｂを示している。
ステージ２において、レジスタｒ１に黒で示すように、残りの全てのグループアドレス（スイッチポート３及びｎ−１）が迅速に処理される。ここでもレジスタｒ２はどの目標スイッチポート１１ｂが自由に受信できるか（２，３，４，及びｎ−１）を示す。“ｒ３＝ｒ１ ＡＮＤ ｒ２”のオペレーションの後で、レジスタｒ３は目標スイッチポート３及びｎ−１へセルを送るべきことを示す。目標スイッチポート３及び／もしくはｎ−１がフリーでなければ、全てのグループアドレスへセルが通されるまで手順が繰り返される。
第１１図は本発明のアクセス制御ＡＴＭスイッチのスイッチポート１１Ａの入力側におけるバッファー優先順付け及び可変バッファーサイズの使用を示す簡単なブロック図である。関連する通信トラフィックのタイプに応じて容量の異なるバッファー１４を使用することができる。第１１図には可変ビットレート（ＶＢＲ）トラフィック用バッファー３５及び定ビットレート（ＣＢＲ）トラフィック用バッファー３６間の異なるバッファーサイズが示されており、ＣＢＲトラフィックの方が所要バッファー容量が小さいものと仮定されている。
【００１８】
第１１図には各バッファーからの情報の優先順付け方法もＡＴＭスイッチ１０内に実現できることが示されている。高優先順（ＨＰＲＩＯ）ブロック３７は、例えば、ＣＢＲバッファー３６からの情報へ高優先順を与える方法を表している。バッファリング及び優先順付け機能はスイッチポート１１Ａの入力側で完全に実現され、関連する通信サービスのタイプに対して最適化される。
第１２図はスイッチコア１２へのスイッチポート１１の接続及び本発明のアクセス制御ＡＴＭスイッチのスイッチマトリクスへのアクセス機構内に採用される原理を示す機能図である。スイッチコア１２はローＲ１−ＲｎとコラムＣ１−Ｃｎの第１２図に示すスイッチマトリクスにより構成されている。ローは入力スイッチポート１１ａからの入力を表し、コラムは目標スイッチポート１１ｂへの出力を表す。ロー番号及びコラム番号が等しいスイッチマトリクス内の点において、対応するスイッチポート１１Ａの入力側はそれ自体の出力側１１Ｂへセルを送信する。例えば、ロー１とコラム１の交点では、スイッチポート（ＳＷＰ）１の入力側１１Ａはロー１へセルを送信し、次にコラム１がその中のセルをスイッチポート１の出力側１１Ｂへ送信する。
スイッチコア１２へのスイッチポート１１の接続及びアクセス機構内で使用される原理は入及び出セルの移相に基づいている。移相の大きさは第９図及び第１０図に示す方法を使用してＲＡＦ２５及びＲＰＦ２６を処理及び組立てるのに要する時間長によって決まる。シリーズ／パラレル変換にも時間がかかる。
第１２図にはさまざまな時間に第１のスイッチポート（ＳＷＰ１）にとってＲＡＦ２５及びＲＰＦ２６がどのように見えるかも示されている。時間ｔ_０において、ＳＷＰ１は自由にセルを受信することができる全ての目標スイッチポート１１ｂを識別するＲＰＦ２６を受信する。次にスイッチポートはＳＷＰ１バッファー１４内のセルによりアドレスされる目標スイッチポート１１ｂを識別する入ＲＡＦ２５とＲＰＦ２６を比較する。この比較は簡単なＡＮＤ機能からなり、第１２図に点線４１及び４２で示されている。この比較は時間ｔ_１に完了し、目標スイッチポート１及び４が識別される。ＳＷＰ１はローＲ１及び、この例ではＳＷＰ１及び４である、セルを送ることができる目標スイッチポート１１ｂに対応するコラム１及び４へアドレスされたセルを送信する。この送信は第１２図にＲＡＦ２５からスイッチマトリクス内のＲ１，Ｃ１及びＲ１，Ｃ４位置へつながる点線４３及び４４により示されている。
次のＲＰＦ２６は時間ｔ_２に到着し、目標スイッチポートＳＷＰ２がフリーであることを示す。次にＳＷＰ１はＳＷＰ１バッファー１４内のセルによりＳＷＰ２がアドレスされることを示す入ＲＡＦ２５とＲＰＦ２６を比較する。この比較を点線４５で示し、ＳＷＰ２に対応する位置であるＲ１，Ｃ２位置にセルが送信される時間ｔ_３に完了する。この送信はＲＡＦ２５からスイッチマトリクス内のＲ１，Ｃ２位置へつながる点線４６により示されている。
時間ｔ_４において、ＲＰＦ２６は全ての目標スイッチポート１１ｂが自由にセルを受信できることを示す。しかしながら、時間ｔ_５において、入ＲＡＦ２５はＳＷＰ１には送るべきアドレスされたセルが無いことを示し、したがって、ＡＮＤ比較によりセルは送られない結果となる。
前記したように、スイッチコアマトリクス１２は各パスすなわちルートに対して１セルのバッファー深さしかない。スイッチコア１２内のバッファーは、最低限の解法からマトリクスの各クロスポイントにバッファーがある完全解法までの、いくつかの方法の中の一つの方法により実現することができる。
【００１９】
第１３図は本発明のアクセス制御ＡＴＭスイッチの所望する機能を提供しながらスイッチコアマトリクス１２内のバッファー５１の位置決めを行う最低限解法を示す機能図である。しかしながら、この最低限解法でもＳｗｉｔｃｈｅｄ Ｍｕｌｔｉｍｅｇａｂｉｔ Ｄａｔａ Ｓｅｒｖｉｃｅ（ＳＭＤＳ）等のサービスに対する十分なスイッチ性能が提供される。
第１３図の最低限解法はスイッチコア１２の入力に共通バッファーの“プール”を設ける。バッファー５１がフリーであれば、スイッチコア１２が新しいセルを受信できることを対応するスイッチポート１１に知らせる。第１３図の各ブロック５１はバッファープールとして構成される１−１２個のバッファーを表している。バッファー５１の数は変わることがあるが、周辺論理は１３個以上のバッファー５１に対してマトリクスの各クロスポイントにバッファーを並べる方がより経済的となる程度まで成長するため１２個が有用な最大数である。共通バッファープールはまたスイッチコアマトリクス１２上で最も頻繁に使用されるクロスポイントへ分布することもできる。
【００２０】
第１４図は本発明のアクセス制御ＡＴＭスイッチ内で中間数のバッファーを使用する場合のスイッチコアマトリクス１２内のバッファー５１の位置を示す機能図である。第１４図は各バッファー５１がマトリクス１２内の２つのクロスポイントにより共有される解法を示すが、本発明の範囲内で他の分割も可能である。第１５図は本発明のアクセス制御ＡＴＭスイッチ内の各マトリクスクロスポイントに対して１セル深さの１個のバッファーが使用される完全解法におけるスイッチコアマトリクス１２内のバッファー５１の位置を示す機能図である。チップレイアウト及び他の物理的制約に応じて他の解法も可能であり、それも本発明の範囲内に入る。一実施例では、２０ｘ２０マトリクス１２及び各クロスポイントに一つのバッファー５１により、５６ｘ８の４００バッファーへ分割された、およそ１７９，２００ビットのメモリ容量となっている。
第１６図はスイッチコアマトリクス１２のトップレベルブロック図である。スイッチコア１２は各スイッチポートに対する３つの基本ユニット、すなわち実施例における２４の各ユニットを具備している。スイッチポート当たりベースで、ロー機能ユニット（ＲＦＵ）６１により入セルストリーム６２が終止される。コラム機能ユニット（ＣＦＵ）６３はＲＦＵ６１との同期化対を形成し、出セルストリーム６４を発生する。クロス機能ユニット（ＸＦＵ）６５はローバス６６を介してＲＦＵ６１から情報セル１１１（第８ａ図）を受信しスイッチコア１２を介して中継する。ＲＦＵ６１はアイドルセル１４１を捨て（第８ｄ図）、保守セル１２１を復号し実行する（第８ｃ図）。
各ＣＦＵ６３は中継すべきセルに対してＣＦＵに付属するＸＦＵ６５を探索し、コラムバス６７を介してこれらのセルを抽出する。セルが見つからない場合、ＣＦＵ６３はアイドルセル１４１を発生しそれは付属スイッチポート１１へ送信される。入保守セル１２１が検出されると、指定されたコマンドが実行されスイッチポート１１へ肯定応答が送られる。フィールドが範囲外であれば、替わりにエラー肯定応答が送られる。
各ＸＦＵ６５はアドレスされたセルを記憶し、セルがＣＦＵ６３によりアンロードされるのを待っていることを示すフラグが設定される。
【００２１】
第１７図はスイッチコアマトリクス１２のロー機能ユニット（ＲＦＵ）６１のブロック図である。ＲＦＵ６１はスイッチポート１１、コラムバス６７及びローバス６６、及びＣＦＵ６３とインターフェイスしている。位相アライナー７１は非常に低速度（数ビット／秒）からおよそ２００Ｍビット／秒となることがある技術的限界まで変化する入ビットレートに適応し、入ビットレートを入クロックと一致させる。セルフレーマ７２は関連するＣＦＵ６３及びＲＦＵ−ＣＦＵ対に付属する全てのＸＦＵ６５だけでなくＲＦＵ６１内の他の内部ユニットを同期化するために入ビットストリームをバイトフォーマットへ変換しセルの始めを見つける機能を実施する。ＲＦＵ６１はセルの始めを見つけるためにタグエラーチェック（ＴＥＣ）１０６を使用する。ラインコードエジェクタ７３は第３バイト毎にラインコードビットの時間で引き延ばすことによりデータストリームからラインコード極性ビットを除去する５ビットモジュロ２５カウンタを具備することができる。ＲＦＵコントローラ７４はプレーンセレクトフィールド（ＰＬＳＦ）１２４（第８ｃ図）、オペーション要求フィールド（ＯＲＦ）１２５、及びセルタイプフィールド（ＣＴＦ）１０５を駆動し、セルデータバス上に存在する時のそれらの値を記憶する。指定された時間に、ＰＬＳＦ１２４、ＯＲＦ１２５、及びＣＴＦ１０５はローバス６６を介してＣＦＵ６３へ送られる。クロックバッファ７５はＲＦＵコントローラ７４により制御される双方向バッファーである。
第１８図はスイッチコアマトリクス１２内のコラム機能ユニット（ＣＦＵ）６３のブロック図である。ＣＦＵ６３はコラムバス６７（第１６図）、ＲＦＵ６１、及びスイッチポート１１とインターフェイスする。ＣＦＵ６３が、ＣＦＵへアドレスされたセルがクロック機能ユニット（ＸＦＵ）６５へ送られていることを示す、セル同期信号をＲＦＵ６１から受信すると、ＣＦＵ６３はＸＦＵ６５からコラムバス６７を介してセルをアンロードする。セルがなければ、ＣＦＵ６３はアイドルセル１４１を発生する（第８ｄ図）。保守セル１２１が送られていることをＲＦＵ６１が示すと（第８ｃ図）、ＣＦＵ６３保守セル１２１を発生する。アンロードされたセル、アイドルセル、もしくは保守セルはリレーポールフィールド（ＲＰＦ）２６へ加えられ有効ビットを示すクロック信号と共にスイッチポート１１へ送られる。
【００２２】
ＣＦＵコントローラ８１がＣＦＵ６３のアクションを制御する。第１９図はＣＦＵコントローラ８１の機能を制御するソフトウェアプログラムのハイレベルフロー図である。セルのフローが開始する時にステップ８２においてプログラムが入力される。ステップ８３において、ＣＦＵ６３はそこへアドレスされるセルが受信されていることを示すセル同期表示をＲＦＵ６１から受信する。ステップ８４において、保守コマンドが存在するかどうか判断される。保守コマンドが存在すれば、プログラムはステップ８５へ移行しそこでＣＦＵ６３は保守コマンドを実施する。ステップ８６において、ＣＦＵ６３は保守セル１２１を発生する（第８ｃ図）。しかしながら、ステップ８４において、保守コマンドが存在しないと判断されると、プログラムはステップ８７へ移行しそこでＸＦＵ６５からセルを検索するための走査が行われる。ステップ８８において、走査によりセルが見つかったかどうかが判断される。セルが見つかっていなければ、プログラムはステップ８９へ移行しそこでアイドルセル１４１が発生される。しかしながら、ステップ８８において、セルが見つかるとプログラムはステップ９０へ移行しそこでＸＦＵ６５からセルがアンロードされる。
再び第１８図を参照して、ＣＦＵコントローラ８１からコマンドを受信すると、アイドルセル発生器９１は出アイドル及び保守セルの５−６０ビットを発生する。セル組立装置９２が第８ａ図−第８ｄ図に示すフォーマットにセルを組み立てる。最初の３バイトは一般的にポールデータであり、第４バイトはセルタイプフィールド（ＣＴＦ）１０５及びタグエラーチェック（ＴＥＣ）１０６を含んでいる。ＴＥＣ１０６を除く最初の４バイトの全データがＣＦＵコントローラ８１からのコントロール信号によりバイトストリームへ挿入される。さらに、ペイロード１０３がロードされ、それはアイドルもしくは保守パターンあるいはＸＦＵ６５からアンロードされる情報セルとすることができる。遅れて到来するポール結果に対する８バイトの遅延線がペイロード１０３の前に挿入される。
優先順装置９３はロードされるセルに対してＣＦＵ６３がＸＦＵ６５を走査する時に走査結果を記憶することによりＣＦＵコントローラ８１を支援する。優先順装置９３は見つけたセルを表示しＣＦＵコントローラ８１へ選定されたＸＦＵアドレスを与える。走査結果が否定的であれば、すなわち中継すべきセルが無ければ、ＣＦＵコントローラ８１へ消失が表示される。
スロットル装置９４が第１８図に破線で示されており、オプショナル装置である。スロットル装置は、例えば、定着可能な５ビットのモジュロカウンタである。それにより接続されたスイッチポート１１は実際の物理的レートよりも遥かに低い論理スループットを得ることができる。
ＣＦＵラインコードエジェクタ９５はＲＦＵ６１により指示されると第２５ビット毎にラインコードビットを挿入する。ＣＦＵ位相アライナー９６はＲＦＵ位相アライナー７１（第１７図）と同じクロック及びレベルに順応する。さらに、ＣＦＵ位相アライナー９６はパラレルデータをシリアルビットストリームへ変換する。
【００２３】
第２０図はスイッチコアマトリクス１２内のクロス機能ユニット（ＸＦＵ）６５のブロック図である。ＸＦＵ６５はローバス６６及びコラムバス６７とインターフェイスする（第１６図）。リレーアドレスフィールド（ＲＡＦ）２５がＸＦＵローアドレスと一致する時にローバス６６上のセルがＸＦＵメモリデバイス１５１へ書き込まれる。問題とするＸＦＵがアドレスされればＸＦＵ６５からコラムバス６７へセルがアンロードされる。さらに、ローバス６６をポーリングすることにより現在のＸＦＵ状態が読み取られる。現在のＸＦＵはＣＦＵ６３から走査して読み取ることができる。
ＸＦＵ６５はローバス６６を介したＲＦＵ６１からの入信号、及びコラムバス６７を介したＣＦＵ６３からの入信号を復号するＸＦＵコントローラ１５２により制御される。入力論理装置１５３がローバス６６を介した入セル内の２４ビットリレーアドレスフィールド（ＲＡＦ）２５を分析して問題とするＸＦＵがアドレスされるかどうか確認する。出力論理装置１５４がコラムバス６７上のコントロールラインによりいつＸＦＵ６５がアドレスされるかを決定する。クロックゲート装置１５５は１個のフリップフロップ及びそれによりイネーブルされるゲートにより構成される。パワーアップ時にフリップフロップはリセット状態であり、クロックゲートはディセーブルされる。
ＸＦＵメモリデバイス１５１は３ステート出力を有するレジスタファイルとして実現された２ポートメモリとすることができる。これはスイッチコアマトリクス１２のゲートアレイ実施例と矛盾しない。
【００２４】
第２１図は特定スイッチポート１１のスイッチコアインターフェイス（ＳＣＩ）内のスイッチポート−スイッチコアセルストリームとスイッチコア−スイッチポートセルストリーム間のタイミング関係を示す。第２１図において、実施例では、２つのセルストリームはＳＷＰ−ＳＷＣストリーム６２の２０バイトで同期化されている。スイッチコア１２の処理時間により実際の同期化時間が設定されさまざまなスイッチコアの実施例について変化する。スイッチポート１１がＲＰＦフィールド２６を分析するのに十分な時間によりＳＷＣ−ＳＷＰストリーム６４はＳＷＰ−ＳＷＣストリーム６２に追従してＲＰＦフィールド２６を分析し目標スイッチポートへ次のセルをアドレスできるかどうかを確認し、次のセルに対するＲＡＦ２５を構成する。スイッチポートがこの分析を実施して次のセルを送る時間は第２１図に“アソシエーション”矢符で示され、実施例では、４０バイトを送信するのに要する時間である。“遅延”矢符はオペレーション要求フィールド（ＯＲＦ）１２５（第８ｃ図）の遅延コマンドにより設定することができる遅延を示す。“ｐｒｅｖｉｏｕｓ”矢符はオペレーション表示フィールド（ＯＩＦ）１２６（第８ｃ図）と前のＳＷＰ−ＳＷＣセルのＲＡＦ２５間の関係を示す。ＯＩＦ１２６は前のセルにエラーがあるか、あるいはスイッチコア１２への保守セルの場合には、実施されたかどうかを示す。
セル同期化（ｃｅｌｌ−ｓｙｎｃ）を達成するためにＳＣＩを介してクロック基準信号が発生される。実施例では、スイッチポート１１は全スループットを利用するために２バイトを送信するのに必要な時間に対応するウインド内にセル開始が入るように同期化される。およそ１ビットを送信する時間に対応する時間がクロック基準ジッターを考慮してウインドへ付加される。システムはさらにスイッチコア１２内の内部ジッターに対する半バイト時間を考慮している。
本発明のＡＴＭスイッチ１０にいくつかの方法で冗長性を付加することができる。例えば、第１図に示すようにスイッチコア１２に第２プレーン１３を付加することができる。スイッチコア１２内のセル損失によるスイッチの同期化の困難度に応じて、プレーン１２及び１３は互いに非同期とすることができる。スイッチポート１１はいくつかの測定アルゴリズムにより一層インテリジェントにしなければならないため非同期プレーン１３を付加するとスイッチポート１１の費用及び複雑さが増す。
【００２５】
本発明のアクセス制御ＡＴＭスイッチ１０のスイッチコア１２は２０の二重方向１５５Ｍビット接続、バッファー５１、及び残りのスイッチコア機能に対する容量を有するシングルチップ上に構成することができる。このようなシングルチップスイッチコア１２はＡＴＭスイッチ１０自体よりもそれほど広幅ではないバックプレーン上に直接載置することができる。第２２図は本発明のアクセス制御ＡＴＭスイッチ１０の一実施例の斜視図であり、各シングルチップスイッチコアプレーン１２及び１３がスイッチポートボード１１が接続されている各バックプレーンストリップ１６１及び１６２上に載置されている。バックプレーンストリップ１６１及び１６２は他の回路板と同様に置換可能である。バックプレーンストリップ１６１及び１６２は真っすぐである必要はなく、スイッチポートボード１１を各ストリップ上で接続するのに一つのスイッチコアしか必要でないため湾曲したり９０゜折り曲げることができる。
低い技術レベルを維持したい場合には、スイッチコア１２を３個もしくは４個のチップへ分割することができ速度及び所要内部メモリサイズもそれに応じて低減する。逆に、１５５Ｍビット容量の４個のスイッチコアチップをリンク結合してスイッチコアを６２０Ｍビット容量へグレードアップすることができる。リンク結合を行うには各スイッチコア１２間にスイッチポート１１を設ける必要がある。したがって、いくつかのリンク結合構造では、ＡＴＭスイッチ１０はプレーン重複構造とすることができない。信頼性の観点から、これは欠点とはならない。本質的に、プレーン重複スイッチは冗長度がｎ＋１のスイッチであり、ｎ＝１である。冗長度がｎ＋１のリンク結合構造がいくつかあり、構造のさまざまな段階においてｎは１よりも大きい。
本発明のアクセス制御ＡＴＭスイッチ１０のもう一つの利点は組込アクセス制御によりさまざまな物理的速度で作動するさまざまな装置の接続が支援されることである。本発明のＡＴＭスイッチにより任意の速度において全体非同期通信が提供される。この機能の結果スイッチコア１２はいくぶん複雑かつ高価となるが、スイッチコアの費用増加を凌ぐ利益が装置（スイッチポート）側で得られ全体コストプロアイルが向上する。
ＡＴＭセルをフレーム内の下位に置くことによりスイッチコア１２を介した等時性サービスを生成することができる。等時性サービスにより、本発明のアクセス性ＡＴＭスイッチ１０はＳＴＭ及びＡＴＭトラフィックの両方を処理することができ、ＰＡＢＸ及び公衆アクセスノード等のサービスのためのマルチメディア端末に使用することができる。
【００２６】
等時性サービスは、下位１２５μｓフレームに対して特定の所定時間にスイッチ１０と結合されるが、ＡＴＭセルフォーマットに基づいている。クロック分布信号により、スイッチポート１１に取り付けられたマスター装置は他のスイッチポートに取り付けられたスレーブ装置へその１２５μｓフレーム同期を送ることができる。次に装置はマスターにより与えられる時間フレーム内でそれらのセルのスケジュールを決める。したがって、セル／タイムスロットを読み出さなければならない時間に等時性出力を要求しているタイムスロットが同じコラム上に他に無いことが重要である。したがって、スイッチポート１１は、例えば、セルの衝突が生じないようにコラムベースで等時性タイムスロットを分布する管理装置を制御することにより、等時性セルのスケジュールを調整する。
スイッチコアバッファー内のセルが消費する時間によりバッファーリソースが浪費されるため、集中もしくは分散することができる管理装置はスイッチコア１２に生じる遅延が最小限に抑えられるように等時性タイムスロットを分布することができる。したがって、最小交換レベルはセルであり、そのとき１２５μｓフレームレベルで迅速に等時性サービスを処理しているシングルフレーム構造において考えられる最低分配帯域幅は３．６Ｍビットであることを意味する。
スイッチ１０は入帯域幅が１２５μｓよりも長い場合に一つの完全なセルを“犠牲にする”必要が無くなるマルチフレーム構造を使用することもできる。フレームもしくはマルチフレーム構造はデータフローの同期化パターン、例えば８Ｋｈｚのフレームクロック、もしくは両方の組合せに基づくことができる。８Ｋｈｚクロックの場合にはジッター問題が生じることがあるが、クロック分布により提供することができるためより低廉なハードウェア解法が得られる。
１セルよりも低レベルへの交換に対しては、６４ｋビットレベルで１５５Ｍビットカレントを交換できる装置（４／０装置）をアクセス制御ＡＴＭスイッチ１０に備えることができる。４／０装置により、セルの内部構造が分解され、バイトはセル間で移送され異なる方向へ送信される。
ＡＴＭ環境における回路エミュレーションに対して提案される標準により恐らくＡＴＭへの変換が１度しか生じない場合は６４ｋビットで交換する必要が無くなる。標準によりＡＴＭセルは接続へ分配され６４ｋビットサンプルにより部分的もしくは完全に充填されることが指定され、したがって交換容量をより効率的に利用できるようになる。
一つのスイッチポート１１から別のスイッチポート１１へスイッチコア１２を介して転送される時にセル内にエラー発見機構を含むことにより本発明のアクセス制御ＡＴＭスイッチ１０はシングルプレーン解法において非常にうまく機能することを理解されたい。このために３バイトを付加することができる。このプロセスは純正回路スイッチでは大きな出費を招くことなく達成するのが困難である。この機能によりアクセス制御ＡＴＭスイッチ１０はマルチメディア応用に対するアクセススイッチとして適切なものとなる。
【００２７】
フロー制御
入口スイッチポート１１ａがセルを受信することができる装置１７の間で装置毎に帯域幅が変動することがある。したがって、目標スイッチポート１１ｂがそのセルを関連する装置１７へ出力することができる速度よりも高いか、低いか、もしくは等しい速度で入口スイッチポートはセルを受信することができる。このため受信セルのペイロード内のデータが改変されないようＡＴＭスイッチを通るセルフローが制約される。例えば、目標スイッチポートがそのセルを関連する装置１７へ出力する出力速度と呼ばれる速度が前記目標スイッチポートへアドレスされるセルが入口スイッチポートへ到着する入力速度と呼ばれる速度よりも低ければ、出口スイッチポートが前のセルを受信するまで入口スイッチポートは次のセルを受信して一時記憶するのを防止しなければならない。この規則が破られると、次のセルが抽出されるセルを一部オーバライトする確立が高くなる。すると抽出されるデータは改変データを含むようになる。一方、入力及び出力速度が等しいか、もしくは入力速度が出力速度よりも低い場合には、入口スイッチポートは抽出されるセルをオーバライトする危険性無しに目標スイッチポートが前のセルを受信開始するとすぐに新しいセルの受信を開始することができる。
本発明に従って、ＲＰＦフラグ及び、ＳＳ−フラグと呼ばれる、走査状態フラグを設定する特定ルールを使用することにより前記したことが達成される。フラグルールを使用することによりスイッチ内で“速度変換”を行うことができる。速度変換はセルがスイッチに到達するビットレートがセルがスイッチから出て行くビットレートとは異なることを意味する。
速度変換により本発明のスイッチはユニークな特徴が与えられ、それは第１の特定ビットレートで作動するように設計された装置１７の、全部ではないが、一つ以上を第１のビットレートとは異なる第２の特定ビットレートで作動するように設計された新しい装置と置換する能力である。
【００２８】
例えば、第４図の各装置１７が６４ｋビット／秒で作動するように設計された各トランクを終端する装置を表す場合、全装置１７を置換することなく１台以上のトランク終端装置を１５５Ｍビット／秒のビットレートで作動するトランクを終端するように設計された新しい装置と置換することができる。したがって、ネツトワーク構造の全トランクではなく個別のトランクだけをグレードアップしてしかも同じスイッチを使用することができる。これは同じＡＴＭスイッチを保持するために全装置１７を変えネツトワークの全トランクをグレードアップする必要がある既存のＡＴＭスイッチとは異なる。
スイッチコアからスイッチポートへのセルのＲＰＦフィールド２６はそれが構成される時のスイッチの各出口スイッチポート１１ｂの状態により構成されている。すなわち、ＲＰＦ２６は特定のスイッチポートが新しいセルの受信準備が完了しているかどうかという全ての出口スイッチポート１１ｂの状態のスナップショットにより構成されている。ＲＰＦフィールド２６の個別ビットはビットにより表される特定の出口スイッチポートへのトラフィックに対する赤色もしくは緑色光を示すトラフィック光と比較される。例えば、ビットが論理“１”へ設定して示される赤色光であれば、ＲＰＦフィールドのビットにより表される出口スイッチポートに対応するマトリクスクロスポイントにおけるバッファー５１（第１５図）は新しいセルの受信準備が完了していない。ビットが論理“０”へ設定して示される緑色光であれば、バッファー５１は同じ出口スイッチポート１１ｂへアドレスされるセルをさらに受信する準備が完了している。
【００２９】
第２３図は実施例において速度変換に使用される装置の論理ブロック図である。第２３図は各マトリクスクロスポイントに１個のバッファー５１がある第１５図に関連している。第２３図には２番ロー及び３番コラム間のクロスポイントである一つのマトリクスクロスポイントに関連する１組の装置、例えば２，３、が開示されている。特記無き限り、マトリクスの他の各クロスポイントは同様な１組の装置に関連している。第２３図にはさらに入口スイッチポートＳＷＰ２に到達するセルが出口スイッチポートＳＷＰ１０へ廻される場合の速度変換も示されている。ＳＷＰ２の入口ビットレートは“ｉ”で示されＳＷＰ１０の出口ビットレートは“ｏ”で示されている。４つのケース、すなわちｉ＞ｏ，ｉ＜ｏ，ｉ＝ｏ，及びｉ？ｏについて考えなければならない。ｉ？ｏはｉとｏの差が未知であることを意味し、例えば、どの装置１７が接続されているかをスイッチが知らない時に初期化が行われる場合がそうである。
ポール状態レジスタ（ＰＳＲ）１６０はＳＷＰ１０へアドレスされる次のセルをバッファー５１が受信する準備が完了しているかどうかを調べるためにＦＩＦＯバッファー５１の状態を読み取っている（ポーリング）。このポーリングは点線１６１で略示されている。走査状態レジスタ（ＳＳＲ）１６２はバッファーが送出すべき任意のセルを含んでいるかどうかを調べるために同じＦＩＦＯバッファー５１の状態を走査している。この走査は点線１６３で略示されている。ＰＳＲ１６０及びＳＳＲ１６２は共にセット及びリセット入力と出力を有するフリップフロップ回路を具備している。
２つのリセット状態Ｒ１及びＲ２間の選択を行う可動矢符１６４で示すように、ＰＳＲ１６０のリセットは条件付きである。Ｒ１及びＲ２間の選択はポールレートレジスタ（ＰＲＲ）１６５により行われる。ＰＲＲ１６５はマトリクスロー（ＳＷＰ２）に接続された装置と、この場合ＳＷＰ１−ｎ（第９図）に接続された装置である、マトリクスコラム３に接続された装置１７のビットレートの差に関連する情報を含んでいる。この情報はスタティックでありスイッチが初期化される時あるいは特定の装置１７が置換装置よりも高いかあるいは低いビットレートで作動する新しい装置と置換される時にＰＲＲ１６５へロードされる。
ＰＳＲ１６５の情報はダイナミックでありセルがＦＩＦＯバッファー５１に到達するかあるいはそこから抽出される度に変えられる。ＰＳＲ１６０の出力信号１６６はＦＩＦＯバッファー５１に現在記憶されているセル、例えば、ＳＷＰ１０によりアドレスされる出力スイッチポート１１ｂに関連したＲＰＦビットである。
【００３０】
ＳＳＲ１６２に対する設定は条件付きである。可動矢符１６７により２つの設定条件Ｓ１及びＳ２の選択が行われる。Ｓ１及びＳ２の選択は走査レートレジスタ（ＳＳＲ）１６８により行われる。ＳＳＲ１６８はマトリクスロー２（ＳＷＰ２）と、この場合ＳＷＰ１−ｎ（第９図）に接続された装置である、マトリクスコラム３に接続された装置１７のビットレートの差に関連した情報を含んでいる。ＰＲＲ１６５の情報と同様にこの情報もスタティックでありスイッチが初期化されるかあるいは置換装置よりも高いかもしくは低いビットレートで作動する新しい装置と装置１７が置換される時にＳＳＲ１６８へロードされる。
前記したように、走査状態レジスタ（ＳＳＲ）１６２の内容はダイナミックでありセルがＦＩＦＯバッファー５１に到達するかあるいはそこから抽出される度に変えられる。ＳＳＲ１６２の出力１６９は走査状態フラグ（ＳＳ−フラグ）を含んでいる。出力１６９はスイッチコア１２内に配置されマトリクスコラム３に接続された全てのスイッチポートに共通である走査装置１７０に接続されている。したがって、スイッチコアマトリクス１２の各コラムに１個の走査装置がある。走査装置１７０は出力スイッチポート１１ｂへ中継されるセルを有する任意のバッファーに対するＦＩＦＯバッファー５１を走査する。走査装置１７０はバッファー内で待機中のセルのヘッダーに含まれたアドレスを読み取る。走査装置１７０はこのようなバッファー５１を一つ以上見つけると、第９図に関して前記した優先順ルールを使用して、どのバッファーにセルの送出を許すべきかを判断する。バッファー５１は第２３図に“ｃｒｏｓｓｐｏｉｎｔ ｓｅｌｅｃｔ”のラベルを付した出力信号により指示される。次に選定された出力スイッチポート（ＳＷＰ１０）はＦＩＦＯ５１からセルの抽出を開始する。
下記の論理により出力スイッチポートへのアクセスが制御される。
【００３１】

【００３２】
前記した表では正論理が使用されている。第１表からセルがバッファー５１へ書き込まれるとすぐに、ポール状態レジスタ（ＰＳＲ）１６０が設定されることが判る。バッファー５１内のセルの最初のバイトが抽出されるとすぐに、ポールレートレジスタ（ＰＲＲ）１６５が“０”であればＰＳＲ１６０がクリアされる。ＰＲＲ１６５が“１”の位置であれば、最後のバイトがバッファーから抽出される時にＰＳＲ１６０がクリアされる。
第２表からセルがバッファー５１へ書き込まれるとすぐに、走査レートレジスタ（ＳＲＲ）１６８に“０”がプリロードされておれば走査状態レジスタ（ＳＳＲ）１６２が最初のバイトに設定されることが判る。ＳＲＲ１６８に“１”がプリロードされると、ＳＳＲ１６２はクロスポイントバッファー５１のセルの最後のビットが設定される。バッファー５１から最初のバイトの読み取りが開始されるとＳＳＲ１６２はリセットされる。
第３表はさまざまな入力及び出力ビットレートに対するポールレートレジスタ（ＰＲＲ）１６５及び走査レートレジスタ（ＳＲＲ）１６８の状態を示す状態表である。第３表の内容は第１表及び第２表の内容及び定義を使用して決定される。入力ビットレートが出力ビットレートよりも大きければ（ｉ＞ｏ）次の考察が適用される。セルの最初のバイトがバッファーに到達するとすぐにＦＩＦＯバッファー５１のセルの読出しを開始することができる。したがって、走査状態レジスタ（ＳＳＲ）１６２を即座に設定することができる。第２表から、“最初のバイト書込み時．．”の行及び信号の下の対応する列から、第３表の走査レートレジスタの下のｉ＞ｏ行には“０”を記入しなければならない。ＦＩＦＯバッファー５１内に存在するセルはポールレートレジスタ（ＰＲＲ）１６５が占有されている状態を有するという事実により表示される。読取レートは入力レートよりも遅いため、バッファー５１から最後のバイトが読み出されるまでＰＲＲ１６５をクリアしてはならない。第１表から、最後の行はＰＲＲ１６５の“１”状態を与え、この“１”は第３表のポールレートレジスタの下のｉ＞ｏ行に反映される。
【００３３】
一方、最初のバイトの抽出時にＰＲＲ１６５がクリアされていると、ポール状態レジスタ（ＰＳＲ）１６０はＦＩＦＯバッファー５１が新しいセルの受信準備完了しているという早期表示を受信する。この新しいセルがバッファー５１へロードされると、古いセルは読出レートが低いためオーバライトされる危険性が高い。したがって、これにより古いセルのデータが改変される。これを防止するために、抽出されるセルの最後のバイトでＰＲＲ１６５がクリアされる。
出力ビットレート“ｏ”が入力ビットレート“ｉ”よりも高い（ｉ＞ｏ）逆の状態では、セルの最後のバイトがＦＩＦＯバッファー５１へ記憶されるまで走査状態レジスタ（ＳＳＲ）１６２は設定されない。これはＳＳＲ１６２内に“１”がある（第２表の最後の行の次）ことを意味しそれにより第３表の第２行、走査レートレジスタの下に“１”が与えられる。ｏ＞ｉという事実により、最初のバイトの読出し時にポール状態レジスタ（ＰＳＲ）１６０をクリアすることができる。ＰＳＲ内容、すなわちＲＰＦ−フィールド２６、がスイッチポートで分析されると、スイッチポートはバッファー５１へ新しいセルを転送することができる。新しい、遅いセルがバッファーに到達する前にバッファー５１内のセルが読み出される。第１表から、最後の行“最初の読出し．．．”及び信号の下の対応するエントリーの次に、“０”が与えられこの“０”は第３表のポールレートレジスタの下のｉ＜ｏ行に反映される。
【００３４】
入力及び出力レートが等しければ（ｉ＝ｏ）、ＦＩＦＯバッファー５１内のセルの最初のバイトの抽出が開始するとすぐに、データ改変の危険性無しに新しいセルの最初のバイトをバッファー５１へ書き込むことができる。したがって、ポールレートレジスタの下のｉ＜ｏ行の値“０”がまだ適用される。したがって、ポールレートレジスタの下のｉ＝ｏ行には“０”が示されている。走査レートレジスタ（ＳＲＲ）１６８はセルの最初のバイトがバッファー５１に到達する時に設定して設定条件Ｓ１、すなわち“０”を第２行に与えることができる。この“０”は第３表の走査レートレジスタの下のｉ＝ｏ行に入力される。
入力及び出力ビットレートが未知であれば（ｉ？ｏ）、セルの最後のバイトがＦＩＦＯバッファー５１へ書き込まれるまで走査状態レジスタ（ＳＳＲ）１６２を設定することができない。第２表から、これにより設定条件Ｓ２、すなわち“１”が与えられる。この“１”は第３表の走査レートレジスタの下のｉ？ｏ行に入力される。送信側では、第２表のリセット条件Ｒ２のように、抽出されるセルの最後のバイトが読み出されるまでポール状態レジスタ（ＰＳＲ）１６０はバッファー５１へ新しいセルを送る許可を与えることができない。この条件で示される“１”は第３表のポールレートレジスタの下のｉ？ｏ行へ入力される。したがって、ｉ？ｏであるこの状況ではＰＳＲ１６０及びＳＳＲ１６２の両方が“１”へ設定される。この状況はＡＴＭスイッチの始動時及び装置１７０の置換時に生じる。ＡＴＭスイッチはそれ自体が置換装置１７のビットレートへ構成かつ適応される。他の装置１７は全て変化せず個別のビットレートで作動する。
ｉ＝ｏの状況では、入口スイッチポート１１ａのセルは、たとえ同じマトリクスクロスポイントを通過しても連結すなわち結合され、セルは“ｏｎ ｔｈｅ ｆｌｙ” ＡＴＭスイッチを介して交換される。連結されたセルは前のセルの末尾に付加された連続セルのヘッドを有している。
したがって、実施例について本発明を説明してきたが、当業者であればさまざまな修正及び変更が自明であると思われる。本開示及び特許請求の範囲にはこのような修正及び変更が全て含まれるものとする。
【図面の簡単な説明】
当業者であれば下記の図面を参照すれば本発明をよく理解することができ、そのさまざまな目的及び利点が自明になると思われ、ここに、
【図１】本発明のシステムで使用されるタイプのアクセス制御ＡＴＭスイッチの主構成要素の簡単なブロック図。
【図２】スイッチポート及びスイッチコア間のデータフローを示し、かつ本発明のシステムのスイッチポートのどこに入力バッファーが配置されているかを示す、第１図のＡＴＭスイッチの簡単な機能ブロック図。
【図３】本発明のシステム内のスイッチポートから動作及び保守機能が監視及び制御される様子を示すＡＴＭスイッチの簡単な機能ブロック図。
【図４】本発明のアクセス制御ＡＴＭスイッチに接続された全ての通信装置がスイッチポートを介してスイッチコアへアクセスする様子を示す簡単なブロック図。
【図５】本発明のアクセス制御ＡＴＭスイッチにより実施される論理スイッチング及び空間スイッチング機能を示す簡単な機能ブロック図。
【図６】いくつかのアクセス制御ＡＴＭスイッチがマトリクスアーキテクチュアへリンク結合される場合の論理及び空間スイッチング機能を示す簡単な機能ブロック図。
【図７】本発明のアクセス制御ＡＴＭスイッチにおいて論理及び空間スイッチング機能を実施する３つの通信プロトコルレベル間の構造及び関係を示す簡単な機能ブロック図。
【図８】スイッチコアの一つのスイッチポート及び一つのプレーン間のスイッチコアインターフェイス（ＳＣＩ）の物理的回線を示すブロック図。
【図８ａ】スイッチコアインターフェイス（ＳＣＩ）を介して各方向へ送られるジェネリックセルのバイトマップ。
【図８ｂ】スイッチコアインターフェイス（ＳＣＩ）を介して各方向へ送られる情報（トラフィック）セルのバイトマップ。
【図８ｃ】スイッチコアインターフェイス（ＳＣＩ）を介して各方向へ送られる保守セルのバイトマップ。
【図８ｄ】スイッチコアインターフェイス（ＳＣＩ）を介して各方向へ送られるアイドルセルのバイトマップ。
【図９】入力スイッチポート内の論理バッファー数とスイッチコアマトリクスからの目的スイッチポートのアウトレット数が等しい本発明のアクセス制御ＡＴＭスイッチの実施例を示す簡単なブロック図。
【図１０】目的スイッチポートへの全てのスイッチコアアウトレットに対して一つの論理バッファーが使用される本発明のアクセス制御ＡＴＭスイッチの実施例の簡単なブロック図。
【図１１】本発明のアクセス制御ＡＴＭスイッチのスイッチポートの入力側におけるバッファーの優先順位付け及び可変バッファーサイズの使用を示す簡単なブロック図。
【図１２】本発明のアクセス制御ＡＴＭスイッチにおけるスイッチポートのスイッチコアへの接続及びスイッチマトリクスへのアクセス機構に使用される原理を示す機能図。
【図１３】本発明のアクセス制御ＡＴＭスイッチの所望の機能を提供するスイッチコアマトリクス内のバッファーの位置決めに対する最低減の解決法を示す機能図。
【図１４】本発明のアクセス制御ＡＴＭスイッチ内で中間数のバッファーが使用される場合のスイッチコアマトリクス内のバッファーの位置決めを示す機能図。
【図１５】本発明のアクセス制御ＡＴＭスイッチにおける各マトリクスクロスポイントに対して１セル深さの一つのバッファーが使用される完全な解決法におけるスイッチコアマトリクス内のバッファーの位置決めを示す機能図。
【図１６】スイッチコアマトリクスのトップレベルブロック図。
【図１７】スイッチコアマトリクスのロー機能ユニット（ＲＦＵ）のブロック図。
【図１８】スイッチコアマトリクス内のコラム機能ユニット（ＣＦＵ）のブロック図。
【図１９】コラム機能ユニット（ＣＦＵ）内のＣＦＵコントローラの機能を制御するソフトウェアプログラムのハイレベルフロー図。
【図２０】スイッチコアマトリクス内のクロス機能ユニット（ＸＦＵ）のブロック図。
【図２１】特定スイッチポートに対するスイッチコアインターフェイス（ＳＣＩ）内のスイッチポート−スイッチコアセルストリームとスイッチコア−スイッチポートセルストリーム間のタイミング関係を示す図。
【図２２】スイッチポートボードが接続されるバックプレーン上にシングルチップスイッチコアが載置される本発明のアクセス制御ＡＴＭスイッチの一実施例の斜視図。
【図２３】本発明の実施例において速度変換に使用される装置の論理ブロック図。

Claims (6)

1. データ転送スイッチであって、前記スイッチは、
   複数のローとコラムとクロスポイントからなるスイッチコアマトリクスであって、その入力点から出力点への情報セルストリームの方路を指定する選定可能な経路を提供し、情報セルストリームが第１のビットレートで入力され第２のビットレートで出力されるスイッチコアマトリクスと、
   スイッチコアマトリクスの各クロスポイントに関連付けられて情報セルストリームのビットレートを第１のビットレートから第２のビットレートへ変換するフロー制御手段と、
   スイッチコアマトリクスの各クロスポイントにおける情報セルバァッファと、
   を含むデータ転送スイッチ。
2. 請求項１記載のデータ転送スイッチであって、フロー制御手段は、情報セルストリーム内の次のセルを受信するバァッファの利用可能性に関する情報セルバァッファの状態を読み出し、前のセルをオーバライトする可能性が最小限に抑えられる時間まで次のセルがバァッファにより受信されないように情報セルストリーム内のセルの入力を制御する信号を出力するポル状態レジスタとを含むデータ転送スイッチ。
3. 請求項２記載のデータ転送スイッチであって、フロー制御手段は、さらに、情報セルストリームに対する入力および出力ビットレートの比較に応答してポル状態レジスタのリセットを制御し、前のセルをオーバライトする可能性が最小限に抑えられるまでポル状態レジスタからの出力信号が次のセルの受信を許すようにリセットされないようにする手段を含むデータ転送スイッチ。
4. 請求項１記載のデータ転送スイッチであって、フロー制御手段は、バァッファが出力準備完了しているセルを情報セルストリーム内に含むかどうかに関する情報セルバァッファの状態を読み出して示す信号を出力する走査状態レジスタとを含むデータ転送スイッチ。
5. 請求項４記載のデータ転送スイッチであって、フロー制御手段は、さらに、情報セルストリームに対する入力および出力ビットレートの比較に応答して走査状態レジスタのリセットを制御し、前に出力したセルをオーバライトする可能性が最小限に抑えられるまで走査状態レジスタからの出力信号がセルの出力を許すようにリセットされないようにする手段を含むデータ転送スイッチ。
6. 請求項５記載のデータ転送スイッチであって、さらに、走査状態レジスタからの出力信号を走査して出力準備完了しているセルを含むバァッファを識別し、予め定められた優先順位ルールに従って一時に１つ出力されるセルを選択する走査装置を含むデータ転送スイッチ。

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