JP3096051B2 - Ａｔｍシステム用スイッチ回路網およびスイッチ―回路網モジュール - Google Patents

Ａｔｍシステム用スイッチ回路網およびスイッチ―回路網モジュール

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は請求項第１項の前文に明示されたATMシステ
ム用スイッチ回路網、及び請求項第４項の前文に明示さ
れたスイッチ−回路網モジュールに関する。
（従来の技術および発明が解決しようとする課題） この様なスイッチ回路網は、J.S.Turner,“Design of
a Broadcast Packet Network";“Proceedings of INFO
COM'86",1986年４月,p.667〜675,から知られている。
ここで使用される用語“ATMシステム”（ATM＝Asynch
ronous Transfer Mode）は、情報が接続特定用ヘッダー
でパケット或いはセルのシーケンスとして等しい或いは
等しくない長さの部分に分割され、そして伝送される様
な情報伝送システムを意味する。
請求項第１項の前文によるスイッチ回路網は、多段パ
スを備えたスイッチ回路網である。それは、２×２のス
イッチ素子のみから構成される。しかし一般には、出来
るだけ多数の入力を出来るだけ多数の出力に任意に接続
出来る様なスイッチ素子が必要とされる。この方法で
は、ごく僅かなステージのみしか互いに続ける事が出来
ないので、遅延、遅延ジッタ、セル損失は最小に保たれ
る。しかしこの様なスイッチ素子は集積回路内で結合さ
れるべきであり、その集積回路では、少なくともリード
の数を増加させる事は困難である。ATMシステムでは、
約150Mb/s或いは600Mb/sでさえある事が期待される様な
高い伝送率のため、並列データ転送がしばしば必要にな
る。
それはまた、より大きなスイッチ素子を、複数のスイ
ッチ素子から構成され外見上１つの大きなスイッチ素子
の様に作動するスイッチ−回路網モジュールによって置
換する事が知られている。この様なスイッチ−回路網モ
ジュールはノンブロッキングであるべきである。
本発明は上記の様なスイッチ回路網およびスイッチ−
回路網モジュールを得る事を目的とする。
［発明の構成］ （課題を解決するための手段） 本発明によると、スイッチ回路網は請求項第１項に明
示されたように構成され、請求項第４項に明示されたよ
うなスイッチ−回路網モジュールを使用する。本発明の
他の有利な態様は、従属請求項に記載されている。
本発明は、スイッチ回路網及び使用される動作モード
の特殊性による利点を持っている。ここで使用されるス
イッチ回路網及び動作モードでは、伝送物はスイッチ回
路網全体に亙って最小単位、即ちセルにまで平等に分配
され、バッファによって処理される得る短時間のブロッ
キングは局部のみで生じ得る。この負荷の分配は、回路
選択器内のセルを、自身のセルヘッダーをそれぞれ有す
る２つ以上のより小さなセルに分ける事によって更に改
良する事が出来る。しかし、付加的なセルヘッダーは全
体的な負荷を増加させる。
非常に均一な負荷分配のおかげで、スイッチ回路網の
夫々の２つの部分内のみならず、個々のスイッチ−回路
網モジュール内でもまた多段パスの能力無しでやってい
く事が出来る。この事は、１つのスイッチ−回路網モジ
ュール内で１つのパスがあらゆる入力からあらゆる出力
まで可能であるならば、十分である。もし個々のパスの
能力が等しく、全てのパスの能力の合計が全通信量（伝
送物）を伝えるのに十分であるならば、これは十分であ
る。
個々のスイッチ−回路網モジュールの所定のサイズに
対して、要求に応じて、１つのパスがあらゆる入力から
あらゆる出力まで可能になる様に、連続するステージの
数を選択せねばならない。あらゆる付加的なステージは
付加的な回路構成を必要とするだけでなく結果として付
加的な遅延、付加的な遅延ジッタ、付加的なセル損失を
生じるから最小数の連続するステージもまた最適である
事は明らかである。所定のサイズのスイッチ素子に対し
て可能である様な付加的なパスは、ステージの数を増加
させないならば、悪影響を及ぼさない。此等の事は、可
能な全体の能力を設定する事に対してでさえ必要であり
得る。
上述の演算モードの欠点は、仮想の回路とは違って、
同一の接続に繋がるセルが同一のパスを採る事が出来
ず、従って夫々違うパスを通過すると言う事である。こ
れを防ぐ単純な方法は、長い間にわたって知られてき
た。もし一緒に繋がっているセルが互いに密接して続く
ならば、次のセルは先行する夫々のセルがもはや通過し
ない時まで回路選択器の入力において遅延される。これ
に適切な入力変換ユニットは、別の目的を意図している
ものであるが、P38 40 688.8（internal file referenc
e:D.Bottle−S.Wahl 13−２）に記載されている。
（実施例） 第１図のスイッチ回路網はＴ個のターミナルユニット
TSU1乃至TSUTおよびＰ個のスイッチ板SW1乃至SWPを有す
る。示された実施例において、Ｔは最大値128を有し、
Ｐは最大値16を有する。各ターミナルユニットは、８ま
でのラインユニットLT1乃至LT8及び４までのスイッチ−
回路網モジュールSM01乃至SM04を具備する。各スイッチ
板はスイッチ−回路網モジュールの２つのステージを具
備する；即ち第１のステージは32迄のスイッチ−回路網
モジュールSM101乃至SM132を具備し、第２のステージは
16迄のスイッチ−回路網モジュールSM201乃至SM216を具
備する。
全てのスイッチ−回路網モジュールSMは、全く同一の
構成を有する。それらは夫々、外見上128の入力及び128
の出力を有する128×128のマトリックスの様に作動す
る。スイッチ回路網は反転スイッチ構造の様に設計され
る、それは換言すれば、夫々第５及び第４のステージと
しても作動する２つの前部ステージのスイッチ−回路網
モジュールSM0およびSM1は、２つの64×64マトリックス
の様に使用される。
各ラインユニットLTは、ライン終端要素ET及びマルチ
プレクサ／デマルチプレクサであるMuldexを有する。Mu
ldexは、入来する伝送物を夫々のターミナルユニットTS
Uのスイッチ−回路網モジュールSM01乃至SM04に分配
し、そして反対方向で外向する伝送物を結合する。全て
のパスは150Mb/sに設計されている；即ち全ての４つの
この様なパスはスイッチ−回路網モジュールの間で多重
化によって１つの600−Mb/sパスに結合される。
第２図は前方向に直進配置された同様のスイッチ回路
網を示す。ここで、この中に含まれるターミナルユニッ
トTSU及びスイッチ−回路網モジュールSMOは、夫々入力
部分TSUiとSM0i及び夫々出力部分TSUoとSM0oを有する。
同様に、スイッチ−回路網モジュールSM1は入力部分SM1
iおよび出力部分SM1oを有する。
第２図のその他のものは、従来の奇数ステージを備え
たスイッチ回路網の構造を示す。それは、中間ステージ
を備えた即ち３つのステージで構成される３つのステー
ジの配置とも見る事が出来る。
太い矢印は、入力Ａから出力Ｂへ向かう事が出来る全
てのパスを示している。
スイッチ−回路網モジュールSM2までの前半分では、
任意の分岐点（Muldex,SM0i,SM1i）で任意に出力する事
が可能である。ただ後半分では、セルは所望された出力
Ｂに選択的にスイッチされねばならない。もし任意のタ
ーミナルユニットの任意の入力に達する全てのセルがス
イッチ回路網の前半分内で自由に分配されるならば、ス
イッチ回路網全体はいつでも非常に均一に負荷される事
は容易に理解される。
前半分内の分配が周期的に、或いはランダムに、或い
は引続くステージ上の負荷を指示する先ぶれ信号に応じ
て影響されるかどうかと言う事は、二次的な重要さであ
る。
第３図は、スイッチ−回路網モジュールSMの概略構造
を示す。モジュールは、夫々１つのデマルチプレクサD1
乃至D32を備えた32の入力ラインE1乃至E32と、夫々１つ
のマルチプレクサM1乃至M32を備えた32の出力ラインA1
乃至A32と、一つのマトリックスＭとを有する。各デマ
ルチプレクサDxは、600−Mb/sの光データストリームを
４つの150−Mb/sの電気データストリームに分割する。
マルチプレクサMxは此等の４つの電気データストリーム
を１つの光データストリームに再結合する。
第４図はマトリックスＭの内部構造を示す。マトリッ
クスは、２つのステージSU11乃至SU14及びSU21乃至SU24
に配置された８つのスイッチ素子を有する。各スイッチ
素子は32の150−Mb/sの入力及び32の150−Mb/sの出力を
有する。第１のステージの入力は、デマルチプレクサを
介してスイッチ−回路網モジュールの入力ラインE1乃至
E32と接続される。第２のステージの出力はマルチプレ
クサを介してスイッチ−回路網モジュールの出力ライン
A1乃至A32に接続される。第１のステージの各スイッチ
素子から、８つのラインのグループが第２のステージの
各スイッチ素子へと通っている。
従来のスイッチ配置で考えられる極端な場合、即ち第
１のステージの一つのスイッチ素子が全ての入力で一杯
に負荷される事と、そして伝送物全体が或る非常に短時
間よりもより長く最後のステージの単一のスイッチ素子
へのパス選択をされなければならない様な事とはここで
は起こり得ない。何故なら、どのデータストリームも長
い時間周期の間同一のパスを使用する事が出来ないから
である。それ故、入力ステージと出力ステージとの間の
中間のステージは省く事が出来る。
本発明によるスイッチ回路網を改善する為に必要とさ
れるスイッチ素子及び本発明によるスイッチ−回路網モ
ジュールは、第５図によって説明される。
第５図に示されたスイッチ素子は、夫々１つの入力ラ
インI1乃至Ipを備えたｐ個の入力ユニットIP1乃至IPp
と、一つのマルチプレクサMxと、個々にアドレス可能な
ＬビットメモリブロックＣを備えた一つのバッファPS
と、一つのデマルチプレクサDxと、ｑ個の出力ユニット
OP1乃至OPqと、一つのメモリ制御ユニットSVと、一つの
パス選定ブロックＷとを有する。ｐ＝ｑ＝32、換言すれ
ばスイッチ素子が32の入力ラインおよび32の出力ライン
を有する事が好ましい。今、ＣおよびＬに対して、数値
Ｃ＝256及びＬ＝50である場合を考える。メモリブロッ
クのサイズを自由に選択する事は出来ない。何故なら
ば、処理速度が速いため、少なくとも内部では並列処理
を必要とするので、メモリブロックのサイズは逐次から
並列への変換によって生成されるワード幅に適合されな
ければならない。この例に於いては、ワード幅とメモリ
ブロックのサイズは全く同一である。１度に４、８、16
或いはそれ以上のワードを保持する事が出来るメモリブ
ロックもまた可能である。何が適切であるかと言う事
は、セルの長さに依存する。
入力ユニットIP1は、入力ユニットの内部構造をより
詳細に示している。入力ラインI1はシンクロナイザSYNC
に繋ながり、シンクロナイザSYNCの出力は逐次から並列
への変換器SPWに接続され、そして変換器SPWの出力はセ
ルのスタート及び終りを検出する為のユニットZAEを介
してマルチプレクサMxの入力の端部に接続されている。
ユニットZAEはまた、パス選定ブロックＷの入力の１つ
及びメモリ制御ユニットSVの入力の１つに接続されてい
る。
出力ユニットOP1は出力ユニットの詳細を示す。デマ
ルチプレクサDxの出力の端部は、セルの終りを検出する
為のユニットZEを介して並列から逐次への変換器PSWに
接続されている。この変換器PSWの出力は出力ライン01
に結合される。出力ユニットはさらに、一つの出力FIFO
（先入れ先出し装置）OFFおよび一つの出力レジスタOR
を有する。出力FIFO OFFはパス選定ブロックＷの出力の
１つに接続された入力を有し、そしてその出力はメモリ
制御ユニットSVの双方向的に連結されている出力レジス
タORに結合される。
第５図でマルチプレクサMx及び単一ラインの一つの回
路網が、入力ユニットIP1乃至IPpと中央ユニットすなわ
ちバッファPSと、メモリ制御ユニットSVと、パス選定ブ
ロックＷとの間の接続を提供する。データストリームは
Ｌビットの並列フォーマットに変換される。制御及びク
ロックのラインも電源もどちらも図示されていない。此
等は全て、十分な解決策が当業者には知られている、換
言すればもし当業者がどのような情報を何時、どこで交
換すべきかを知っているならば選択出来る様な物である
からである。この点で、同様の事が同期システムの為の
スイッチ素子に関しても適用される。ユニットを相互連
結する為の母線システムを具備する様なスイッチ素子
は、J.M.Cotton等による“SYSTEM"12,Digital−Koppeln
etz",Elektrisches Nachrichtenwesen,Vol.56,Number2/
3,1981年,p.148〜160,に記載されている。複数の送信器
と１つの受信器を備えた母線システムは、一つのマルチ
プレクサと同等である事に注目したい。同様の事が出力
側にも言える。
通常のスイッチ処理は、第６図乃至第14図に示された
非常に簡易化された例によって説明される。この簡易化
された例において、バッファPSは最初は全て空であるＣ
＝14のメモリブロックを有する。メモリ制御ユニットSV
はそのメモリの表の様な表現によって示される。メモリ
制御ユニットSVの心臓部は一つのリストメモリLLであ
り、それはバッファPSのＣメモリブロック夫々に対して
１つの指定地区を有する。この指定地区は関連するメモ
リブロックと同一のアドレスを有し、別のメモリブロッ
クのアドレスを受ける事が出来る。最初は（第６図）、
リストメモリLLは空である。メモリ制御ユニットSVは、
更に、未使用のメモリブロックのアドレスを記憶する為
の一つのメモリEFFを有する。そのメモリブロックはFIF
O（先入れ先出し）の原理で作動し、最初にランダムな
シーケンスでバッファPSの全てのメモリブロックのアド
レスを含有する。そのOFF1,OFFi,OFF16が示される出力F
IFOも、最初は空である。実際には、“空”の指定地区
は通常通りある種類のデータを含む。これは空であると
示す値であり得るが、最早有効ではない先の使用からの
値ででもあり得る。後者の場合、この値が最早必要とさ
れないであろうと言う事を確実にする為のステップを踏
まねばならない。本実施例のメモリ制御ユニットSVは、
更に、カウントメモリCCのＣ個の指定地区を有し、それ
はリストメモリLLによってアドレスされる事が出来る。
カウントメモリCCは、バッファPSの関連したメモリブロ
ックの内容がなお出力されねばならないような出力ユニ
ットが幾つあるかを示す。カウントメモリCCの全ての指
定地区の内容は最初はゼロである。
各入力ラインI1及びIk上に１つのセルが到着する。こ
の例ではセルが更に到着する事はない。夫々の逐次から
並列への変換器を共に備えた２つの入力ユニットIP1お
よびIPkのシンクロナイザは、各セルを等しい長さの５
つのブロックに変換する。第１のブロックSOC1,SOCkは
セルの始まり（start−of−cell）のラベルであるSOCか
ら始まる。最後のブロックEOC1,EOCkはセル終了（end−
of−cell）のラベルであるEOCを有する。ラベルEOCは最
後のブロック内の自由裁量の箇所、すなわち外部から到
着するセルが実際に終る処に存在する。シンクロナイザ
はブロックを一杯にする為にブランクを加える。第１、
第２乃至第４のブロックの夫々1D1、2D1、3D1及び1Dk、
2Dk、3Dk及びEOCラベルまでの第５のブロックの部分の
残りの部分はセルのデータを有する。
入力ユニットは周期的にマルチプレクサMxによって質
問信号を送られる。入力ユニットIP1およびIPk内のユニ
ットZAEは、情報が提示されるSOCラベルによってどれが
通過されねばならないかを認識する。メモリEFFから
は、アドレス７が未使用のメモリブロックのアドレスと
して入力レジスタIR1に転送され、そして第１のブロッ
クSOC1がメモリブロック７内のバッファPS内に記憶され
る。同時に、SOCラベルはパス選定ブロックＷに、そし
てメモリ制御ユニットSVに進む。
横切られる各スイッチ−回路網ステージに対してSOC
ラベルは、ステージが横切られる順番で、このステージ
内の選択されるための出力の情報を有する。各評価の
後、次のステージに対して効果的であるSOCラベル内の
パス情報のその部分が、シフトする事によって正確な位
置にもたらされる。パス情報は以下の様であり得る。
“任意の出力を選択せよ”或いは“予め定められた出力
のグループ内の任意の出力を選択せよ”或いは“特定の
予め定められた出力を選択せよ”である。SOCラベル内
のパス情報によって、ターミナルユニットはスイッチ回
路網の動作モードを決定する。
示された例では、出力ラインｉが特定されている。出
力FIFO OFFiにおいて、アドレス７は出力ユニットOPiに
よって出力されるべきセルの始まりのアドレスとして認
められる。カウントメモリにおいて、“1"は指定地区７
内で認められる。これは第７図に示された状態である。
バッファPS内に伝送されるべき次のブロックは、入力
IPkからのブロックSOCkである。メモリEFFは、このブロ
ックがメモリブロック８内のバッファ内に記憶されるべ
きものである事を示す。パス選定ブロックＷは、SOCレ
ベルから、このセルが出力ライン01と出力ライン0iの両
者に出力されるべきものである事を決定する。この多重
出力能力は、ここに記載されたスイッチ素子の特別な特
性である。これは本発明によるスイッチ回路網及びスイ
ッチ−回路網モジュールの構造とは無関係である。それ
故にアドレス８は出力FIFO OFF1と７の後ろの第２の指
定地区にある出力FIFO OFFiとの両者に記憶される。ブ
ロックSOCk自身はメモリブロック８内のバッファPS内に
記憶され、カウントメモリCCでは“2"が指定地区８の中
へ入力される。“8"は入力レジスタIRk内に記憶され
る。これは第８図に示された状態である。
次に、ブロック1D1が次の未使用のメモリブロック内
のバッファPS内に記憶される。カウントメモリCCでは
“1"が指定地区２の中に入力され、リストメモリでは
“2"が指定地区７に入力される。アドレス７は一時的
に、このセルの先行するブロックがその下に記憶された
アドレスとしてIR1内に記憶される。同様の方法で、入
力ユニットIP1およびIPkからの他のブロックが記憶され
る。
第９図に示された入力の終わりに於いては、I1から受
信されたセルのブロックはメモリブロック７、２、３、
４、６に、この順で記憶され、Ikから受信されたセルの
ブロックはメモリブロック８、１、５、９、13に、この
順で記憶される。メモリEFFはバッファPS内の４つの未
使用のメモリブロックのみを示す。リストメモリLLは上
述のアドレスのシーケンスを含む。またそれは特定の文
字、ここでは“E"、を持ち、連結アドレスの代わりに夫
々の最後のブロックに対して入力される。
完結した入力に続くセルの出力は、第10図乃至第14図
によって説明される。出力は出力ユニットから開始さ
れ、出力ユニットは最後まで周期的に付勢される。
出力FIFO OFF1は、その第１のブロックがメモリブロ
ック８内のバッファ内に記憶されているセルが出力ライ
ン01を介して出力されるべきものである事を示す。第10
図に示される様に、アドレス８は出力レジスタOR1へ転
送され、バッファPS、リストメモリLL、カウントメモリ
CCへ供給される、また第１のブロックはPSから出力さ
れ、連結アドレス“1"はLLからOR1へ転送され、カウン
トメモリは“2"から“1"へ減少される。
第11図はOPiから開始される次の出力を示している。
開始アドレス７はOFFiからORiへ転送され、PS,LL,CCへ
供給される。第１のブロックはPSから出力され、連結ア
ドレス２はORiへ転送され、CCは“1"から“0"へ減少さ
れる。この“0"はPS内のブロック７の内容は最早必要と
されない事を示している。このブロックは開放され、そ
のアドレスは未使用のメモリブロックのアドレスを記憶
する為のメモリEFFに戻される。
第12図は、１つのセルが01及び0i夫々に出力された時
に結果として生じる状態を示す。セルの終りは、セルの
終りを検出する為のユニットZE1及びZEiの両者により、
また出力レジスタOR1及びORiの内容の助けによって、検
出される。図示されていないユニットは伝送されるべき
ダミーのブロックを生じる。しかしOFFiは、別のセルが
出力ユニットOPiから伝送されねばならない事、及びこ
のセルの第１のブロックはメモリブロック８内のPS内に
記憶される事を示す。セルの出力は第13図の状態から開
始され、第14図の状態で終了する。
従って全てのブロックが出力されてしまい、バッファ
PSおよびリストメモリLLは空になり、カウントメモリCC
のすべての指定地区は“0"を有し、メモリEFFは、たと
え異なった順番ででも、再度PSの全てのメモリブロック
のアドレスを有し、そしてダミーのブロックは全ての出
力ラインへ伝送される。
実際には、入力及び出力は記載された様に必ずしも時
間的に別けて行われる必要はなく、むしろ同時に行われ
る事が出来る。バッファPSは二重ポートRAMとして設計
されるので、入力および出力は互いに独立してそれにア
クセスする事が出来る。これは特に、セルの最後のブロ
ックが書き込まれれる前にその第１のブロックが読み出
される事が出来る事を意味している。これはセルの遅延
及びバッファPSの保持時間を最小にする。
【図面の簡単な説明】
第１図は本発明によるスイッチ回路網の構成を示し、第
２図は第１図のスイッチ回路網の別の構成図で、演算モ
ードを示し、第３図は本発明によるスイッチ−回路網モ
ジュールを示し、第４図は第３図のスイッチ−回路網モ
ジュールの詳細をさらに示し、第５図はスイッチ素子の
構造を示し、第６図乃至第14図はセルがバッファに書き
込まれそこから読み取られる進行を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−135040（ＪＰ，Ａ) 特開 昭61−72448（ＪＰ，Ａ) 特開 昭59−135994（ＪＰ，Ａ) 電子情報通信学会論文誌，1987／２ Ｖｏｌ．Ｊ70−Ａ，Ｎｏ．２

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】非同期伝送モード（ATM）セルを受信する
    ための入力と、セルを伝送するための出力と、いずれか
    の入力で受信されたセルをいずれかの出力へ伝送するた
    めの手段と、セルをバッファするためのメモリ（PS）と
    を有するスイッチモジュール（SM01、……、SM04;SM10
    1,……,132;SM201、……、SM216）で成るスイッチを具
    備し、スイッチ回路網を通る各セルの通過の間に、スイ
    ッチ回路網の最初の部分を横切るスイッチの出力がセル
    の行先とは独立して選択され、また他方ではスイッチ回
    路網の最終の部分を横切るスイッチの出力はセルの行先
    によって選択されるスイッチ回路網であり、 スイッチがスイッチ素子の２以上の多ステージ配置であ
    るスイッチ−回路網モジュール（SM）であって、 各スイッチ素子（図５）が、２つ以上の入力（I1…Ip）
    と、２つ以上の出力（O1…Oq）と、いずれかの入力（I1
    …Ip）で受信されたセルをいずれかの出力（O1…Oq）へ
    伝送するための手段（IP1…IPp,Mx,PS,Dx OP1…OPq）
    と、セルをバッファするためのメモリ（PS）とを有し、 各第１ステージスイッチ素子（SU11...SU14）の各前記
    素子入力（I1...I16）は素子の関係しているスイッチモ
    ジュールのそれぞれのモジュール入力（E1...E32）の１
    つに接続されており、 各最終ステージスイッチ素子の各前記素子出力（O1...O
    16）はその素子の関係しているスイッチモジュールのそ
    れぞれのモジュール出力（A1...A32）の１つに接続され
    ており、 スイッチ網の継続するステージ（無記号−SM0i−SM1i−
    SM2−SM1o−SM0o−無記号）を通って各セルが通過する
    際に、 前記各セルがスイッチ網の最初の部分（入力Ａ−ステー
    ジSM2）を横切るときには、このセルが最初に継続して
    転送される先となる素子出力が前記各セルの所定の宛先
    （出力Ｂ）とは独立して選ばれ、またこのセルがスイッ
    チ網の最終の部分（SM2−出力Ｂ）を横切るときには、
    このセルが最終的に継続的に転送される先の素子出力が
    前記各セルの所定の宛先に従って選ばれ、 前記各スイッチモジュールのいずれかのモジュール入力
    （E1…E32）から前記各スイッチ網のモジュール（SM,図
    ３）のいずれかのモジュール出力（A1…A32）へ少くと
    も１つの経路（150Mbs接続）が可能となり、かつ、 もし前記多ステージスイッチ配置（M,図４）の前記継続
    するステージ（SU11,SU12,SU13,SU14;SU21,SU22,SU23,S
    U24）の数が前記各スイッチ網のモジュール（SM,図３）
    について１つでも減らされたとするときは、スイッチ網
    のモジュールの少くとも１つのモジュール入力から、同
    じスイッチ網のモジュールの少くとも１つのモジュール
    出力に至る前記多ステージスイッチ配置（M.図４）を通
    る経路がもはや機能上同時に保証される状態でなくなる
    ことを特徴とする非同期伝送モード（ATM）システム用
    のスイッチ回路網。
  2. 【請求項２】各スイッチ−回路網モジュール（SM）が前
    記第１ステージと最終ステージとのスイッチ素子の２ス
    テージ（SU11、……、SU14;SU21,……、SU24）配置であ
    り、第１のステージの全てのスイッチ素子が第２のステ
    ージの全てのスイッチ素子に接続されていることを特徴
    とする請求項１記載のスイッチ回路網。
  3. 【請求項３】スイッチ−回路網モジュールの第１のステ
    ージのスイッチ素子の２つ以上の出力のグループが、ス
    イッチ回路網モジュールの第２のステージのスイッチ素
    子の２つ以上の入力のグループに接続されていることを
    特徴とする請求項２記載のスイッチ回路網。
  4. 【請求項４】非同期伝送モード（ATM）セルを受信する
    ための複数の入力（E1、……,E32）と、セルを伝送する
    ための複数の出力（A1、……、A32）と、いずれかの入
    力で受信されたセルをいずれかの出力へ伝送するための
    手段とを有するスイッチ−回路網モジュール（SM）であ
    り、 前記モジュールがスイッチ素子の２以上の多ステージ配
    置であり、 各スイッチ素子（図５）が２つ以上の入力（I1、……、
    I16）と、２つ以上の出力（O1、……、O16）と、いずれ
    かの入力で受信されたセルをいずれかの出力へ伝送する
    ための手段と、セルをバッファするためのメモリ（PS）
    とを有し、 スイッチ−回路網モジュールの第１のステージ（SU11、
    ……、SU14）のスイッチ素子の各入力（I1、……、I1
    6）がスイッチ−回路網モジュールの入力（E1、……,E3
    2）の１つに接続され、 スイッチ−回路網モジュールの最後のステージ（SU21、
    ……、SU24）のスイッチ素子の各出力（O1、……、O1
    6）がスイッチ−回路網モジュールの出力（A1、……、A
    32）の１つに接続され、 該ステージ間で先行するステージのスイッチ素子の出力
    が次のステージのスイッチ素子の入力に、スイッチ網モ
    ジュールの全ての入力（E1…E32）からスイッチ網モジ
    ュールの全ての出力（A1…A32）へ１つの経路（150Mbs
    接続）が可能となるように、接続され、かつ もし前記段の数が１つでも減らされたとするときは、前
    記モジュール入力と前記モジュール出力の少くとも１つ
    の対にたいして上記の経路がもはや機能上同時に保証さ
    れる状態でなくなることを特徴とする非同期伝送モード
    （ATM）システム用のスイッチ−回路網モジュール。
  5. 【請求項５】スイッチ素子の２ステージの（SU11、…
    …、SU14;SU21,……、SU24）配置であり、 各スイッチ素子（図５）が２つ以上の入力と、２つ以上
    の出力と、いずれかの入力で受信されたセルをいずれか
    の出力へ伝送するための手段と、セルをバッファするた
    めのメモリとを有し、 第１のステージ（SU11、……、SU14）のスイッチ素子の
    各入力がスイッチ−回路網モジュールの入力（I1、…
    …、I32）の１つに接続され、 第２のステージ（SU21、……、SU24）のスイッチ素子の
    各出力がスイッチ−回路網モジュールの出力（O1、…
    …、O32）の１つに接続され、 第１のステージの全てのスイッチ素子が第２のステージ
    の全てのスイッチ素子に接続されることを特徴とする、
    請求項４記載のスイッチ−回路網モジュール。
  6. 【請求項６】先行するステージのスイッチ素子の２つ以
    上の出力のグループが、引続くステージのスイッチ素子
    の２つ以上の入力のグループに接続されていることを特
    徴とする、請求項４あるいは５記載のスイッチ−回路網
    モジュール。
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