JP2000115199A

JP2000115199A - スイッチ装置

Info

Publication number: JP2000115199A
Application number: JP24262799A
Authority: JP
Inventors: Alain Blanc; ブランアラン; Gerard Orengo; オレンゴジェラール; Michel Poret; ポレミッシエル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1998-08-28
Filing date: 1999-08-30
Publication date: 2000-04-21
Anticipated expiration: 2019-08-30
Also published as: IL126457A; EP0982898B1; JP3370025B2; DE69809224D1; EP0982898A1; IL126457A0; US6728251B1; DE69809224T2

Abstract

(57)【要約】（修正有）【課題】異なる速度及びフォーマット特性を有するプ
ロトコル・アダプタの接続スイッチ装置を提供する。【解決手段】集中化されたスイッチ・コア１０と、スイ
ッチ・コア・アクセス・レイヤ・エレメントＳＣＡＬと
を備え、スイッチ・コアとＳＣＡＬは、論理ユニットを
送信するｎ本のパラレルシリアルリンクを介して通信す
るスイッチ装置で、ＳＣＡＬは、ｎ個のＦＩＦＯと、一
つの論理ユニットと関連づけられるそれぞれのＲＡＭと
ともにあるｎ個のＲＡＭストレージと、第１のｎ個のテ
ーブルのセットの制御下で書込処理を行い、パラレルバ
スの内容を受信する第１のマルチプレクス手段と、第２
のｎ個のテーブルのセットの制御下で前記ｎ個のＲＡＭ
ストレージから読込処理を行う第２のマルチプレクス手
段とを備え、論理ユニットを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、スイッチング・シ
ステムに関する。より詳細には、集中化されたスイッチ
・コア、及び、種々のプロトコル・アダプタの接続のた
めの少なくとも一つのＳＣＡＬ（スイッチ・コア・アク
セス・レイヤー）エレメントからなるスイッチ装置に関
する。

【０００２】

【従来の技術】小規模なパケットデータをスイッチする
ためには、分割バッファ・スイッチは大いに利点がある
ことが示されてきた。また、非同期転送モード（ＡＴ
Ｍ：Asynchronous Transfer Mode）に制限されるわけで
はないが、ＡＴＭのセルは、スイッチングによく適合さ
れることが示されてきた。分割バッファ・スイッチは、
基本的にスイッチの一つの入力ポートにて表されたセル
を格納するために用いられるセル・ストレージからな
る。分割されたバッファからセルを引き出し、次に、ス
イッチが有する一又はそれ以上の出力ポートへ方向付け
るために、適切なメカニズムが用いられる。スイッチが
有する一つの出力ポートへ専用化されているそれぞれの
キューとは異なる出力のキューを用いることによって、
スイッチング処理において非常に単純なマルチキャスト
効果を達成することを可能にする。

【０００３】異なる地域すなわち一般に遠隔地に位置さ
れる多くのプロトコル・アダプタの接続ができるような
可能性が、近年のスイッチの重要な局面として存在す
る。この目標を達成するために用いられる技術は、異な
る地域に配布され、かつ、プロトコル・アダプタと接続
する、スイッチ・コア・アクセス・レイヤー（ＳＣＡ
Ｌ）エレメントの設備に基づくものである。本出願の出
願人が出願しているヨーロッパ特許出願９７４８００５
７．５号には、多くのスイッチング・アーキテクチャー
でのＳＣＡＬエレメントの一般的な原理の詳細が多く述
べられている。

【０００４】マルチキャストの能力を広げるために、Ｓ
ＣＡＬエレメントはさらに重要な機能を与えられた。そ
れらは、集中化されたスイッチ・コア内でのスイッチン
グ処理の後半部分を準備するために、セル内での特定の
スイッチング処理を導入するものである。これは特定の
領域のセル内での導入に基づいている。この特定の領域
は、経路指定プロセスを制御するための特定値を適切な
時間で受け取るために確保される、いわゆる「ビットマ
ップ」である。より詳細には、セルがスイッチ・コアに
入る場合、それに続く出力においても、セルがＳＣＡＬ
エレメント（すなわち、ＳＣＡＬの送信部）に再び送信
される前に、ビットマップ領域は、その第一の実際の値
が割り当てられる。ヨーロッパ特許出願９７４８００９
８．９号で開示されたように、これは実質的にスイッチ
ング・アーキテクチャーのマルチキャストの可能性を広
げるものである。

【０００５】セルの別の速度又はセルの別のフォーマッ
トで操作するような（特にセルのサイズが異なる場合が
ある）、近年のスイッチの他の態様として、プロトコル
・アダプタの多くの種類との接続ができる可能性が必要
である。スイッチングレートが徐々に増大し、近年のア
ダプタと従来のアダプタとが共存する結果になるにつ
れ、このような接続ができる可能性を認識することは、
より正しいということができる。

【０００６】最後に、ＳＣＡＬエレメントは近年の高速
スイッチ・コアの構成、特に速度拡張でのこれらの処理
に適合されなければならない。速度拡張は、現在の技術
の物理的な制限や可能性を越えるためのスイッチング・
システムで設計される手法である。速度拡張は、１ギガ
ｂｐｓ以上のスイッチングレートを認める。全体として
高いレートのスイッチング構成又はスイッチ・コアを形
成するために、いくつかの区別できる個々のスイッチン
グモジュールを一緒に、例えば４つのモジュールを一緒
に効果的に組み合わせることによって達成される。その
ような目的のために、集中化されたスイッチ・コアに対
して分離した状態で転送される論理ユニット（ＬＵ：Lo
gical Unit）にセルが分けられる。それぞれの論理ユニ
ットは、一つの専用化されたスイッチング・モジュール
へ方向づけられる。適切なメカニズム手段によって、４
つのモジュールは結合され、マスター・モジュールの制
御の下に同期されることができる。マスター・モジュー
ルは、同じ転送先のポートに向かって４つのＬＵを同時
に経路指定するようにする。従って全体のセルの経路指
定ができるようにする。これによって半導体技術は変化
しないまま、明らかに全体のスイッチング速度を増加さ
せることができる。このアーキテクチャーの詳細な説明
はヨーロッパ特許出願９７４８００５７．５号及び９７
４８００５６．７号で見出すことができる。そしてそれ
らの内容は、本明細書において単に参照文献によって含
めるにとどめる。

【０００７】上記従来技術の概要から、ＳＣＡＬエレメ
ントが近年のスイッチング・アーキテクチャーの基本的
な特徴であることが結論付けられる。それらは重要な機
能を果たす。それゆえにスイッチング・システムのほと
んどの態様は、ＳＣＡＬエレメントの効果に頼ってい
る。非常に多くの異なるプロトコルアダプタの接続がで
きるＳＣＡＬエレメントに対しては強い要求がある。異
なるフォーマット特性や異なる速度特性を有したり、ス
ピード拡張手法において増加する速度を支援することで
ある。ＳＣＡＬはさらにビットマップ領域を容易に導入
できるようにすべきであって、ビットマップ領域は、近
年のスイッチにおいては、まさに基本的に要求されてい
るものである。

【０００８】

【発明が解決しようとする課題】本発明の目的は、異な
る速度特性及び異なるフォーマット特性を有する多数の
異なるプロトコル・アダプタの接続ができるようにする
のに十分に多目的なスイッチ・コア・アクセス・レイヤ
ー（ＳＣＡＬ）を提供することである。

【０００９】本発明の他の目的は、スイッチ・コアをイ
ンターフェースし、高速送信ができるプログラマブル・
リモート・ＳＣＡＬエレメントを提供することである。

【００１０】本発明の更なる他の目的は、同時に一又は
それ以上のプロトコル・アダプタに接続できるように、
速度レートを脅かすことなくビットマップ領域の導入を
供給するＳＣＡＬエレメントを提供することである。

【００１１】

【課題を解決するための手段】本発明のこれらの及び他
の目的は、集中化されたスイッチ・コアと、本発明に従
って種々のプロトコル・アダプタに接続するための少な
くとも一つのＳＣＡＬエレメントからなるスイッチング
装置により達成される。基本的に、スイッチ・コアとＳ
ＣＡＬとは、論理ユニットを送信するそれぞれとｎ本の
パラレルシリアルリンクを経由してお互いと通信する。
それぞれのＳＣＡＬは、送受信する部分の両方の中で、
前記プロトコル・アダプタからセルを受信するための少
なくとも一つの入力と、ｎ本のパラレル・バスにセルを
格納するｎ個のＦＩＦＯのキューのセットと、及び、そ
れぞれのＲＡＭが一つの論理ユニットに関連づけられ
る、ｎ個のＲＡＭストレージのセットとを含む。

【００１２】最初にマルチプレクス手段が、ｎ個のテー
ブルの第１のセットの制御下でｎ個のＲＡＭストレージ
の中へｎ回の書込処理を同時に果たすために、パラレル
・バスの内容を受信する。ｎ個のテーブルの第２のセッ
トの制御下でｎ個のＲＡＭストレージから読取処理を行
う第２のマルチプレクス手段が提供される。テーブルの
二つのセットを適切に配置し、それらが相補的に選択さ
れることで、第１のマルチプレクス手段を介して運ばれ
るセルと、ＲＡＭと、第２のマルチプレクス手段とが、
ビットマップ領域の導入を含みｎ個の論理ユニットを生
成するセル再配置に役立つことになる。

【００１３】同一の関連する論理ユニットの中に運ばれ
ることが意図されているため、並列的に処理される２バ
イトが同じＲＡＭストレージで同時にロードされなけれ
ばならない場合、特定の一のバイトが、テーブルの前記
第１のセットの手段によって書き込み処理のために利用
できる一つのＲＡＭの中に偶然に格納されてしまう。こ
れは、ｎ個のＲＡＭとｎ個の論理ユニットとの間の通常
の関連付けへの変更を引き起こす。その変更は、テーブ
ルの第２のセットの手段によって回復される。

【００１４】論理ユニットの数は４つに固定されるのが
好ましい。それはＲＡＭの数でもある。好適な実施例に
おいては、第１のマルチプレクス手段は４つの制御レジ
スタのセットの手段により制御される。それぞれのレジ
スタは、関連づけられた入力バイトが書込まれるであろ
ういずれかのＲＡＭ内で定義される第１の領域（ＭＵ
Ｘ）と、前記バイトに格納すべき特定の位置を定義する
第２の領域（オフセット）と、セル・バッファを特徴づ
ける値で増加する値（ＷＡＲ）を格納するための第３の
領域とを備える。それぞれのサイクルにつき、第１及び
第２の前記制御レジスタは前記テーブルの第１のセット
により供給される。

【００１５】これによれば、４つの並列書込処理及び４
つの並列読込処理がいつでも実行できるので、すべての
クロックサイクルが使用できるという強力な利点を有す
る。

【００１６】

【発明の実施の形態】図１には本発明の実施例として単
純化された基本的なスイッチングアーキテクチャー、す
なわち、スイッチング・コア・アクセス・レイヤー（Ｓ
ＣＡＬ）エレメントが示されている。スイッチ・コア１
０は、異なるＳＣＡＬエレメントと関連づけられてお
り、それぞれのＳＣＡＬエレメントは受信部５（以下、
「ＳＣＡＬ受信エレメント」ということがある）と送信
部１５（以下、「ＳＣＡＬ送信エレメント」ということ
がある。）とからなる。異なる速度及び異なるフォーマ
ットで処理する異なるプロトコル・アダブタが接続され
ることがあるかもしれない。高速プロトコルアダプタ１
は一つのＳＣＡＬエレメントに接続されるかもしれず、
二つの同一の中速プロトコルアダプタ２は、第２のＳＣ
ＡＬエレメントと接続されるかもしれない。さらに、４
つの低速プロトコルアダプタは第３のＳＣＡＬエレメン
トに接続されるかもしれない。明らかに、図１の特定の
配列は本発明を明確にするために単純化した特定の実施
例であるだけであり、使用者又は顧客による実際の要求
に対し機能を果たすためには、現実にはより複雑に構成
することになるであろう。いくつかの状況においては、
４つ以上のプロトコル・アダプタが考えられることもあ
り得る。なお、ＳＣＡＬエレメント１５に接続されてい
る高速プロトコル・アダプタ１１、中速プロトコル・ア
ダプタ１２及び低速プロトコル・アダプタ１４について
も同様に考えることができる。

【００１７】ＳＣＡＬエレメントは、スイッチコア１０
に関しては遠隔的に配置されるので、スイッチコア１０
の入力ポート及び出力ポートにＳＣＡＬエレメントをそ
れぞれ接続させるために、長距離マルチ・シリアル・リ
ンク６及び７のセットが用いられる。一般的には、長距
離マルチ・シリアル・リンクは、少なくとも一つのワイ
ヤからなる。このワイヤは数百メートルの距離で高速送
信を可能とするために用いられるものであればよく、光
又は電気的なワイヤのいずれでもよい。シリアライザー
及びデシリアライザーのセット（図示せず）がそのよう
なワイヤのそれぞれにおいてシリアル−パラレル変換を
行うために用いられる。このようなシリアルリンクは、
ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−Ｓｔａ
ｔｅＣｉｒｃｕｉｔ，１９９６，Ｖｏｌ．３１；１２
号、Ａ．Ｘ．Ｗｉｄｍｅｒ他による論文、“Ｓｉｎｇｌ
ｅ−ｃｈｉｐ４ｘ５００−ＭＢｄＣＭＯＳＴｒａ
ｎｓｃｅｉｖｅｒ ”において開示されている。この論
文には、データ送信能力を向上させるために、シリアル
・データ・フローの中で８Ｂ／１０Ｂコーディングを使
用すること、及び、セル・クロックを検出するために、
空セルの循環においてコンマのキャラクタを導入するこ
とが開示されている。これにより、コンマ同期キャラク
タの挿入によってはデータを含むセルの長さが増加しな
いので、オーバーヘッドがないということになる。この
ことは、スモール・セルが処理されスイッチされる場合
に特に関心をひきかつ有利なところである。スイッチ・
コアが速度拡張モードで動作している場合、それぞれの
バイトが一つのスイッチング・モジュールに専用化でき
るように、マルチワイヤを形作る個々のリンクの数は、
一般的にはスイッチコア１０を形作るスイッチングモジ
ュールの数と等しくなるように固定される。本発明の好
適な実施例においては、４つの別々のモジュールが並列
に処理されている。そして、一のモジュールが、残る三
つのモジュールをコントロールするマスターとして動作
する。セルは、４つの論理ユニット（ＬＵ）に分けら
れ、各ＬＵは上記欧州特許出願９７４８００５７．５号
で述べられているところに従い、一の特定のスイッチン
グモジュールに向けられるものである。

【００１８】本発明によれば、各ＳＣＡＬエレメント
は、スイッチ・コア内での経路指定処理のために要求さ
れるビットマップ領域の導入を提供する。ビットマップ
領域は、個々の場合（ごと）に、経路指定処理の次のス
テップをコントロールする予定の特定のビットマップ値
の受信に割り当てられる。ビットマップ領域は、各スイ
ッチング・モジュール内で経路指定処理を制御するため
にスイッチ・コアに入り込む一方で、最初のビットマッ
プ値を受信する。さらに、ＳＣＡＬの出力部でもまたマ
ルチキャストの見込みを高めるために、セルがマルチ・
シリアル・リンク７を通って運ばれる前に、ビットマッ
プ領域はスイッチ・コアの出力段階で二番目のピットマ
ップ値を受信する。

【００１９】一般的に、マスター・スイッチング・モジ
ュールのコントロール下でスイッチ・コアが動作してい
る場合、ビットマップ領域は、マスター・スイッチング
・モジュールに向けられる論理ユニットＬＵ０内で導入
される。

【００２０】図２には、低速プロトコル・アダプタ４が
ＳＣＡＬに接続される場合に、及び、スイッチ・コアが
マスター／スレーブの原則で動作する場合においても、
実際にどのようにビットマップが論理ユニットに導かれ
るのかということが示されている。低速プロトコル・ア
ダプタ４は、ＳＣＡＬエレメントの受信部５でのインタ
ーフェースで１バイト幅のバスを通って送信されるセル
を生成する。セルは、連続する５８バイトからなり、通
常、セルの特定の転送先を示す３バイト（ＳＲＨ１、Ｓ
ＲＨ２、ＳＲＨ３）のスイッチ経路指定ヘッダと、さら
にユーザのデータ（Ｐ１からＰ５５までのバイト）をよ
り個別に運ぶペイロードから形成される。

【００２１】好ましくは、ＳＲＨは、いわゆるセル修飾
子と呼ばれるスイッチの制御専用の第１の領域（ＳＲＨ
１）と転送先プロトコル・アダプタのリストに相当する
ラベルを特徴づける経路指定インデックスを運搬する第
２の領域（ＳＲＨ２及びＳＲＨ３）とに分けられる。ペ
イロードもまた、セル内での破損を防ぐために、古典的
なＦＣＳ（フレーム検査シーケンス）又は誤り訂正バイ
トを使用する。このようなメカニズムは、当業者にはよ
く知られており、ここで詳細に述べることはしない。

【００２２】この状態の下、ＳＣＡＬ５は、全部で６０
バイト（本来のセル５８バイトに２バイトのビットマッ
プをプラスしたもの）となる別々の４つの論理ユニット
を作成しなければならない。論理ユニットの配置は、連
続して、第１の論理ユニット（ＬＵ０）については第１
のビットマップ領域（ＢＭ１）、第２のビットマップ領
域（ＢＭ２）、バイト番号４のペイロード（Ｐ４）、同
じくバイト番号８（Ｐ８）・・・等により構成される。
第２の論理ユニット（ＬＵ１）もまた、スイッチ経路指
定ヘッダ（ＳＲＨ１）の最初のバイト、ペイロードの５
番目のバイト（Ｐ５）、ペイロードの９番目のバイト
（Ｐ９）等から構成される。第３の論理ユニット（ＬＵ
２）は、ＳＲＨ２（２番目のＳＲＨのバイト）Ｐ２（２
番目のペイロードのバイト）、Ｐ６（６番目のペイロー
ドのバイト）等から構成されるシーケンスである。最後
に第４の論理ユニット（ＬＵ３）は、ＳＲＨ３、Ｐ３、
Ｐ７、Ｐ１１等のシーケンスから構成される。

【００２３】これは、セルの再配置が個々の論理ユニッ
トの構成を可能にするのに要求されることを示すもので
ある。

【００２４】図３は、中速ポート・アダプタ２のための
セルの再配置をより詳細に示す図である。これはＳＣＡ
Ｌエレメントとともに２バイトのインターフェース・バ
スを有している。この状況は、２バイト幅のバスを、ビ
ットマップ領域の導入とともに４つの論理ユニットに変
換する新しくかつ異なった再配置を必要とする。

【００２５】図４には、ＳＣＡＬとインターフェースす
る４バイト幅のインターフェースバスと高速アダプタと
の接続の状況が示されている。この場合にも、再配置は
４つの論理ユニットの構築ができなければならない。

【００２６】上記した例は、単純ではあるが、考えられ
るいくつかの状況を示している。それに加えて、スイッ
チ・コアが経路指定処理を行うためにマスター／スレー
ブを基本として作動しない場合、状況はなおまた異なる
ものである。実際、この場合には、各論理ユニットは、
スイッチコアを形づくる異なるモジュールを独立して制
御処理できるように、それ自身のピットマップ領域を含
ませるべきである。図５は、この特別な場合に４つのＬ
Ｕの構成を示したものである。

【００２７】明らかに、一旦、セルがスイッチコア１０
によってスイッチされ、その後ＳＣＡＬエレメントの送
信部１５に到着すると、ＳＣＡＬ受信部に入った時にそ
うだったのと同じ状態にセルを回復させるために付加し
たセルの再配置が再び達成されなければならない。これ
は、ビットマップ領域を引き出すことと、ＳＣＡＬとプ
ロトコル・アダプタとの間のインターフェース・バスに
より必要とされるバイトの適切な数（１，２又は４）へ
の回復を意味するものである。

【００２８】本発明に関するプログラマブルＳＣＡＬエ
レメントは、非常に多くの組み合わせとしてセルの再配
列を行う。さらに、速度拡張の手法で必要とされる高速
での互換性を維持する。図６は、ＳＣＡＬエレメントの
受信部５の基本的な構成を示す。本発明に従って１、２
又は４つのプロトコル・アダプタの接続がそれぞれでき
るように、ＳＣＡＬの受信部５は、４つの入力バスを有
する。それぞれの入力は、１バイト・バスからデータを
受信するように設計され、セレクタ又はマルチプレクサ
２６ないし２９のセットを介して４つのＦＩＦＯ２１な
いし２４で示されるＦＩＦＯキューのセットに接続され
る。

【００２９】より好ましくは、ＳＣＡＬの受信部５の入
力１は、セレクタ２６を介して第１のＦＩＦＯ２１と接
続されている。セレクタ２６は、受信部５の入力２、入
力３、入力４からそれぞれ導かれている第２、第３及び
第４の入力バスと接続されている。セレクタ２６は、４
つの出力を有し、ＦＩＦＯ２１の第１のセットの中でそ
れぞれ異なるキューに接続されている。

【００３０】入力２は、前記第２のＦＩＦＯ２２のセッ
トの中の一つのＦＩＦＯキューに４つの出力がそれぞれ
接続されているセレクタ２７を介して第２のＦＩＦＯ２
２のキューのセットに接続されている。

【００３１】入力３のバスは、入力４から入力されるバ
イトを受信する第２の入力を有するセレクタ２８を介し
て第３のＦＩＦＯ２３で表されるキューのセットに接続
されている。

【００３２】最後に、入力４は、ＦＩＦＯ２４のセット
のうち一つのＦＩＦＯキューと通信する出力を４つ有す
るセレクタ２９を介して、第４のＦＩＦＯ２４で表され
るキューのセットに接続されている。

【００３３】高速プロトコル・アダプタの場合、アダプ
タとＳＣＡＬとの間のインターフェースは、４バイトの
ワイドバスにより形作られる。続いて、ＳＣＡＬ受信エ
レメント５の４つの入力との接続ができるように４つの
１バイトバスに分けられる。ＦＩＦＯ２１の同じセット
の中へのセルのローディングを達成するようにセレクタ
２６は制御される。ＦＩＦＯの残りのセットはその場合
には使用されない。

【００３４】２つの中速プロトコル・アダプタが接続さ
れる場合、インターフェースは２バイトバスに形作られ
る。第１のプロトコル・アダブタは、従って、ＳＣＡＬ
受信エレメント５の入力１及び入力２に接続される。一
方、第２のプロトコルアダプタは入力３及び入力４を介
してＳＣＡＬへの接続を得る。この状況において、それ
ぞれ第１のアダプタ又は第２のアダプタから生ずるセル
を格納するため、ＦＩＦＯ２１及びＦＩＦＯ２３のキュ
ーだけが用いられる。その選択は、セレクタ２６から２
９の適切な制御の結果である。ＦＩＦＯ２１及びＦＩＦ
Ｏ２３のキューは一つおきに読み取られ、それらの内容
（バイト０、バイト１、バイト２、バイト３）が、再配
置デバイス２０に送信される内部の４バイトデータパス
を形成する。

【００３５】最後に、４つの低速プロトコル・アダプタ
が接続されるべき場合には、低速プロトコル・アダプタ
はＳＣＡＬ受信エレメント５と一致する入力に接続され
ている１バイトバスの手段により接続される。この場
合、ＦＩＦＯキューの各セットは、一つのアダプタに割
り振られ、キューのすべてのセットが使用される。より
好ましくは、ＦＩＦＯ２１ないし２４のキューは規則的
なラウンドロビン方式で読み取られ、そしてそれらの内
容（バイト０、バイト１、バイト２、バイト３）は再配
置デバイス２０へ送信される内部の４バイトデータパス
を形成する。

【００３６】本発明においては、ＦＩＦＯのセットは、
４つの論理ユニットを構成するにあたり、準備段階のス
テップとして、４バイトのワイド・バスを介してセルを
転送するため、受信されたセルの順番を変えていく準備
をする機能を表している。さらに、これらのＦＩＦＯは
アダプタとスイッチとの間でのクロックの分離を実現す
る。また、これらのＦＩＦＯは、形成者（ＦＩＦＯキュ
ー）がスイッチ速度と等しいか又は小さいスピードを有
することができるようにする。ＦＩＦＯ２１ないし２４
に加え、第５のＦＩＦＯ２５のキューのセットは、経路
指定制御の目的のために内部マイクロプロセッサによっ
て生成されるセルを発生するのに用いられる。

【００３７】再配置デバイス２０は、ＦＩＦＯ２１から
２５の出力での内部データパスの間で、バイトの再配置
処理を行い、マルチシリアルリンク６上での転送に先だ
って、それらが論理ユニットで表現されるよりも前にセ
ルの配置を提供する

【００３８】図７には、ＳＣＡＬエレメントの受信部で
用いられる再配置デバイス２０の好適な実施例が示され
ている。

【００３９】再配置デバイス２０は、ＲＡＭエレメント
５０、６０、７０及び８０のセットを備えている。それ
ぞれ、１６のｍ倍のバイトを有している。例えばｍ＝２
５６である。ＲＡＭのセットは、速度の要求に対して実
際的な技術により与えられた可能性に適合させるように
する。各ＲＡＭは通常どおりに論理ユニット・パスと関
連づけられる。つまり、各ＲＡＭは、できるだけ頻繁
に、与えられた論理ユニットに通常どおりに向けられる
べきバイトによって通常どおりにロードされる。図７
は、ＲＡＭ５０が通常どおりに論理ユニットＬＵ０に関
連づけられており、一方でＲＡＭ６０が、通常どおりに
論理ユニットＬＵ１に関連づけられていることを示して
いる。同様にＲＡＭ７０及びＲＡＭ８０はそれぞれ論理
ユニットＬＵ２、ＬＵ３に関連づけられている。この関
連付けのためにＲＡＭの数は一般に論理ユニットの数と
同じである。ただし、これは必要であるというわけでは
ない。ＲＡＭエレメント５０ないし８０に加えて、再配
置デバイス２０は第１のインＭｕｘマルチプレクス・デ
バイス３１を備えており、インＭｕｘマルチプレクス・
デバイス３１は４つの内部４バイトワイドバスのバイト
を受信し、ＦＩＦＯ２１から２５の内容を運ぶ。４つの
制御レジスタ３２、３３、３４及び３５に格納される値
に関しては、それぞれのレジスタは一つの特定の入力の
制御に専用化される。インＭｕｘマルチプレクス・デバ
イス３１は、１つの特定のＲＡＭストレージ５０ないし
８０のうちどの位置に対しても、重要となる入力を送信
することができる。

【００４０】本発明においては、それぞれのセルは６４
バイトまでから構成される。従って、４つのＲＡＭが提
供されているので、一つのセルでの書込及び読取処理は
１６の基本的なサイクルのセットを必要とする。再配置
デバイスはさらに４つのイン・マッピング・テーブル３
６、３７、３８、３９のセットを含む。それらはそれぞ
れイン・Ｍｕｘマルチプレクス・デバイス３１の一つの
入力バスの制御処理に作用される。一つの基本サイクル
の間、インＭｕｘマルチプレクス・デバイス３１の相当
する入力を制御するために用いられる制御ワードととも
に、それぞれのイン・マッピング・テーブルは１６の制
御ワードを格納することができる。第１のワードは第１
のサイクルを制御し、第２のワードは第２のサイクルを
制御する等のものである。全体のセルの処理は、１６サ
イクルの間、よってイン・マッピング・テーブル３６な
いし３９にロードする１６の制御ワードを含む。イン・
マッピング・テーブルに格納されたそれぞれの制御ワー
ドは、二つの特色のある領域からなる。

【００４１】すなわち、２ビットを有するＭＵＸＣマル
チプレクス制御領域と、考慮すべきＲＡＭストレージに
よって格納された１６バイト内で現在のバイトの書込の
正確な位置を決定するのに用いられる４ビットを有する
オフセット領域である。

【００４２】同様に、再配置デバイスは第２のマルチプ
レクスデバイス４１（アウトＭｕｘ）を含む。それは同
時に４バイトを引き出すことができる。すなわち、それ
ぞれのＲＡＭ５０から８０から一つ引き出し、そして、
４つの制御レジスタ４２、４３、４４及び４５によって
運ばれる内容に従い、論理ユニット出力上でそれらを表
す。制御レジスタ４２ないし４５のそれぞれが制御ワー
ドを運搬する。制御ワードは、１６までの制御ワードを
格納し得るアウト・マッピング・テーブル４６、４７、
４８及び４９に関連する制御レジスタ４２ないし４５の
それぞれから引き出される二つのフィールド（オフセッ
トとＭＵＸ）を含む。一つのアウト・マッピング・テー
ブル４６ないし４９により生成されたそれぞれの制御ワ
ードは、イン・マッピング・テーブルに関する同じフォ
ーマットで応じている。すなわち、アウトＭｕｘマルチ
プレクス・デバイス４１を制御するＭＵＸＣ制御領域
と、アウトＭｕｘマルチプレクス・デバイス４１によっ
て引き出されているバイトを読込むべき適切な位置を定
義するために専用化されたオフセット領域とから構成さ
れる。

【００４３】再配置デバイス２０は、以下の処理を行
う。第１のサイクルの間、入力しているセルの第１の４
つのバイトはイン・Ｍｕｘマルチプレクス・デバイス３
１の４つの入力バスにて表されている。イン・マッピン
グ・テーブル３６ないし３９までのうち第１のワード
は、制御レジスタ３２、３３、３４及び３５の中へのＭ
ＵＸＣ領域とオフセット領域のそれぞれのローディング
のために読み込まれる。制御レジスタ３２ないし３５
は、さらに各セルのサイクルで増分するプロセスに関連
づけられるライト・アドレス・レジスタ（ＷＡＲ）を含
む。基本的に、ＷＡＲ領域に格納された内容はセル・バ
ッファを定義しており、格納するセルのアドレスのＭＳ
Ｂに相当する。

【００４４】イン・ＭＵＸマルチプレクス・デバイス３
１で表されるインＭＵＸ回路の第１の入力はセルの第１
のバイトを受信する（すなわち、ＳＲＨ１である。図２
参照）。イン・マッピング・テーブル３６はサイクル０
に相当するＭＵＸＣ値及びオフセット値を提供する。こ
のバイト（ＳＲＨ１）は、次にＭＵＸＣの値によって定
義されるＲＡＭストレージ５０ないし８０にロードさ
れ、オフセット値によって定義される前記セルバッファ
内での特別の位置で、ＷＡＲの現在の値によって定義さ
れるセルバッファにロードされる。図２には、最初のバ
イト、すなわちＳＲＨ１が論理ユニットＬＵ１の第１の
位置に現れるべきであることが示されている。従って、
イン・マッピング・テーブル３６の第１の制御ワード
は、その第１の位置で、（ＬＵ１に関連する）ＲＡＭス
トレージ６０へのＳＲＨ１のローディングを引き起こ
す。

【００４５】同時に、インＭＵＸマルチプレクス・デバ
イス３１の第２の入力は、セルの第２のバイト（ＳＲＨ
２）を受信する。続いて、イン・マッピング・テーブル
３７から引き出される制御ワードにより定義されるＲＡ
Ｍストレージに格納され、レジスタ３３にロードされ
る。適切なＲＡＭストレージがＭＵＸＣ領域の特別な値
によって定義され、セルバッファがＷＡＲ領域によって
定義され、そして、セルバッファ内の特別な位置がオフ
セット値によって与えられる。図２には、ＳＲＨ２はそ
の第１のポジションで（ＬＵ２に関連する）ＲＡＭ７０
にロードされなければならないことが表されている。同
時に、第３のイン・ＭＵＸマルチプレクス・デバイス３
１の第３の入力は、セルの第３のバイト（ＳＲＨ３）を
受信する。再び、イン・マッピング・テーブル３８から
引き出された制御ワードは、レジスタ３４の中にＭＵＸ
Ｃ領域及びオフセット領域のローディングができるよう
にする。そしてＷＡＲ領域は現在のセルの位置を定義す
る。従って、セルの第３のバイト、すなわちＳＲＨ３
は、ＲＡＭ８０にロードされる。

【００４６】同時に、最後に、インＭＵＸマルチプレク
ス・デバイス３１の第４の入力はセルの第４のバイトを
受信する。セルの第４のバイトは、ペイロードの第１の
バイトＰ１である。図２から、特定のバイトは論理ユニ
ットＬＵ１の第２のエレメントとして現れなければなら
ない、すなわち、関連するＲＡＭ６０にロードされるべ
きであると考えられる。ＲＡＭ６０は、ＳＲＨ１のため
の書込処理のために既に用いられている。従って、第１
のセルのサイクルの間、二つのバイトは同一のＲＡＭス
トレージに格納されるべきであると考えられる。それら
の二つのバイトは同じ論理ユニット上を転送されるべく
方向付けられているからである。この状態は時々生じる
ことがあり、イン・ＭＵＸマルチプレクス・デバイス３
１の４つの入力リード線が同時に処理されなければなら
ないので、競合する結果となる。これは発明が解決をも
たらすためには重要な問題であり、速度拡張アーキテク
チャーの高速度化の観点から本質的な問題である。

【００４７】本発明では、並列に処理される２つのバイ
トが同一のＲＡＭストレージ５０ないし８０にて同時に
ロードされなければならない場合、一の特定のバイトは
利用可能な位置で利用可能である他のＲＡＭに偶然に格
納される。これは４つのＲＡＭ５０ないし８０と４つの
論理ユニットとの間の通常の関連性に対し変更を生じさ
せる原因となる。

【００４８】従って、本発明では、次に続く処理があら
ゆる書込処理をも果たさないように考えられるので、イ
ンＭＵＸマルチプレクス・デバイス３１の第４の入力で
表されるペイロードの第１のバイトはＲＡＭ５０にロー
ドされる。

【００４９】第１の処理はそのとき達成され、第２のサ
イクルへと処理が進行する。同様に、４つのバイトは同
時にインＭＵＸマルチプレクス・デバイス３１の４つの
入力で表される。これらのバイトは、セルに入って行く
４つの連続するバイトを表現する。それらのバイトは、
接続されている一つのプロトコルアダプタに対応するＦ
ＩＦＯの一つのセットに格納される。

【００５０】第１のサイクルの処理に関しては、インＭ
ＵＸマルチプレクス・デバイス３１の一つの入力で表現
された各バイトは、通常の転送先論理ユニットに関連す
る適切なＲＡＭストレージ５０ないし８０に向けられ
る。セル再配置スキームが、二つのバイトが同じＲＡＭ
ストレージに通常どおりにロードされるべきことを示す
場合、それらは同じ論理ユニットに転送されるべきなの
で、イン・マッピング・テーブル３６ないし３９から引
き出された制御ワードは通常のローディング処理の変更
を引き起こす。そして、第２のバイトは書込処理に利用
できる状態である最後のＲＡＭにロードされる。

【００５１】ＲＡＭストレージ５０ないし８０の通常の
ローディングに対してもたらされる変更のため、次に続
く処理は、論理ユニットの構築を果たすためには直接用
いられることはできない。実際、例えば論理ユニットＬ
Ｕ０のほとんどのバイトがＲＡＭ５０に格納されるけれ
ども、上記した内容の問題のため、いくつかの分離され
たバイトが他のＲＡＭにロードされると考えられる。

【００５２】アウト・ＭＵＸマルチプレクス・デバイス
４１の目的はその状態を正し、ＲＡＭ５０ないし８０の
内容から正しい論理ユニットに復旧させることである。
これを実現するために、４つのアウト・マッピング・テ
ーブル４６ないし４９の内容は、イン・マッピング・テ
ーブル３６ないし３９の制御下で実行される書込処理に
関して相補的な読込処理を達成するように選ばれる。セ
ルの格納の間にもたらされる変更により、復旧されるこ
とができる。

【００５３】例えば、通常どおり論理ユニットＬＵ１に
関連づけられるＲＡＭ６０の代わりにＲＡＭ５０の中に
格納されるべきだった（誤っている）Ｐ１バイトの位置
を考える。出力処理の第１の処理の間、アウト・マッピ
ング・テーブル４６の制御ワードは、読み込みアドレス
・レジスタ（ＰＡＲ）により定義された現在のセルバッ
ファの中の適切なオフセット位置において、アウトＭＵ
Ｘマルチプレクス・デバイス４１の第２の出力を定義し
ているＭＵＸＣ領域を含んでいる。よって、Ｐ１バイト
はまだ検索されることができ、また、正しい論理ユニッ
トＬＵ０に経路指定されることができる。他のあらゆる
サイクルにとって、処理は同様である。すなわち、通常
どおり論理ユニットに関連づけられるＲＡＭの中に位置
づけられるバイトが、透過的な方法で後半部分に方向付
けられるように、ＯＵＴマッピングテーブル４９が、ア
ウトＭＵＸマルチプレクサ回路のすべての入力のために
オフセット値及びＭＵＸＣ値を提供する。しかしなが
ら、まれに誤った場所に位置づけられるバイトにとって
は、すなわち、それらが属する論理ユニットに関連づけ
られないＲＡＭ内では、アウト・マッピング・テーブル
は論理ユニットに関してこれらのバイトの通常の位置を
回復させる制御値を生成する。このように、サイクル・
クロックは無駄に消費されず、ＲＡＭストレージはより
高いレベルの効率で用いられる。

【００５４】明らかにＳＣＡＬの受信部の構成は、特別
に考え続けられた。送信部に関しては、４つの論理ユニ
ットを変換できるように、似たような構成が４つのバイ
トの幅を有する内部データパスのフォーマットの中に提
供されるべきである。これを達成するために、受信部の
構成に関して同様の対照的な構成を有する再配置デバイ
スが使用される。イン・マッピング・テーブルとアウト
・マッピング・テーブルの内容はビットマップの導入の
代わりにビットマップの引き出しを行うように適合され
る。

【００５５】ＳＣＡＬエレメントはイン・マッピング・
テーブル及びアウト・マッピング・テーブルの手段によ
って制御されるので、後半部分はとても容易にプログラ
ムでき、そして容易に改良することができて非常に用途
が広く利用価値が高いものである。

【００５６】まとめとして、本発明の構成に関して以下
の事項を開示する。［１］ｎ個の出力ポートのセットへ経路指定されてセル
を受信するｎ個の入力ポートのセットを含む、集中化さ
れたスイッチ・コア（１０）と、プロトコル・アダプタ
との接続のための少なくとも一つのスイッチ・コア・ア
クセス・レイヤ・エレメント（ＳＣＡＬ）とを備え、前
記スイッチ・コアと前記ＳＣＡＬは、相当する論理ユニ
ット（ＬＵ）を送信するｎ本のパラレルシリアルリンク
を介して通信するスイッチ装置であって、各ＳＣＡＬ
は、前記プロトコルアダプタからセルを受信する少なく
とも一つの入力と、ｎ本のパラレルバスの中にセルを格
納するｎ個のＦＩＦＯ（２１ないし２５）と、一つの論
理ユニットと関連づけられるそれぞれのＲＡＭとともに
あるｎ個のＲＡＭストレージと、第１のｎ個のテーブル
（３６ないし３９）のセットの制御下で前記ＲＡＭスト
レージの中へ同時にｎ回の書込処理を行い、前記パラレ
ルバスの内容を受信する第１のマルチプレクス手段（２
６）と、第２のｎ個のテーブル（４６ないし４９）のセ
ットの制御下で前記ｎ個のＲＡＭストレージから読込処
理を行う第２のマルチプレクス手段（４１）とを備え、
セルが前記第１のマルチプレクス手段を介して運ばれる
ように前記第１及び第２のｎ個のテーブルのセットは相
補的な制御ワードを有し、前記ＲＡＭ及び前記第２のマ
ルチプレクス手段はセルの再配置に少なくとも一つのビ
ットマップ領域を導入できるように用いられ、それによ
って、前記論理ユニットを生成するスイッチ装置。［２］同一の関連する論理ユニットに転送されるため並
列に処理される２バイトが、同時に同一のＲＡＭストレ
ージにロードされるべき場合に、書込処理のために一の
特定のバイトが他の利用可能なラムに任意に格納される
ように前記第１のｎ個のテーブルのセットは前記第１の
マルチプレクス手段（３１）を制御して、前記ｎ個のＲ
ＡＭと前記ｎ個の論理ユニットとの間の通常の関連づけ
に変更を生じさせ、当該ｎバイトが前記第２のマルチプ
レクス手段（４１）によって引き出されるときに前記第
２のｎ個のテーブルのセットが前記変更から回復させる
［１］記載のスイッチ装置。［３］ｎが４であって、前記第１のマルチプレクス手段
（３１）が４つの制御レジスタ（３２、３３、３４、３
５）のセットの手段によって制御され、各レジスタは、
関連する入力バイトが書き込まれるいずれかのＲＡＭ内
で定義される第１の領域と、前記バイトを格納すべき特
定の位置を定義する第２の領域と、セル・バッファを特
徴づける増分値を格納する第３の領域とを含み、第１及
び第２の領域は、第１のテーブルのセットから提供され
る［２］記載のスイッチ装置。［４］各ＳＣＡＬエレメントは、プロトコル・アダプタ
との接続のための第１、第２、第３及び第４の入力部
と、前記第１、第２、第３及び第４の入力に対してそれ
ぞれ専用化されている第１、第２、第３及び第４の４つ
のＦＩＦＯのセット（２１ないし２４）とを備え、各Ｆ
ＩＦＯは、前記ＳＣＡＬに接続される４つの低速プロト
コル・アダプタから入力されるセルの格納について独占
的に又はそれぞれに作用され、ただ一つの高速プロトコ
ル・アダプタがＳＣＡＬに接続される場合には前記第１
のＦＩＦＯのセット（２１）の４つのキューが独占的に
用いられ、二つの中速プロトコルアダプタの一方が前記
第１及び第２の入力に、他方が前記第３及び第４の入力
にそれぞれ接続される場合に、前記第１のＦＩＦＯ（２
１）及び前記第３のＦＩＦＯ（２３）が独占的に用いら
れる［３］記載のスイッチ装置［５］前記第２のマルチプレクス手段（４１）は４つの
出力を有し、第２の制御レジスタのセット（４２、４
３、４４、４５）により制御され、各レジスタは、関連
するＲＡＭ内でバイトが読み取られるいずれかの出力を
定義する第１の領域と、前記バイトを読み取るべき特定
の場所を定義する第２の領域と、ＲＡＭ内のセル・アド
レスのＭＳＢを特徴付ける増分値を格納する第３の領域
とを含み、第１及び第２の領域は、第２のテーブルのセ
ット（４６ないし４９）のうち、相当する一つによって
提供され、それによって各出力は前記スイッチ・コアへ
の送信に相応する論理ユニットを生成する［４］記載の
スイッチ装置。［６］さらに、サービス・セルを発生させる目的で局所
的に設けたマイクロ・プロセッサによって生成されたバ
イトを格納することができるＦＩＦＯの第５のセットを
備えた［５］記載のスイッチ装置。［７］一つのビットマップ領域が、独立したスイッチン
グ・モジュールを有するスイッチ・コアに転送されるべ
きすべての論理ユニットの中に導入される［６］記載の
スイッチ装置。［８］前記スイッチ・コアが、ビットマップ領域を運搬
する論理ユニットを受信するマスター・スイッチング・
モジュールの制御下でスピード拡張に基づいて操作する
［６］記載のスイッチ装置。

【図面の簡単な説明】

【図１】本発明の最良の実施の形態の一つであるスイ
ッチングアーキテクチャーを示す図である。

【図２】異なる速度を有する異なるアダプターのＳＣ
ＡＬエレメントに要求される、セルの再配置処理を示す
図である。

【図３】異なる速度を有する異なるアダプターのＳＣ
ＡＬエレメントに要求される、セルの再配置処理を示す
図である。

【図４】異なる速度を有する異なるアダプターのＳＣ
ＡＬエレメントに要求される、セルの再配置処理を示す
図である。

【図５】４つのスイッチング・モジュールがマスター
／スレーブ構成でない場合の論理ユニットの構成を示す
図である。

【図６】本発明によるＳＣＡＬエレメントの受信部５
の構成を示す図である。

【図７】本発明による再配置デバイス２０の基本的な
構成を示す図である。

【符号の説明】

１高速プロトコルアダプタ２中速プロトコルアダプタ４低速プロトコルアダプタ５受信部６マルチ・シリアル・リンク７マルチ・シリアル・リンク１０スイッチ・コア１１高速プロトコルアダプタ１２中速プロトコルアダプタ１４低速プロトコルアダプタ１５送信部２０再配置デバイス２１ＦＩＦＯ２２ＦＩＦＯ２３ＦＩＦＯ２４ＦＩＦＯ２５ＦＩＦＯ２６セレクタ又はマルチプレクサ２７セレクタ又はマルチプレクサ２８セレクタ又はマルチプレクサ２９セレクタ又はマルチプレクサ３１インＭｕｘマルチプレクス・デバイス３２制御レジスタ３３制御レジスタ３４制御レジスタ３５制御レジスタ３６イン・マッピング・テーブル３７イン・マッピング・テーブル３８イン・マッピング・テーブル３９イン・マッピング・テーブル４１アウトＭｕｘマルチプレクス・デバイス４２制御レジスタ４３制御レジスタ４４制御レジスタ４５制御レジスタ４６アウト・マッピング・テーブル４７アウト・マッピング・テーブル４８アウト・マッピング・テーブル４９アウト・マッピング・テーブル５０ＲＡＭエレメント６０ＲＡＭエレメント７０ＲＡＭエレメント８０ＲＡＭエレメント

───────────────────────────────────────────────────── フロントページの続き (72)発明者アランブランフランス国06140 トゥーレッテスシェプール、ルートドゥプランビュッソン 983 (72)発明者ジェラールオレンゴフランス国06410 ビオ、シュマンデアスプレ 812 (72)発明者ミッシエルポレフランス国06510 ガティエレ、シュマンサンマルタン 81

Claims

【特許請求の範囲】

【請求項１】ｎ個の出力ポートのセットへ経路指定され
ているセルを受信するｎ個の入力ポートのセットを含
む、集中化されたスイッチ・コアと、プロトコル・アダプタとの接続のための少なくとも一つ
のスイッチ・コア・アクセス・レイヤ・エレメント（Ｓ
ＣＡＬ）とを備え、前記スイッチ・コアと前記ＳＣＡＬは、相当する論理ユ
ニットを送信するｎ本のパラレル・シリアル・リンクを
介して通信するスイッチ装置であって、各ＳＣＡＬは、前記プロトコル・アダプタからセルを受信する少なくと
も一つの入力と、ｎ本のパラレルバスの中にセルを格納するｎ個のＦＩＦ
Ｏと、一つの論理ユニットと関連づけられるそれぞれのＲＡＭ
とともにあるｎ個のＲＡＭストレージと、第１のｎ個のテーブルのセットの制御下で前記ＲＡＭス
トレージの中へ同時にｎ回の書込処理を行い、前記パラ
レル・バスの内容を受信する第１のマルチプレクス手段
と、第２のｎ個のテーブルのセットの制御下で前記ｎ個のＲ
ＡＭストレージから読込処理を行う第２のマルチプレク
ス手段とを備え、セルが前記第１のマルチプレクス手段を介して運ばれる
ように前記第１及び第２のｎ個のテーブルのセットは相
補的な制御ワードを有し、前記ＲＡＭ及び前記第２のマルチプレクス手段はセルの
再配置に少なくとも一つのビットマップ領域を導入でき
るように用いられ、それによって、前記論理ユニットを
生成するスイッチ装置。
【請求項２】同一の関連する論理ユニットに転送される
ため並列に処理される２バイトが、同時に同一のＲＡＭ
ストレージにロードされるべき場合に、書込処理のため
に一の特定のバイトが他の利用可能なラムに任意に格納
されるように前記第１のｎ個のテーブルのセットは前記
第１のマルチプレクス手段を制御して、前記ｎ個のＲＡ
Ｍと前記ｎ個の論理ユニットとの間の通常の関連づけに
変更を生じさせ、当該ｎバイトが前記第２のマルチプレ
クス手段によって引き出されるときに前記第２のｎ個の
テーブルのセットが前記変更から回復させる請求項１記
載のスイッチ装置。
【請求項３】ｎが４であって、前記第１のマルチプレク
ス手段が４つの制御レジスタのセットの手段によって制
御され、各レジスタは、関連する入力バイトが書き込まれるいずれかのＲＡＭ内
で定義される第１の領域と、前記バイトを格納すべき特定の位置を定義する第２の領
域と、セル・バッファを特徴づける増分値を格納する第３の領
域とを含み、第１及び第２の領域は、第１のテーブルのセットから提
供される請求項２記載のスイッチ装置。
【請求項４】各ＳＣＡＬエレメントは、プロトコル・ア
ダプタとの接続のための第１、第２、第３及び第４の入
力部と、前記第１、第２、第３及び第４の入力に対して
それぞれ専用化されている第１、第２、第３及び第４の
４つのＦＩＦＯのセットとを備え、各ＦＩＦＯは、前記ＳＣＡＬに接続される４つの低速プ
ロトコル・アダプタから入力されるセルの格納について
独占的に又はそれぞれに作用され、ただ一つの高速プロトコル・アダプタがＳＣＡＬに接続
される場合には前記第１のＦＩＦＯのセットの４つのキ
ューが独占的に用いられ、二つの中速プロトコルアダプタの一方が前記第１及び第
２の入力に、他方が前記第３及び第４の入力にそれぞれ
接続される場合に、前記第１のＦＩＦＯ及び前記第３の
ＦＩＦＯが独占的に用いられる請求項３記載のスイッチ
装置
【請求項５】前記第２のマルチプレクス手段は４つの出
力を有し、第２の制御レジスタのセットにより制御さ
れ、各レジスタは、関連するＲＡＭ内でバイトが読み取られ
るいずれかの出力を定義する第１の領域と、前記バイトを読み取るべき特定の場所を定義する第２の
領域と、ＲＡＭ内のセル・アドレスの最上位ビット（ＭＳＢ）を
特徴付ける増分値を格納する第３の領域とを含み、第１及び第２の領域は、第２のテーブルのセットのう
ち、相当する一つによって提供され、それによって各出
力は前記スイッチ・コアへの送信に相応する論理ユニッ
トを生成する請求項４記載のスイッチ装置。
【請求項６】さらに、サービス・セルを発生させる目的
で局所的に設けたマイクロ・プロセッサによって生成さ
れたバイトを格納することができるＦＩＦＯの第５のセ
ットを備えた請求項５記載のスイッチ装置。
【請求項７】一つのビットマップ領域が、独立したスイ
ッチング・モジュールを有するスイッチ・コアに転送さ
れるべきすべての論理ユニットの中に導入される請求項
６記載のスイッチ装置。
【請求項８】前記スイッチ・コアが、ビットマップ領域
を運搬する論理ユニットを受信するマスター・スイッチ
ング・モジュールの制御下でスピード拡張に基づいて操
作する請求項６記載のスイッチ装置。