JP2764865B2 - Ａｔｍ交換回路構成方式 - Google Patents

Ａｔｍ交換回路構成方式

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Description

【発明の詳細な説明】 〔概要〕 ヘッダ部の誤り制御用データを除くATMセルの宛先デ
ータとしてのヘッダ部ビット長と情報部のビット長とが
公約数を持つ場合のATM交換回路構成方式に関し、 ATMセルの交換回路をLSI化に柔軟に対応できる階層構
造によって実現することを目的とし、 非同期転送モード（ATM）セルの交換システムにおい
て、ATMセルのヘッダエラー制御用データを除くヘッダ
部のデータと情報部のデータとをそれぞれヘッダで示さ
れる段数分に等分して、１段のヘッダ部と分割された情
報部とから構成される複数のユニットセルにATMセルを
分解し、各ユニットセルを出力するATMセル分解手段
と、該ATMセル分解手段の複数の出力部に対応する入力
部を有し、該入力部に該ATMセル分解手段から入力され
るユニットセルを、該ユニットセルのヘッダ部データ値
に応じて各入力部に対応する２つの出力部のいずれかに
出力するユニットセル交換手段と、ユニットセル交換手
段の出力線の数ｔに対応して設けられ、該出力線に対し
て出力されるべきATMセルのヘッダ部の値に対応して該
ユニットセル交換手段の複数の出力部の中の半数の出力
が入力される入力部を備え、各該入力部の全てに該ユニ
ットセル交換手段からのユニットセルが入力された時該
32個のユニットセルを合成し、ATMセルとして出力する
ｔ個のATMセル合成出力手段を有するように構成する。
〔産業上の利用分野〕
本発明は広帯域ISDNにおけるATMセルの交換方式に係
り、さらに詳しくはヘッダ部の誤り制御用データを除く
ATMセルの宛先データとしてのヘッダ部ビット長と情報
部のビット長とが公約数を持つ場合のATM交換回路構成
方式に関する。
ATM交換機はセルが固定長であることを利用して、高
速化のためにハードウェアでヘッダの情報を見て、セル
単位でATMセルを通信相手先にふり分けるものである。
そのためにLSI化に敵したATM交換回路構成方式が望まれ
ている。
〔従来の技術〕
広帯域ISDNの転送方式としての非同期転送モード（AT
M）方式では、加入者線の伝送速度は155.52Mbit/s、ま
たはその４倍であり、転送されるデータはATMセルと呼
ばれる固定長のブロックに分割されて伝送される。第15
図はATMセルの構造の例である。同図においてATMセル１
の長さは全体が53バイトであり、そのうち５バイトは主
としてATMセルの宛先を示すヘッダフィールド２、また4
8バイトが送信データとしての情報フィールド３であ
る。ヘッダフィールド２の最後の１バイトはヘッダの誤
り制御用データが格納されるヘッダエラーコントロール
（HEC）である。
第16図は広帯域ISDNシステムの構成例である。同図に
おいて、送信側のユーザ端末４において音声、データ、
画像などのディジタル化された情報が固定長のATMセル
に分割され、その先頭に宛先などを示すヘッダが付けら
れ、ATM交換機５を介して伝送線路６を経由して伝送さ
れる。受信側ではATM交換機７によってATMセルの交換が
行われ、通信相手先のユーザ端末８にATMセルがふり分
けられる。
従来のATM回路方式に多段ゲート型がある１入力多段
ゲート型の構成を第17図に示す。多段ゲート型では１つ
のATMセルを振り分けるために１×２の単位スイッチを
規則的に並べ、１段目の単位スイッチはヘッダフィール
ドの１ビット目のデータで切り換わり、２段目の単位ス
イッチはヘッダフィールドの２ビット目のデータで切り
換わり、・・・Ｎ段目の単位スイッチはヘッダフィール
ドのＮビット目のデータで切り換わり、というように各
単位スイッチが各々のヘッダフィールドの値により自動
的に切り換わることでATMセルを振り分ける交換回路方
式である。
Ｎ＝３としての１入力の多段ゲート型の構成例を第18
図に示す。この例で入力されたATMセルのヘッダ部を３
ビットとしている。例えばヘッダ部が011（1,2,3ビット
目）のATMセルが入力されると、各ビットのチェックに
より１×２の単位スイッチが切り換わることによりATM
セルは出力端４に出力される。
多段ゲート型で複数のATMセル入力をふり分けるため
には、２×２の単位スイッチを規則的に並べ、１段目の
単位スイッチはヘッダフィールドの１ビット目のデータ
で切り換わり、２段目の単位スイッチはヘッダフィール
ドの２ビット目のデータで切り換わり、・・・Ｎ段目の
単位スイッチはヘッダフィールドのＮビット目のデータ
で切り換わりというように、各単位スイッチが各々のヘ
ッダフィールドの値により自動的に切り換わることでAT
Mセルをふり分ける交換回路方式である。複数入力の多
段ゲート型の構成を第19図に示す。
Ｎ＝３としての複数入力の多段ゲート型の構成例を第
20図に示す。この例で入力されたATMセルのヘッダ部を
３ビットとしている。例えばヘッダ部が011（1,2,3ビッ
ト目）のATMセルが入力されると、各ビットのチェック
により２×２の単位スイッチが切り換わることによりAT
Mセルは出力端４に出力される。なお、この図でヘッダ
部が同一のATMセルはどの入力線から入力されても同一
の出力端に出力されるように各段の単位スイッチ間の接
続が成される。
〔発明が解決しようとする課題〕
第17図から第20図に示した従来のATM交換回路方式と
しての多段ゲート型は、１×２または２×２の単位スイ
ッチを基本として、それらの単位スイッチの間の相互配
線によって同一ヘッダデータ値のセルが同一出力端に出
力されるようになっている。そしてヘッダエラーコント
ロールを除くヘッダ部が、例えば32ビットであることか
らゲートの段数は32となり、基本単位スイッチは１入力
の多段ゲート型で出力線数−１、複数入力の多段ゲート
型では入出力線数×32/2となって入出力線数の増加に伴
い単位スイッチの数が増大する。この構造では階層構造
がとられていないために、入出力線数の増加（最大２の
32乗）に対して基本単位スイッチの追加と共に基本単位
スイッチ間の接続の大幅な変更が必要となり、LSI化に
対して柔軟な対応が困難であるという問題点があった。
本発明は、ATMセルの交換回路をLSI化に柔軟に対応で
きる階層構造によって実現することを目的とする。
〔課題を解決するための手段〕
第１図は本発明の原理ブロック図である。同図は広帯
域ISDNの非同期転送モード（ATM）セルの交換システム
におけるATM交換回路構成方式の原理ブロック図であ
る。同図（ａ）は第１の発明の原理ブロック図であり、
ATMセル分解手段10はATMセルのヘッダエラー制御用デー
タを除くヘッダ部、例えば32ビットのデータと情報部、
例えば384ビットのデータとをそれぞれ32等分して、１
ビットのヘッダ部と12ビットの情報部とから構成される
ユニットセル32個にATMセルを分解し、各ユニットセル
をそれぞれ32個の出力端子から出力する。
ユニットセル交換手段11はATMセル分解手段10の32個
の出力端子に対応する32個の入力端子を持ち、その32個
の入力端子にATMセル分解手段10から入力されるユニッ
トセルを、そのユニットセルのヘッダ部のデータ値に応
じて各入力端子に対応する２つの出力端子のいずれかに
出力することで64個の出力端子を有している。ユニット
セル交換手段11は、例えば32個の１×２のスイッチで構
成され、ヘッダ部のデータ値が０であるか１であるかに
応じて、ATMユニットセルを２つの出力端子のうちのい
ずれかに出力する。
ATMセル合成出力手段121,122，・・・12tは出力線の
数ｔに対応してそれぞれ設けられる。そしてそれぞれの
ATMセル合成出力手段は32個の入力端子を備え、その出
力線に対して出力されるべきATMセルのヘッダ部32ビッ
トの値に対応してユニットセル交換手段11の64個の出力
端子の中で32個の出力が入力される。そして32個の入力
端子の全てにユニットセル交換手段11からのユニットセ
ルが入力された時に、その32個のユニットセルを合成
し、ATMセルとして出力線に出力する。各ATMセル合成出
力手段の入力端子32個には、例えばユニットセル入力部
としてのバッファが接続され、32個のバッファの全てに
ユニットセルが格納された時点で、それらのユニットセ
ルは、例えばATMセルの組立てを行う組立て部によってA
TMセルに組み立てられて出力される。
第１図（ｂ）は第２図の発明の原理ブロック図であ
る。同図において１次サブセル分解手段13は、前述のヘ
ッダ部32ビットのデータと情報部384ビットのデータと
を１と32とを除く32の約数e1でそれぞれ等分し、f1（f1
=32/e1）ビット長のヘッダ部とe1（g1=384/e1）ビット
長の情報部から構成される１次サブセルe1個にATMセル
を分解し、各１位サブセルをe1個の出力端子から出力す
る。
１次サブセル交換手段14は１次サブセル分解手段13の
e1個の出力端子に対応するe1個の入力端子を有し、その
e1個の入力端子に１次サブセル分解手段13から入力され
る１次サブセルを、その１次サブセルのヘッダ部データ
値に応じて各入力端子に対応する２のf1乗個の出力端子
のいずれかから出力することで（２のf1乗）×e1個の出
力端子を有している。
１次サブセル交換手段14は、例えばe1個の１次サブセ
ル処理部から構成され、各１次サブセル処理部には１次
サブセル分解手段13のe1個の出力端子からの信号がそれ
ぞれ入力される。そしてこの１次サブセル処理部は２の
f1乗個の出力端子、例えばf1が４の場合には16個の出力
端子を持ち、入力端子に入力された１次サブセルは16個
の出力端子のいずれかにその１次サブセルのヘッダ部デ
ータ値に応じて出力される。
ATMセル合成出力手段151,152，・・・15tは出力線の
本数ｔに対応して設けられる。そして各ATMセル合成出
力手段はe1個の入力端子を備え、１次サブセル交換手段
14の（２のf1乗）×e1個の出力端子の中のe1個の出力が
それぞれ入力端子に入力される。そしてそれらの入力端
子の全てに１次サブセル交換手段14からの１次サブセル
が入力された時に、そのe1個の１次サブセルを合成して
ATMセルとして出力線に出力する。各ATMセル合成出力手
段はe1個の入力端子に接続された、例えばATMセル入力
部とそれらのATMセル入力部の全てに１次サブセルが入
力された時にそれらを合成し、ATMセルとして出力線に
出力される。
第１図（ｃ）は第３の発明の原理ブロック図である。
同図において、ｑ−１次と表された１次サブセル交換
手段は、図示していない１次サブセル分解手段のe1個の
出力端子からの信号がそれぞれ入力され、該１次サブセ
ル分解手段から入力される１次サブセルを該１次サブセ
ルのヘッダ部データ値に応じて２のf1乗個の出力端子の
いずれかに出力するe1個の１次サブセル処理手段（10
01,1002，・・・100e1:q＝２）から構成され、 該１次サブセル処理手段（1001,1002，・・・100e1:q
＝２）において、２次サブセル分解手段（101:q＝２）
は前記１次サブセルのf1ビット長のヘッダ部とg1ビット
長の情報部とを１とe1とを除くe1の約数e2でそれぞれ等
分して、f2（f2=f1/e1）ビット長のヘッダ部とg2（g2=g
1/e1）ビット長の情報部から構成される２次サブセルe2
個に１次サブセルを分解し、各２次サブセルをe2個の出
力端子から出力する。
２次サブセル交換手段（102:q＝２）は該２次サブセ
ル分解手段（101:q＝２）から出力される２次サブセル
がそれぞれ入力され、該２次サブセルのヘッダ部データ
値に応じて２のf2乗個の出力端子のいずれかに該２次サ
ブセルを出力するe2個の２次サブセル処理手段（1001,1
002，・・・100e2:q＝３）を有する。
２次サブセル合成出力手段（1031,1032，・・・103
t2:q＝２）は前記の２のf1乗個の出力端子の数t2（t2＝
２のf1乗）にそれぞれ対応して設けられ、該出力端子に
出力されるべき１次サブセルのヘッダ値に対応して該２
次サブセル交換手段（102:t＝２）の（２のf2乗）×e2
個の出力端子中のe2個の出力が入力されるe2個の出力端
子を持ち、該e2個の入力端子の全てに該２次サブセル交
換手段（102:q＝２）からの２次サブセルが入力された
時、該e2個の２次サブセルを合成し、１次サブセルとし
て前記ATMセル合成出力手段（151,152，・・・15t）に
出力する。
さらに一般的に（ｑ−１）次（ｑ≧２の自然数）サブ
セル処理手段（1001,1002，・・・100eq-1）において、
ｑ次サブセル分解手段（101）が（ｑ−１）次サブセル
のfq-1ビット長のヘッダ部とgq-1）ビット長の情報部と
を１とeq-1とを除くeq-1の約数eqで等分して、fq（fq=f
q-1/eq）ビット長のヘッダ部とgq（gq=gq-1/eq）ビット
長の情報部から構成されるｑ次サブセルeq個に（ｑ−
１）次サブセルを分解し、各ｑ次サブセルをeq個の出力
端子からそれぞれ出力する。
ｑ次サブセル交換手段102が該ｑ次サブセル分解手段1
01から出力されるｑ次サブセルがそれぞれ入力され、該
ｑ次サブセルのヘッダデータ値に応じて２のfq乗個の出
力端子のいずれかから出力するeq個のｑ次サブセル処理
手段を有する。
ｑ次サブセル合成出力手段（1031,1032，・・・103
tq:q＝２）は２のfq-1乗本のｑ−１次サブセル処理手段
の出力線に対応して設けられ、該出力線に出力されるべ
き（ｑ−１）次サブセルのヘッダ値に対応して該ｑ次サ
ブセル交換手段102の（２のfq乗）×eq個の出力端子中
のeq個の出力が入力されるeq個の入力端子を持ち、該eq
個の入力端子の全てに該ｑ次サブセル交換部からのｑ次
サブセルが入力された時、該eq個のｑ次サブセルを合成
し、（ｑ−１）次サブセルとして出力する。
このようにｑ次サブセル処理部が同様にしてｑの増大
に伴って順次階層的に構成される。
第１図（ｄ）は第４の発明の原理ブロック図である。
同図において１次サブセル分解手段161,162，・・・16w
は複数本のATMセルの入力線ｗ本に対してそれぞれ設け
られて、入力線から入力されるATMセルのヘッダエラー
制御用データを除くヘッダ部32ビットと情報部384ビッ
トとを、１と32とを除く32の約数e1でそれぞれ等分し
て、f1（f1=32/e1）ビット長のヘッダ部とg1（g1=3 84/
e1）ビット長の情報部から構成される１次サブセルe1個
にATMセルを分解し、各１次サブセルをe1個の出力端子
から出力する。１次サブセル多重手段171,172，・・・1
7e1は１次サブセル分解手段161,162，・・・16wの出力
端子数e1個にそれぞれ対応して設けられ、複数個の１次
サブセル分解手段161,162，・・・16wから出力される、
複数の入力線から入力されたATMセル先頭からみて同一
の位置に対応する１次サブセルを多重する。
１次サブセル交換手段18の作用は第２の発明の原理を
示す第１図（ｂ）における１次サブセル交換手段14と同
様である。すなわち１次サブセル交換手段18は１次サブ
セル多重手段171,172，・・・17e1から同一時刻に出力
される１次サブセルをe1個の入力端子にそれぞれ対応す
る２のf1乗個の出力端子のいずれかから出力する。また
ATMセル合成出力手段191,192，・・・19tの作用も第１
図（ｂ）におけるATMセル合成出力手段151,152，・・・
15tの作用と同じである。すなわち各ATMセル合成出力手
段は、それぞれのe1個の入力端子の全てに１次サブセル
交換手段18からの１次サブセルが入力された時点で、そ
れらの１次サブセルをATMセルに合成してそれぞれの出
力線に出力する。
〔作用〕
第１の発明の原理を示す第１図（ａ）においては、AT
Mセルのヘッダ部が１ビットのみのユニットセルに分解
され、各ユニットセルはユニットセル交換手段11を構成
する。例えば１×２の単位スイッチにそれぞれ入力され
る。各単位スイッチからはユニットセルが、そのヘッダ
部の値が０か１かに応じて０の時には、例えば出力L0か
ら、１の時にはL1から出力される。
ATMセル合成出力手段121,122は出力線に対して出力さ
れるべきATMセルのヘッダ部32ビットの値に対応して、
ユニットセル交換手段11内の32個の１×２単位スイッチ
の出力端子と接続される。例えばヘッダ部32ビットの値
が全て０に対応する出力線に対応するATMセル合成出力
手段には、ユニットセル交換手段11内の１×２単位スイ
ッチに出力端子L0が全て接続される。これによってATM
セル分解手段10に入力されたATMセルのヘッダ部32ビッ
トが全て０である時には、そのセルはこの出力線から出
力されることになる。
第２の発明の原理を示す第１図（ｂ）においては、AT
Mセルはそのヘッダ部が複数ビットである１次サブセル
に分解される。１次サブセル交換手段14内では、１次サ
ブセルが例えば１次サブセルの個数に一致するe1個の１
次サブセル処理部に入力され、２のf1乗個の出力端子の
いずれかからそのサブセルのヘッダ部のデータ値に応じ
て出力される。例えばヘッダ部f1ビットが全て０である
１次サブセルは各１次サブセル処理部の出力端子L0から
出力されるものとすれば、32ビットのヘッダ部の値が全
て０に対応する出力線に接続されるATMセル合成出力手
段には１次サブセル交換手段14内のe1個の１次サブセル
処理部の出力端子L0からの信号を入力させることによ
り、１次サブセル分解手段13に入力されたヘッダ部32ビ
ットが全て０のATMセルはこの出力線から出力されるこ
とになる。
第３の発明の原理を示す第１図（ｃ）においては、AT
M1次サブセル処理部の構成において従来のATMセルの交
換方式としての多段ゲート型の回路を使用しないで、AT
M1次サブセルのヘッダ部と情報部をe2等分（e2は１とe1
とを除くe1の約数）し、２次サブセルに分解される。
２次サブセル交換手段102内では、２次サブセルが例
えば２次サブセルの個数に一致するe2個の２次サブセル
処理部に入力され、２のf2（f2=f1/e2）乗個の出力端子
のいずれかからそのサブセルのヘッダ部のデータ値に応
じて出力される。例えばヘッダ部f2ビットが全て０であ
る２次サブセルは各２次サブセル処理部の出力端子L0か
ら出力されるものとすれば、f1ビットのヘッダ部の値が
全て０に対応する出力線に接続される２次サブセル合成
出力手段には２次サブセル交換手段102内のe2個の２次
サブセル処理部の出力端子L0からの信号を入力させるこ
とにより、ヘッダ部f1ビットが全て０の１次サブセルが
出力されることになる。
さらに一般的に（ｑ−１）次サブセル処理手段（ｑ≧
２の自然数）も同様に構成することができる。
第４の発明の原理を示す第１図（ｄ）においては、複
数本の入力線から入力されるATMセルの交換が行われ
る。各入力線から入力されるATMセルは、第２の発明に
おけると同様に１次サブセル分解手段161,162・・・に
よって１次サブセルに分解される。そして１次サブセル
多重手段により複数の入力線から入力されたATMセル上
でセルの最初の位置から同一位置にある１次サブセルが
多重され、直列信号として１次サブセル交換手段18に入
力される。１次サブセル交換手段18に同時に入力される
e1個の１次サブセルは、第２の発明におけると同様に各
入力端子に対応する２のf1乗個の出力端子のいずれかか
ら、その１次サブセルのヘッダ部データ値に応じて出力
され、ATMセル合成出力手段によって合成されて、ヘッ
ダ部32ビットの値に対応する出力線に出力される。
以上のように、例えば第１の発明においてはATM交換
回路がATMセル分解手段10、例えば32個のユニットセル
処理部から構成されるユニットセル交換手段11、および
各出力線に対応するATMセル合成出力手段121,122，・・
・12tによって階層的に構成され、LIS化に好適となる。
また出力線数を増加させる場合には、その線に対応する
ヘッダ部32ビットのデータに応じてユニットセル交換手
段11との間での結線を行ったATMセル合成出力手段を追
加するのみで、他の部分の配線を変更する必要がなくな
る。
〔実施例〕
第２図は第１の発明の実施例の構成ブロック図であ
る。同図において、実施例はATMセル分解部20、ATMセル
交換部21、およびATMセル出力部22によって構成され
る。ATMセル分解部20はATMセルのHECを除くヘッダ部32
ビットのデータと情報部384ビットのデータを32等分し
て１ビット長のヘッダ部Hj（ｊ＝１〜32）と12ビット長
の情報部Kj（ｊ＝１〜32）から構成されるATMユニット
セル32個（P1,P2，・・・P32）にATMセルを分解し、各
ユニットセルをそれぞれ出力bj（ｊ＝１〜32）から出力
する。
ATMユニットセル処理部は１×２のスイッチで構成さ
れ、ATMユニットセルの入力に対して出力L0,L1を持ちAT
Mユニットセルのヘッダ部Hjの値hjによりATMユニットセ
ルを出力Lhjに振り分ける。ATMセル交換部21はATMユニ
ットセル処理部32個（Q1,Q2，・・・，Q32）で構成さ
れ、各Qj（ｊ＝１〜32）にはbj（ｊ＝１〜32）が接続さ
れ、ATMユニットセルPj（ｊ＝１〜32）が入力される。
ATMセル合成部はヘッダ部１ビット、情報部12ビット
を格納する13ビットのATMユニットセル入力部32個（R1,
R2，・・・，R32）と、ATMユニットセル入力部（R1,
R2，・・・R32）のすべてにATMユニットセルが入力され
た時のみATMセルの組立てを行う組立て部で構成され
る。
ATMセル出力部22はATMセル合成部Ｔ個（S1,・・・,ST）
（T:出力線の数）で構成され、各ATMセル合成部Sn（ｎ
＝１〜Ｔ）には出力線で期待されるATMセルのヘッダの
値（h1,h2,・・・,h32）に対し、ATMユニットセル入力部Rj
（ｊ＝１〜32）にATMユニットセル処理部Qj（ｊ＝１〜3
2）の出力Lhjを入力することで、ATMセル出力部の出力C
jにヘッダの値（h1,h2，・・・，h32）のATMセルが出力
される。
第３図は第１の発明の実施例におけるATMセル分解部
の出力信号の例である。同図において、４バイトのヘッ
ダ部はそれぞれ１ビットずつ、また48バイト＝384ビッ
トの情報部は12ビットずつに分割され、32個のユニット
セルがATMセル分解部20から出力される。
第４図は第１の発明の実施例においてATMセルのヘッ
ダ部を仮に４ビットとした時のATMセル交換部23とATMセ
ル出力部24の構成例である。例えばヘッダ部４ビットの
うちH1が１、H2〜H4が全て０のATMセルが入力される
と、ATMセル交換部23によってふり分けらえたユニット
セルはATMセル合成部S2の組立て部によって組み立てら
れ、出力線C2にATMセルとして出力される。
第５図は第２の発明の実施例の構成ブロック図であ
る。同図において実施例はATMセル分解部25、ATMセル交
換部26およびATMセル出力部27から構成されている。
ATMセル分解部25はATMセルのHECを除くヘッダ部32ビ
ットのデータと情報部384ビットのデータをe1等分（e1
は1,32以外の32の約数）してf1（f1＝32/e1）ビット長
のヘッダ部Hj（ｊ＝１〜e1）とg1（g1＝384/e1）ビット
長の情報部Kj（ｊ＝１〜e1）から構成されるATM1次サブ
セルe1個（R1,R2，・・・，Pe1）にATMセルを分解し、
それぞれ出力bj（ｊ＝１〜e1）から各１次サブセルを出
力する。
ATM1次サブセル処理部は、ATM1次サブセルの入力に対
してＺ＝2f1本の出力L0,L1，・・・，LY（Ｙ＝Ｚ−１）
を持ち、ATM1次サブセルセルのヘッダ部Hjの値hjにより
ATMサブセルを出力Lhjに振り分ける。
ATMセル交換部26はATM1次サブセル処理部e1個（Q1,
Q2，・・・，Qe1）で構成され、各Qj（ｊ＝１〜e1）に
はbj（ｊ＝１〜e1）が接続され、ATM1次サブセルPj（ｊ
＝１〜e1）が入力される。
ATMセル合成部はヘッダ部f1ビット、情報部g1ビット
を格納するf1+g1ビットのATMセル入力部e1個（R1,R2，
・・・，Re1）と、ATMセル入力部（R1,R2，・・・，
Re1）の全てにATM1次サブセルが入力された時のみATMセ
ルの組立を行う組立部で構成されるATMセル出力部27はA
TMセル合成部Ｔ個（S1，・・・，ST）（T:出力線の数）
で構成され、各ATMセル合成部Sn（ｎ＝１〜Ｔ）には、
出力線で期待されるATMサブセルのヘッダの値（h1,h2，
・・・，he1）に対し、ATMセル入力部Rj（ｊ＝１〜e1）
にATM1次サブセル処理部Qj（ｊ＝１〜e1）の出力Lhjを
入力することで、ATMセル出力部の出力Cjにヘッダの値
（h1,h2，・・・，he1）のATMセルが出力される。
第６図は第２の発明の実施例におけるATMセル分解部2
5の出力信号の例を示す図である。同図において、ATMセ
ルのヘッダ部32ビットと情報部384ビットは１と32以外
の32の約数e1によってそれぞれ等分され、ATMセルはf1
ビットのヘッダ部とg1ビットの情報部とで構成されるe1
個の１次サブセルに分解されている。
第７図は第２の発明の実施例におけるATMセル交換部2
8とATMセル出力部29の構成例を示すブロック図である。
同図においてe1の値は８とされており、１次サブセルヘ
ッダ部はf1＝４ビット、情報部はg1＝48ビットとなって
いる。ATMセル交換部28内の各ATM1次サブセル処理部は
２のf1乗、すなわち16個の出力端子を持っており、それ
ぞれの処理部に入力される１次サブセルはそのヘッダ部
のデータに応じて16個の出力端子のうちのいずれかに出
力される。ATM1次サブセル処理部の個数は８個であり、
ATMセル出力部29内の各ATMセル合成部では、出力線に対
応するヘッダ値に応じて８本の入力線がATMセル交換部2
8内のATM1次サブセル処理部の出力端子に接続される。
第８図は第３の発明の実施例におけるATM（ｑ−１）
次サブセル処理部に実施例の構成ブロック図である。同
図においてｑ＝２とおくことにより、第５図におけるAT
Mセル交換部26内のe1個のATM1次サブセル処理部の構成
において従来のATMセルの交換方式としての多段ゲート
型の回路を使用しない回路の詳細構成が示されることに
なる。ATM（ｑ−１）次サブセル処理部はATMq次サブセ
ル分解部30、ATMq次サブセル交換部31、およびATMq次サ
ブセル出力部32から構成される。
ATMq次サブセル分解部30はATMq−１次サブセルのヘッ
ダ部fq-1（f1＝32/e1：e1は1,32以外の32の約数）ビッ
トのデータと情報部gq-1（g1＝384/e1：e1は1,32以外の
32の約数）ビットのデータをeq等分（eqは1,eq-1以外の
eqの約数）してfq（fq=fq-1／eq）ビット長のヘッダ部H
j（ｊ＝１〜eq）とgq（gq=gq-1／eq）ビット長ｇの情報
部Kj（ｊ＝１〜eq）から構成されるATMq次サブセルeq個
（R1,R2，・・・，Peq）にATMセルを分解し、それぞれ
出力bj（ｊ＝１〜eq）から各ｑ次サブセルを出力する。
ATMq次サブセル処理部はATMq次サブセルの入力に対し
てＺ＝2fq本の出力L0,L1，・・・，LY（Ｙ＝Ｚ−１）を
持ち、ATMq次サブセルのヘッダ部Hjの値hjによりATMサ
ブセルを出力Lhjに振り分ける。
ATMq次サブセル交換部31は、ATMq次サブセル処理部eq
個（Q1,Q2，・・・Qeq）で構成され、各Qj（ｊ＝１〜
eq）にはbj（ｊ＝１〜eq）が接続され、ATMq次サブセル
Pjが入力される。
ATMq次サブセル合成部はヘッダ部fqビット、情報部gq
ビットを格納するfq+gqビットのATMq次サブセル入力部e
q個（R1,R2，・・・，Req）の全てにATMq次サブセルが
入力された時のみATMq−１次サブセルの組立てを行う組
立て部で構成される。
ATMq次サブセル出力部32はATMq次サブセル合成部Ｔ個
（S1，・・・，ST）（T:出力線の数）で構成され、各AT
Mq次サブセル合成部Sn（ｎ＝１〜Ｔ）には、出力線で期
待されるATMq−１次サブセルのヘッダの値（h1,h2，・
・・，heq）に対し、ATMq次サブセル入力部Rj（ｊ＝１
〜eq）にATMq次サブセル処理部Qj（ｊ＝１〜eq）の出力
Lhjを入力することで、ATMq次サブセル出力部の出力Cj
にヘッダの値（h1,h2，・・・，heq）のATMセルが出力
される。
さらにATMq（ｑ≧２の自然数）次サブセル処理部の構
成において、従来のATMセル交換方式におけるような多
段ゲート型の回路を使用せずに、第８図でｑの値を順次
増加させ、各サブセル処理部を階層的に構成していくこ
とができる。
第９図は第８図における第３の発明の実施例における
ATMq次サブセル分解部30の出力信号の実施例である。同
図において、ATM（ｑ−１）次サブセルのヘッダ部fq-1
ビットと情報部gq-1ビットとがそれぞれ１とeq-1以外の
eq-1の約数eqで等分され、fqビットのヘッダ部とgqビッ
トの情報部から構成されるｑ次サブセルeq個が出力され
る。
第10図は第３の発明の実施例におけるATM2次サブセル
交換部とATM2次サブセル出力部の構成例ブロック図であ
る。同図はe1＝８、e2＝４の場合を示している。１次サ
ブセルのヘッダ部は４ビット、情報部は48ビットであ
り、２次サブセルは１次サブセルをさらに４等分するた
めにそのヘッダ部は１ビット、情報部12ビット、すなわ
ちユニットセルとなる。従ってATM2次サブセル交換部3
3、およびATM2次サブセル出力部34の構成は第１の発明
の実施例を示す第２図の代表的な構成例としての第４図
におけるATMセル交換部23とATMセル出力部24と同様の構
成となる。
第11図は第４の発明の実施例の構成ブロック図であ
る。第４の発明においては、ATM交換回路を入力線ｗ本
の複数入力型にするために、ATMセル分解部ｗ個（351，
・・・,35w）と、各ATMセル分解部が出力する各ATMセル
上で最初からみて同一の位置にある１次サブセルを多重
する多重部e1個（361,362，・・・，36e1）、ATMセル交
換部37、およびATMセル出力部38によって構成される。
ｗ個のATMセル分解部（A1〜AW）はATMセルのHECを除
くヘッダ部32ビットのデータと情報部384ビットのデー
タをe1等分（e1は1,32以外の32の約数）してf1（f1＝32
/e1）ビット長のヘッダ部Hj（ｊ＝１〜e1）とg1（g1＝3
84/e1）ビット長の情報部Kj（ｊ＝１〜e1）から構成さ
れるATM1次サブセルe1個（P1,P2，・・・Pe1）にATMセ
ルを分解し、各１次サブセルをそれぞれ出力bj（ｊ＝１
〜e1）から出力する。
多重部Bj（ｊ＝１〜e1）にはATMセル分解部（A1〜
AW）の出力bjを入力し、多重化を行い、出力線djから出
力する。
ATM1次サブセル処理部は、多重部Bjの出力djを入力
し、Ｚ＝2f1本の出力L0,L1，・・・LY（Ｙ＝Ｚ−１）を
持ちATM1次サブセルのヘッダ部Hjの値hjによりATMサブ
セルを出力Lhjに振り分ける。
ATMセル交換部37はATM1次サブセル処理部e1個（Q1,
Q2，・・・Qe1）で構成され、各Qj（ｊ＝１〜e1）にはd
j（ｊ＝１〜e1）が接続され、ATM1次サブセルPj（ｊ＝
１〜e1）が入力される。
ATMセル合成部はヘッダ部f1ビット、情報部g1ビット
を格納するf1+g1ビットのATMセル入力部e1個（R1,R2，
・・・，Re1）と、ATMセル入力部（R1,R2，・・・，
Re1）のすべてにATM1次サブセルが入力された時のみATM
セルの組立てを行う組立部が構成される。
ATMセル出力部38はATMセル合成部Ｔ個（S1，・・・，
ST）（T:出力線の数）で構成され、各ATMセル合成部Sn
（ｎ＝１〜Ｔ）には、出力線で期待されるATMサブセル
のヘッダの値（h1,h2，・・・，he1）に対し、ATMセル
入力部Rj（ｊ＝１〜e1）にATM1次サブセル処理部Qj（ｊ
＝１〜e1）の出力Lhjを入力することで、ATMセル出力部
の出力Cjにヘッダの値（h1,h2，・・・，he1）のATMセ
ルが出力される。
第12図は第４の発明の実施例における多重部の実施例
の構成ブロック図である。同図において多重部、例えば
36jは、例えば各ATMセル上で最初からｊ番目の１次サブ
セルが入力されるシリアル／パラレル変換器（S/P）4
01,402，・・・,40w,これらのシリーズ／パラレル変換
器の出力をシリアル信号に変換するパラレル／シリアル
変換器（P/S）41から構成される。
第13図は第３の発明の実施例におけるATMセル分解部
の出力信号の例である。同図はATMセル分解部35kへの入
力信号と出力信号との例である。ATMセル分解部35kに入
力されるATMセル（ｋ）は、１と32以外の32の約数e1に
よってそのヘッダ部と情報部とが等分されて、ヘッダ部
f1ビット、情報部g1ビットを持つe1個の１次サブセルと
して出力される。
第14図は多重部の信号の実施例である。同図において
は、多重部36jへ入力される１次サブセルと多重部の出
力との例が示されている。入力される１次サブセルはAT
Mセル（１）の最初からｊ番目の１次サブセルP
j（１）、ATMセル（２）の最初からｊ番目の１次サブセ
ルPj（２），・・・,ATMセル（ｗ）の最初からｊ番目の
１次サブセルPj（ｗ）であり、これらの信号が多重化さ
れ、シリアル信号として出力される。
以上の説明ではATMセルのヘッダエラー制御用データ
を除くヘッダ部を32ビット、情報部を384ビットとした
が、本発明の方式はヘッダエラー制御用データを除くビ
ット数と情報部のビット数とが公約数を持つ場合に適用
できることは明らかであり、ビット数がこれに限定され
ないことは当然である。
〔発明の効果〕
以上詳細に説明したように、本発明によればATM交換
回路を基本的にATMセル分解部とATMセル交換部とATMセ
ル出力部で構成することにより階層構造とすることが可
能となり、またATMセル出力部内のATMセル合成部の追加
と追加されたATMセル合成部とATMセル交換部との間で必
要な配線を追加することにより出力線数の増加に柔軟に
対応することができ、LSI化に適した交換回路が形成さ
れる。
また、ATMセル交換部をATM1次サブセル処理部を単位
として少ないモジュールで構成することもでき、ATM1次
サブセル処理部をATM2次サブセル分解部、ATM2次サブセ
ル交換部、およびATM2次サブセル出力部で構成し、ATM2
次サブセル交換部を構成するATM2次サブセル処理部を順
次同様に階層的に構成することにより、一層の階層化が
進められる。
さらに階層的に構成されたATM交換回路に多重部を追
加し、複数の入力線にそれぞれ対応する複数のATMセル
分解部と多重部、ATMセル交換部、およびATMセル出力部
によって交換回路を構成し、複数入力型の交換回路を構
成することもでき、LSI化に柔軟な対応できるATM交換回
路が実現され、多様なシステムの構成とシステム変更時
の作業量減少に寄与するところが大きい。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の原理ブロック図、 第２図は第１の発明の実施例の構成を示すブロック図、 第３図は第１の発明の実施例におけるATMセル分解部の
出力信号の例を示す図、 第４図は第１の発明の実施例におけるATMセル交換部とA
TMセル出力部の構成例を示す図、 第５図は第２の発明の実施例の構成を示すブロック図、 第６図は第２の発明の実施例におけるATMセル分解部の
出力信号の例を示す図、 第７図は第２の発明の実施例におけるATMセル交換部とA
TMセル出力部の構成例を示すブロック図、 第８図は第３の発明の実施例におけるATM（ｑ−１）次
サブセル処理部の実施例の構成を示すブロック図、 第９図は第３の発明の実施例におけるATMq次サブセル分
解部の出力信号の実施例を示す図、 第10図は第３の発明の実施例におけるATM2次サブセル交
換部とATM2次サブセル出力部の構成例を示すブロック
図、 第11図は第４の発明の実施例の構成を示すブロック図、 第12図は第４の発明の実施例における多重部の実施例の
構成を示すブロック図、 第13図は第４の発明の実施例におけるATMセル分解部の
出力信号の例を示す図、 第14図は第４の発明の実施例における多重部の信号の実
施例を示す図、 第15図はATMセルの構造の例を示す図、 第16図は広帯域ISDNの構成を示す図、 第17図は１入力の多段ゲート型回路の構成を示す図、 第18図はＮ＝３の場合の１入力の多段ゲート型回路の構
成例を示す図、 第19図は複数入力の多段ゲート型回路の構成を示す図、 第20図はＮ＝３の場合における複数入力の多段ゲート型
回路の構成例を示す図である。 4,8……ユーザ端末、5,7……ATM交換機、６……伝送線
路、10……ATMセル分解手段、11……ユニットセル交換
手段、121,122，…,12t,151,152，…15t,191,192，…19
t……ATMセル合成出力手段、13,161,162,16w……１次サ
ブセル分解手段、14,18……１次サブセル交換手段、1
71,172・・・17e1……１次サブセル多重手段、1001，…
100eq-1……ｑ−１次サブセル処理手段、101……ｑ次サ
ブセル分解手段、102……ｑ次サブセル交換手段、1031,
1032，…103tq……ｑ次サブセル合成出力手段．
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】非同期転送モード（ATM）セルの交換シス
    テムにおいて、 ATMセルのヘッダエラー制御用データを除くヘッダ部の
    データと情報部のデータとをそれぞれヘッダで示される
    段数分に等分して、１段のヘッダ部と分割された情報部
    とから構成される複数のユニットセルにATMセルを分解
    し、各ユニットセルを出力するATMセル分解手段（10）
    と、 該ATMセル分解手段（10）の複数の出力部に対応する入
    力部を有し、該入力部に該ATMセル分解手段（10）から
    入力されるユニットセルを、該ユニットセルのヘッダ部
    データ値に応じて各入力部に対応する２つの出力部のい
    ずれかに出力するユニットセル交換手段（11）と、 ユニットセル交換手段の出力線の数ｔに対応して設けら
    れ、該出力線に対して出力されるべきATMセルのヘッダ
    部の値に対応して該ユニットセル交換手段（11）の複数
    の出力部の中の半数の出力が入力される入力部を備え、
    各該入力部の全てに該ユニットセル交換手段（11）から
    のユニットセルが入力された時該32個のユニットセルを
    合成し、ATMセルとして出力するｔ個のATMセル合成出力
    手段（121,122，・・・12t）を有することを特徴とする
    ATM交換回路構成方式。
  2. 【請求項２】非同期転送モード（ATM）セルの交換シス
    テムにおいて、 ATMセルのヘッダエラー制御用データを除くヘッダ部の
    データと情報部のデータとをATMスイッチ段数以下の約
    数e1でそれぞれ等分して、f1（段数／e1）ビット長のヘ
    ッダ部とg1（情報部データ量／e1）ビット長の情報部と
    から構成される１次サブセルe1個にATMセルを分解し、
    各１次サブセルをe1個の出力端子から出力する１次サブ
    セル分解手段（13）と、 該１次サブセル分解手段（13）のe1個の出力端子に対応
    するe1個の入力端子を有し、該e1個の入力端子に該１次
    サブセル分解手段（13）から入力される１次サブセル
    を、該１次サブセルのヘッダ部データ値に応じて各入力
    端子に対応する２のf1乗個の出力端子のいずれかから出
    力するための（２のf1乗）×e1個の出力端子を有する１
    次サブセル交換手段（14）と、 ATM交換回路の出力線ｔの数に対応して設けられ、該出
    力線に対して出力されるべきATMセルのヘッダ部32ビッ
    トの値に対応して該１次サブセル交換手段（14）の（２
    のf1乗）×e1個の出力端子の中のe1個の出力が入力され
    るe1個の入力端子を備え、該e1個の入力端子の全てに該
    １次サブセル交換手段（14）からの１次サブセルが入力
    された時、該e1個の１次サブセルを合成し、ATMセルと
    して出力するｔ個のATMセル合成出力手段（151,152，・
    ・・，15t）を有することを特徴とするATM交換回路構成
    方式。
  3. 【請求項３】前記１次サブセル交換手段（14）が、前記
    １次サブセル分解手段（13）のe1個の出力端子からの信
    号がそれぞれ入力され、該１次サブセル分解手段（13）
    から入力される１次サブセルを該１次サブセルのヘッダ
    部データ値に応じて２のf1乗個の出力端子のいずれかに
    出力するe1個の１次サブセル処理手段（1001,1002，・
    ・・100e1:q＝２）から構成されることと、 該１次サブセル処理手段（1001,1002，・・・100e1:q＝
    ２）が、前記１次サブセルのf1ビット長のヘッダ部とg1
    ビット長の情報部とを１とe1とを除くe1の約数e2でそれ
    ぞれ等分して、f2（f2=f1/e1）ビット長のヘッダ部とg2
    （g2=g1/e1）ビット長の情報部から構成される２次サブ
    セルe2個に１次サブセルを分解し、各２次サブセルをe2
    個の出力端子から出力する２次サブセル分解手段 （101:q＝２）と、 該２次サブセル分解手段（101:q＝２）から出力される
    ２次サブセルがそれぞれ入力され、該２次サブセルのヘ
    ッダ部データ値に応じて２のf2乗個の出力端子のいずれ
    かに該２次サブセルを出力するe2個の２次サブセル処理
    手段（1001,1002，・・・100e2:q＝３）を有する２次サ
    ブセル交換手段（102:q＝２）と、 前記２のf1乗個の出力端子の数t2（t2＝２のf1乗）にそ
    れぞれ対応して設けられ、該出力端子に出力されるべき
    １次サブセルのヘッダ値に対応して該２次サブセル交換
    手段（102:q＝２）の（２のf2乗）×e2個の出力端子中
    のe2個の出力が入力されるe2個の入力端子を持ち、該e2
    個の入力端子の全てに該２次サブセル交換手段（102:q
    ＝２）からの２次サブセルが入力された時、該e2個の２
    次サブセルを合成し、１次サブセルとして前記ATMセル
    合成出力手段（151,152，・・・15t2）に出力する２次
    サブセル合成出力手段（1031,1032，・・・103t2:q＝
    ２）とから構成されることと、 さらに一般的に（ｑ−１）次（ｑ≧３）サブセル処理手
    段（1001,1002，・・・100eq-1）が、（ｑ−１）次サブ
    セルのfq-1ビット長のヘッダ部とgq-1ビット長の情報部
    とを１とeq-1とを除くeq-1の約数eqで等分して、fq（fq
    =fq-1/eq）ビット長のヘッダ部とgq（gq=gq-1/eq）ビッ
    ト長の情報部から構成されるｑ次サブセルeq個に（ｑ−
    １）次サブセルを分解し、各ｑ次サブセルをeq個の出力
    端子からそれぞれ出力するｑ次サブセル分解手段（10
    1）と、 該ｑ次サブセル分解手段（101）から出力されるｑ次サ
    ブセルがそれぞれ入力され、該ｑ次サブセルのヘッダデ
    ータ値に応じて２のfq乗個の出力端子のいずれかから出
    力するeq個のｑ次サブセル処理手段を有するｑ次サブセ
    ル交換手段（102）と、 ２のfq-1乗本のｑ−１次サブセル処理手段の出力線に対
    応して設けられ、該出力線に出力されるべき（ｑ−１）
    次サブセルのヘッダ値に対応して該ｑ次サブセル交換手
    段（102）の（２のfq乗）×eq個の出力端子中のeq個の
    出力が入力されるeq個の入力端子を持ち、該eq個の入力
    端子の全てに該ｑ次サブセル交換部からのｑ次サブセル
    が入力された時、該eq個のｑ次サブセルを合成し、（ｑ
    −１）次サブセルとして出力するｑ次サブセル合成出力
    手段（1031,1032，・・・103tq：tq＝２のfq-1乗）とか
    ら構成され、 ｑ次サブセル処理部が同様にしてｑの増大に伴って順次
    階層的に構成されることを特徴とする請求項２記載のAT
    M交換回路構成方式。
  4. 【請求項４】非同期転送モード（ATM）セルの交換シス
    テムにおいて、 複数本の入力線ｗ本からそれぞれ入力されるATMセルの
    ヘッダエラー制御用データを除くヘッダ部のデータと情
    報部のデータとをそれぞれATMスイッチ段数以下の約数e
    1で等分して、f1ビット長のヘッダ部とg1ビット長の情
    報部とから構成される１次サブセルe1個にATMセルを分
    解し、各１次サブセルをe1個の出力端子から出力する、
    各入力線にそれぞれ対応する複数個の１次サブセル分解
    手段（161,162，・・・16w）と、 該複数個の１次サブセル分解手段（161,162，・・・16
    w）から出力される前記複数本の入力線から入力されたA
    TMセル上でセル先頭からみて同一の位置に対応する１次
    サブセルを多重化するe1個の１次サブセル多重手段（17
    1,172，・・・17e1）と、 該１次サブセル多重手段（171,172，・・・17e1）の個
    数に対応するe1個の入力端子を有し、該e1個の入力端子
    に該１次サブセル多重手段から入力される１次サブセル
    を該１次サブセルのヘッダ部データ値に応じて各入力端
    子に対応する２のf1乗個の出力端子のいずれかに出力す
    る１次サブセル交換手段（18）と、 ATM交換回路の出力線の数ｔに対応して設けられ、該出
    力線に対して出力されるべきATMセルのヘッダ部32ビッ
    トの値に対応して該１次サブセル交換手段（18）の（２
    のf1乗）×e1個の出力端子の中のe1個の出力が入力され
    るe1個の入力端子を備え、該e1個の入力端子の全てに該
    １次サブセル交換手段（18）からの１次サブセルが入力
    された時、該e1個の１次サブセルを合成し、ATMセルと
    して出力するATMセル合成出力手段（191,192，・・・19
    t）を有することを特徴とするATM交換回路構成方式。
  5. 【請求項５】非同期転送モード（ATM）セルの交換シス
    テムにおいて、 ATMセルのヘッダエラー制御用データを除くヘッダ部Ｈ
    ビットと情報部Ｄビットのデータを１とＨとを除くＨと
    Ｄとの公約数e1でそれぞれ等分して、f1（f1=H/e1）ビ
    ット長のヘッダ部とg1（g1=D/e1）ビット長の情報部と
    から成るe1個の１次サブセルにATMセルを分解し、各１
    次サブセルをe1個の出力端子から出力するATMセル分解
    部と、 該ATMセル分解部のe1個の出力端子に対応するe1個の入
    力端子を有し、該e1個の入力端子に該ATMセル分解部か
    ら入力される１次サブセルを、該１次サブセルのヘッダ
    部データ値に応じて各入力端子に対応する２のf1乗個の
    出力端子のいずれかから出力するための（２のf1乗）×
    e1個の出力端子を有するATMセル交換部と、 ATM交換回路の出力線の数に対応して設けられ、該出力
    線に対して出力されるべきATMセルのヘッダ部32ビット
    の値に対応して該ATMセル交換部の（２のf1乗）×e1個
    の出力端子の中のe1個の出力が入力されるe1個の入力端
    子を備え、該e1個の入力端子の全てに該ATMセル交換部
    からの１次サブセルが入力された時、該e1個の１次サブ
    セルを合成し、ATMセルとして出力するATMセル出力部を
    有することを特徴とするATM交換回路構成方式。
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