JPH04100344A - Ａｔｍ交換回路構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 −・ラダ部の誤り制御用データを除＜　ＡＴＭセルの宛
先データとしてのヘッダ部ビット長と情報部のビット長
とが公約数を持つ場合のＡＴＭ交換回路構成方式に関し
、 ＡＴＭセルの交換回路をＬＳＩ化に柔軟に対応できる階
層構造によって実現することをを目的とし、 非同期転送モード（ＡＴＭ）セルの交換システムにおい
て、ＡＴＭセルのベンダエラー制御用データを除くヘッ
ダ部のデータと情報部のデータとをそれぞれ−＼ツダで
示される段数分に等分して、１段のヘッダ部と分割され
た情報部とから構成される複数のユニットセルにＡＴＭ
セルを分解し、各ユニットセルを出力するＡＴＭセル分
解手段と、該ＡＴＭセル分解手段の複数の出力部に対応
する入力部を有し、該入力部に該ＡＴＭセル分解手段か
ら入力されるユニットセルを、該ユニットセルのヘッダ
部データ値に応じて各入力部に対応する２つの出力部の
いずれかに出力するユニットセル交換手段と、ユニット
セル交換手段の出力線の数をに対応して設けられ、該出
力線に対して出力されるべきＡＴＭセルのヘッダ部の値
に対応して該ユニットセル交換手段の複数の出力部の中
の半数の出力が入力される入力部を備え、各該入力部の
全てに該ユニットセル交換手段からのユニットセルが入
力された時該３２個のユニットセルを合成し、ＡＴＭセ
ルとして出力するを個のＡＴＭセル合成出力手段を存す
るように構成する。

〔産業上の利用分野〕

本発明は広帯域ｌ５ＤＮにおけるＡＴＭセルの交換方式
に係り、さらに詳しくはヘッダ部の誤り制御用データを
除＜ＡＴＭセルの宛先データとしてのヘッダ部ビット長
と情報部のビット長とが公約数を持つ場合のＡＴＭ交換
回路構成方式に関するや ＡＴＭ交換機はセルが固定長であることを利用して、高
速化のためにハードウェアでヘッダの情報を見て、セル
単位でＡＴＭセルを通信相手先にふり分けるものである
。そのためにＬＳＩ化に適したＡＴＭ交換回路構成方式
が望まれている。

〔従来の技術〕

広帯域Ｉ　ＳＤＮの転送方式としての非同期転送モード
（ＡＴＭ）方式では、加入者線の伝送速度は１５５．５
２Ｍｂｉｔ　／　ｓ、またはその４倍であり、転送され
るデータはＡＴＭセルと呼ばれる固定長のブロックに分
割されて伝送される。第１５図はＡＴＭセルの構造の例
である。同図においてＡＴＭセル１の長さは全体が５３
バイトであり、そのうち５バイトは主としてＡＴＭセル
の宛先を示すヘッダフィールド２、また４８バイトが送
信データとしての情報フィールド３である。ヘッダフィ
ールド２の最後の１バイトはヘッダの誤り制御用データ
が格納されるヘッダエラーコントロール（ＨＥＣ）であ
る。

第１６図は広帯域ｌ５ＤＮシステムの構成例である。同
図において、送信側のユーザ端末４において音声、デー
タ、画像などのディジタル化された情報が固定長のＡＴ
Ｍセルに分割され、その先頭に宛先などを示すヘッダが
付けられて、ＡＴＭ交換機５を介して伝送線路６を経由
して伝送される。受信側ではＡＴＭ交換機７によってＡ
ＴＭセルの交換が行われ、通信相手先のユーザ端末８に
ＡＴＭセルがふり分けられる。

従来のＡＴＭ回路方式に多段ゲート型がある１人力多段
ゲート型の構成を第１７図に示す。多段ゲート型では１
つのＡＴＭセルを振り分けるために１×２の単位スイッ
チを規則的に並べ、１段目の単位スイッチはヘッダフィ
ールドの１ビツト目のデータで切り換わり、２段目の単
位スイッチはヘッダフィールドの２ビツト目のデータで
切り換わり、・・・Ｎ段目の単位スイッチはヘッダフィ
ールドのＮビット目のデータで切り換わり、というよう
に各単位スイッチが各々のヘッダフィールドの値により
自動的に切り換わることでＡＴＭセルを振り分ける交換
回路方式である。

Ｎ＝３としての１人力の多段ゲート型の構成例を第１８
図に示す。この例で入力されたＡＴＭセルのヘッダ部を
３ビツトとしている。例えばヘッダ部が０１１　（１，
２，３ビツト目）のＡＴＭセルが入力されると、各ビッ
トのチエツクにより１×２の単位スイッチが切り換わる
ことによりＡＴＭセルは出力端４に出力される。

多段ゲート型で複数のＡＴＭセル入力をふり分けるため
には、２×２の単位スイッチを規則的に並べ、１段目の
単位スイッチはヘッダフィールドの１ビツト目のデータ
で切り換わり、２段目の単位スイッチはへッダフィール
ドの２ビツト目のデータで切り換わり、・・・Ｎ段目の
単位スイッチはへッダフィールドのＮビット目のデータ
で切り換わりというように、各単位スイッチが各々のヘ
ッダフィールドの値により自動的に切り換わることでＡ
ＴＭセルをふり分ける交換回路方式である。

複数入力の多段ゲート型の構成を第１９図に示す。

Ｎ＝３としての複数入力の多段ゲート型の構成例を第２
０図に示す、この例で入力されたＡＴＭセルのヘッダ部
を３ビツトとしている０例えばヘッダ部が０１１　（１
，２，３ビツト目）のＡＴＭセルが入力されると、各ビ
ットのチエツクにより２×２の単位スイッチが切り換わ
ることによりＡＴＭセルは出力端４に出力される。なお
、この図でヘッダ部が同一のＡＴＭセルはどの入力線か
ら入力されても同一の出力端に出力されるように各段の
単位スイッチ間の接続が成される。

〔発明が解決しようとする課題〕

第１７図から第２０図に示した従来のＡＴＭ交換回路方
式としての多段ゲート型は、１×２または２×２の単位
スイッチを基本として、それらの単位スイッチの間の相
互配線によって同一ヘッダデータ値のセルが同一出力端
に出力されるようになっている。そしてヘッダエラーコ
ントロールを除くヘッダ部が、例えば３２ビツトである
ことからゲートの段数は３２となり、基本単位スイッチ
は１人力の多段ゲート型で出力線数−１、複数入力の多
段ゲート型では入出力線数Ｘ３２／２となって入出力線
数の増加に伴い単位スイッチの数が増大する。この構造
では階層構造がとられていないために、入出力線数の増
加（最大２０３２乗）に対して基本単位スイッチの追加
と共に基本単位スイッチ間の接続の大幅な変更が必要と
なり、ＬＳＩ化に対して柔軟な対応が困難であるという
問題点があった。

本発明は、ＡＴＭセルの交換回路をＬＳＩ化に柔軟に対
応できる階層構造によって実現することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。同図は広帯域
ｌ５ＤＮの非同期転送モード（ＡＴＭ）セルの交換シス
テムにおけるＡＴＭ交換回路構成方式の原理ブロック図
である。同図（Ｑは第１の発明の原理ブロック図であり
、ＡＴＭセル分解手段１０はＡＴＭセルのヘッダエラー
制御用データを除くヘッダ部、例えば３２ビツトのデー
タと情報部、例えば３８４ビツトのデータとをそれぞれ
３２等分して、１ビツトのヘッダ部と１２ビツトの情報
部とから構成されるユニットセル３２個にＡＴＭセルを
分解し、各ユニットセルをそれぞれ３２個の出力端子か
ら出力する。

ユニットセル交換手段１１はＡＴＭセル分解手段１０の
３２個の出力端子に対応する３２個の入力端子を持ち、
その３２個の入力端子にＡＴＭセル分解手段１０から入
力されるユニットセルを、そのユニットセルのヘッダ部
のデータ値に応じて各入力端子に対応する２つの出力端
子のいずれかに出力することで６４個の出力端子を有し
ている。ユニットセル交換手段１１は、例えば３２個の
１×２のスイッチで構成され、ヘッダ部のデータ値が０
であるか１であるかに応じて、ＡＴＭユニットセルを２
つの出力端子のうちのいずれかに出力する。

ＡＴＭセル合成出力手段１２＋、１２ｚ、　　・・・１
２ｔは出力線の数をに対応してそれぞれ設けられる。そ
してそれぞれのＡＴＭセル合成出力手段は３２個の入力
端子を備え、その出力線に対して出力されるべきＡＴＭ
セルのヘッダ部３２ビットの値に対応してユニットセル
交換手段１１の６４個の出力端子の中で３２個の出力が
入力される。そして３２個の入力端子の全てにユニット
セル交換手段１１からのユニットセルが入力された時に
、その３２個のユニットセルを合成し、ＡＴＭセルとし
て出力線に出力する。各ＡＴＭセル合成出力手段の入力
端子３２個には、例えばユニットセル入力部としてのバ
ッファが接続され、３２個のバッファの全てにユニット
セルが格納された時点で、それらのユニットセルは、例
えばＡＴＭセルの組立てを行う組立て部によってＡＴＭ
セルに組み立てられて出力される。

第１図（ｂ）は第２の発明の原理ブロック図である。

同図において１次サブセル分解手段１３は、前述のヘッ
ダ部３２ビットのデータと情報部３８４ビツトのデータ
とを１と３２とを除＜３２の約数ｅＩでそれぞれ等分し
、ｆ　＋　　（ｆ　＋　＝３２／　ｅ、　）ビット長の
ヘッダ部とｇ＋　　（ｇ＋　＝３８４　／ｅ＋　）ビッ
ト長の情報部から構成される１次サブセルｅ１個にＡＴ
Ｍセルを分解し、各１次サブセルを６１個の出力端子か
ら出力する。

１次サブセル交換手段１４は１次サブセル分解手段１３
の０２個の出力端子に対応する０１個の入力端子を有し
、そのｅ、個の入力端子に１次サブセル分解手段１３か
ら入力される１次サブセルを、その１次サブセルのヘッ
ダ部データ値に応じて各入力端子に対応する２のｆ０乗
個の出力端子のいずれかから出力することで（２のｆＩ
乗）×ｅ１個の出力端子を有している。

１次サブセル交換手段１４は、例えば０１個の１次サブ
セル処理部から構成され、各１次サブセル処理部には１
次サブセル分解手段１３の０１個の出力端子からの信号
がそれぞれ入力される。そしてこの１次サブセル処理部
は２のｆ２乗個の出力端子、例えばｆＩが４の場合には
１６個の出力端子を持ち、入力端子に入力された１次サ
ブセルは１６個の出力端子のいずれかにその１次サブセ
ルのヘッダ部データ値に応じて出力される。

ＡＴＭセル合成出力手段１５１、１５２、　　・・・１
５　、ｔは出力線の本数をに対応して設けられる。

そして各ＡＴＭセル合成出力手段は０１個の入力端子を
備え、１次サブセル交換手段１４の（２の１１乗）×ｅ
１個の出力端子の中のｅ、個の出力がそれぞれ入力端子
に入力される。そしてそれらの入力端子の全てに１次サ
ブセル交換手段１４からの１次サブセルが入力された時
に、その６１個の１次サブセルを合成してＡＴＭセルと
して出力線に出力する。各ＡＴＭセル合成出力手段は６
１個の入力端子に接続された、例えばＡＴＭセル入力部
とそれらのＡＴＭセル入力部の全てに１次サブセルが入
力された時にそれらを合成し、ＡＴＭセルとして出力線
に出力される。

第１図（Ｃ）は第３の発明の原理ブロック図である。

同図において、１次サブセル交換手段１４は、前記１次
サブセル分解手段１３の６１個の出力端子からの信号が
それぞれ入力され、該１次サブセル分解手段１３から入
力される１次サブセルを該１次サブセルのヘッダ部デー
タ値に応じて２のｆ１乗個の出力端子のいずれかに出力
するｅ、個の１次サブセル処理手段（１００１　、１０
０２、　　・・・１００ｅ＋　　：（１−２）から構成
され、該１次サブセル処理手段（１００１、１００□。

・・・１００ｅ＋　　：　ｑ＝２）において、２次サブ
セル分解手段（１０１：　ｑ＝２）は前記１次サブセル
のｆＩ　ビット長のヘッダ部とｇ＋　ビット長の情報部
とを１とｅ、とを除＜ｅ＋の約数ｅ２でそれぞれ等分し
て、ｆｚ　　（ｆｚ　＝ｆ＋　／ｅ＋　）ビット長のヘ
ッダ部とｇｚ　　（ｇｚ　＝ｇ＋　／ｅ＋　）ビット長
の情報部から構成される２次サブセルｅ２個に１次サブ
セルを分解し、各２次サブセルを０２個の出力端子から
出力する。

２次サブセル交換手段（１０２：ｑ＝２）は該２次サブ
セル分解手段（１０１：　ｑ＝２）から出力される２次
サブセルがそれぞれ入力され、該２次サブセルのヘッダ
部データ値に応じて２のｆ２乗個の出力端子のいずれか
に該２次サブセルを出力する０２個の２次サブセル処理
手段（１００１゜１００２、　　・・・１００ｅｚ　　
：ｑ−３）を有する。

２次サブセル合成出力手段（１０３１，１０３２・・・
１０３ｔｚ　　：ｑ＝２）は前記２０ｆ１乗個の出力端
子の数ｔ２（ｔ２＝２の１１乗）にそれぞれ対応して設
けられ、該出力端子に出力されるべき１次サブセルのヘ
ッダ値に対応して該２次サブセル交換手段（１０２：　
ｔ＝２）の（２の１２乗）×ｅ２個の出力端子中の０２
個の出力が入力される０２個の出力端子を持ち、該０２
個の入力端子の全てに該２次サブセル交換手段（１０２
：ｑ＝２）からの２次サブセルが入力された時、該０２
個の２次サブセルを合成し、１次サブセルとして前記Ａ
ＴＭセル合成出力手段（１５１、１５２。

・・・１５ｔ）に出力する。

さらに−船釣に（ｑ−１）、次（ｑ≧３）サブセル処理
手段（１００１、１００２、　　・・・１００ｅｑ−１
）において、９次サブセル分解手段（１０１）が（ｑ−
１）次サブセルのｆ＠−ｔ　ビット長のヘッダ部とｇｑ
−１）ビット長の情報部とを１とｅｑ−。

とを除＜　ｅｑ−１の約数ｅｑで等分して、ｆｑ　（ｆ
ｑ＝ｆ、〜、／ｅ、）ビット長のヘッダ部とｇｑ　　（
ｇ。

−ｇ　Ｑ−１／　ｅ　ｑ　）ビット長の情報部から構成
される９次サブセルｅｑ個に（ｑ−１）次サブセルを分
解し、各９次サブセルをｅｑ個の出力端子からそれぞれ
出力する。

９次サブセル交換手段１０２が該９次サブセル分解手段
１０１から出力される９次サブセルがそれぞれ入力され
、該９次サブセルのヘッダデータ値に応じて２のｆｑ乗
個の出力端子のいずれかから出力するｅｑ個の９次サブ
セル処理手段を有する。

９次サブセル合成出力手段（１０３１　、１０３ｚ　。

・・・１０３ｔｑ　：ｑ＝２）は２のｆ　Ｑ−１乗本の
ｑ−１次サブセル処理手段の出力線に対応して設けられ
、該出力線に出力されるべき（ｑ−１）次サブセルのヘ
ッダ値に対応して該９次サブセル交換手段１０２の（２
の１９乗）×ｅｑ個の出力端子中のｅｑ個の出力が入力
されるｅｑ個の入力端子を持ち、該ｅｑ個の入力端子の
全てに該９次サブセル交換部からの９次サブセルが入力
された時、該ｅｑ個の９次サブセルを合成し、（ｑ−１
）次サブセルとして出力する。

このように９次サブセル処理部が同様にしてｑの増大に
伴って順次階層的に構成される。

第１図（ｄ）は第４の発明の原理ブロック図である。

同図において１次サブセル分解手段１６１、１６２。

・・・１６ｗは複数本のＡＴＭセルの入力線Ｗ本に対し
てそれぞれ設けられて、入力線から入力されるＡＴＭセ
ルのヘッダエラー制御用データを除くヘッダ部３２ビッ
トと情報部３８４ビツトとを、１と３２とを除（３２の
約数ｅ１でそれぞれ等分して、ｆ＋　　（ｆ＋　＝３２
／ｅ＋　）ビット長のヘッダ部とｇ１（ｇ　Ｉ＝３８４
　／　ｅ　＋　）ビット長の情報部から構成される１次
サブセルｅ１個にＡＴＭセルを分解し、各１次サブセル
を６１個の出力端子から出力する。

１次サブセル多重手段１７１、１７ｚ、　　・・・１７
ｅ＋　は１次サブセル分解手段１６１，１６２゜・・・
１６ｗの出力端子数０８個にそれぞれ対応して設けられ
、複数個の１次サブセル分解手段１６１、１６２、　　
・・・１６ｗから出力される、複数の入力線から入力さ
れたＡＴＭセル先頭からみて同一の位置に対応する１次
サブセルを多重する。

１次サブセル交換手段１８のの作用は第２の発明の原理
を示す第１図（ハ）における１次サブセル交換手段１４
と同様である。すなわち１次サブセル交換手段１８は１
次サブセル多重手段ＩＬ、１７２、・・・１７ｅ１から
同一時刻に出力される１次サブセルを０１個の入力端子
にそれぞれ対応する２のｆ１乗個の出力端子のいずれか
から出力する。またＡＴＭセル合成出力手段１９１、１
９ｚ。

・・・１９をの作用も第１図（ｂ）におけるＡＴＭセル
合成出力手段１５１、１５２、　　・・・１５をの作用
と同じである。すなわち各ＡＴＭセル合成出力手段は、
それぞれの０１個の入力端子の全てに１次サブセル交換
手段１８からの１次サブセルが入力された時点で、それ
らの１次サブセルをＡＴＭセルに合成してそれぞれの出
力線に出力する。

〔作　　　用〕

第１の発明の原理を示す第１図（ａ）においては、ＡＴ
Ｍセルのヘッダ部が１ビツトのみのユニットセルに分解
され、各ユニットセルはユニットセル交換手段１１を構
成する、例えばＩＸ２の単位スイッチにそれぞれ入力さ
れる。各単位スイッチからはユニットセルが、そのヘッ
ダ部の値が０か１かに応じてＯの時には、例えば出力し
０から、１の時にはり、から出力される。

ＡＴＭセル合成出力手段１２＋、１２ｚは出力線に対し
て出力されるべきＡＴＭセルのヘッダ部３２ビットの値
に対応して、ユニットセル交換手段１１内の３２個の１
×２単位スイッチの出力端子と接続される０例えばヘッ
ダ部３２ビットの値が全て０に対応する出力線に対応す
るＡＴＭセル合成出力手段には、ユニットセル交換手段
１１内の１×２単位スイッチの出力端子Ｌ０が全て接続
される。

これによフてＡＴＭセル分解手段１０に入力されたＡＴ
Ｍセルのヘッダ部３２ビットが全て０である時には、そ
のセルはこの出力線から出力されることになる。

第２の発明の原理を示す第１図（ｂ）においては、ＡＴ
Ｍセルはそのヘッダ部が複数ビットである１次サブセル
に分解される。１次サブセル交換手段１４内では、１次
サブセルが例えば１次サブセルの個数に一致する６１個
の１次サブセル処理部に入力され、２のｆ＋乗個の出力
端子のいずれかからそのサブセルのヘッダ部のデータ値
に応じて出力される。例えばヘッダ部ｆ１ビットが全て
０である１次サブセルは各１次サブセル処理部の出力端
子Ｌｏから出力されるものとすれば、３２ピントのヘッ
ダ部の値が全てＯに対応する出力線に接続されるＡＴＭ
セル合成出力手段には１次サブセル交換手段工４内の６
１個の１次サブセル処理部の出力端子Ｌｏからの信号を
入力させることにより、１次サブセル分解手段１３に入
力されたヘッダ部３２ビットが全て０のＡＴＭセルはこ
の出力線から出力されることになる。

第３の発明の原理を示す第１図（Ｃ）においては、ＡＴ
Ｍ１次サブ上サブセル処理部において従来のＡＴＭセル
の交換方式としての多段ゲート型の回路を使用しないで
、ＡＴＭ１次サブセルのヘッダ部と情報部を０２等分（
ｅｚは１とｅｌ　とを除くｅ、の約数）し、２次サブセ
ルに分解される。

２次サブセル交換手段１０２内では、２次サブセルが例
えば２次サブセルの個数に一致するｅ１個の２次サブセ
ル処理部に入力され、２のｆ２（ｒｚ　＝［＋　／ｅｚ
　）乗個の出力端子のいずれかからそのサブセルのヘッ
ダ部のデータ値に応じて出力される０例えばヘッダ部ｆ
２ビットが全てＯである２次サブセルは各２次サブセル
処理部の出力端子Ｌｏから出力されるものとすれば、ｆ
＋　ビットのヘッダ部の値が全てＯに対応する出力線に
接続される２次サブセル合成出力手段には２次サブセル
交換手段１０２内のｅ１個の２次サブセル処理部の出力
端子Ｌｏからの信号を入力させることにより、ヘッダ部
ｆ＋　ビットが全て０の１次サブセルが出力されること
になる。

さらに−船釣に（ｑ−１）次サブセル処理手段（ｑ≧３
）も同様に構成することができる。

第４の発明の原理を示す第１図（ｄ）においては、複数
本の入力線から入力されるＡＴＭセルの交換が行われる
。各入力線から入力されるＡＴＭセルは、第２の発明に
おけると同様に１次サブセル分解手段１６ａ、１６ｂ、
　　・・・によって１次サブセルに分解される。そして
１次サブセル多重手段により複数の入力線から入力され
たＡＴＭセル上でセルの最初の位置から同一位置にある
１次サブセルが多重され、直列信号として１次サブセル
交換手段１８に入力される。１次サブセル交換手段１８
に同時に入力されるｅ、個の１次サブセルは、第２の発
明におけると同様に各入力端子に対応する２のｆ２乗個
の出力端子のいずれかから、その１次サブセルのヘッダ
部データ値に応じて出力され、ＡＴＭセル合成出力手段
によって合成されて、ヘッダ部３２ビットの値に対応す
る出力線に出力される。

以上のように、例えば第１の発明においてはＡＴＭ交換
回路がＡＴＭセル分解手段１０、例えば３２個のユニッ
トセル処理部から構成されるユニットセル交換手段１１
、および各出力線に対応するＡＴＭセル合成出力手段１
２１，１２２．　　・・・１２ｔによって階層的に構成
され、ＬＳＩ化に好適となる。また出力線数を増加させ
る場合には、その線に対応するヘッダ部３２ビットのデ
ータに応じてユニットセル交換手段１１との間での結線
を行ったＡＴＭセル合成出力手段を追加するのみで、他
の部分の配線を変更する必要がなくなる。

〔実　　施　　例〕

第２図は第１の発明の実施例の構成ブロック図である。

同図において、実施例はＡＴＭセル分解部２０、ＡＴＭ
セル交換部２１、およびＡＴＭセル出力部２２によって
構成される。ＡＴＭセル分解部２０はＡＴＭセルのＨＥ
Ｃを除くヘッダ部３２ビットのデータと情報部３８４ビ
ツトのデータを３２等分して１ビツト長のヘッダ部Ｈｊ
　（ｊ＝１〜３２）と１２ビツト長の情報部ＫＪ　　（
ｊ＝１〜３２）から構成されるＡＴＭユニットセル３２
個（Ｐ＋、Ｐｚ。

・・・Ｐｚ２）にＡＴＭセルを分解し、各ユニットセル
をそれぞれ出力ｂｊ　（ｊ＝１〜３２）から出力する。

ＡＴＭユニットセル処理部は１×２のスイッチで構成さ
れ、ＡＴＭユニットセルの入力に対して出力Ｌｏ　、Ｌ
＋を持ちＡ’ＴＭユニットセルのヘッダ部Ｈ，の値り、
によりＡＴＭユニットセルを出力ＬｈＪに振り分ける。

ＡＴＭセル交換部２１はＡＴＭユニットセル処理部３２
個（Ｑｌ、Ｑｚ　、　　・・Ｑ３２）で構成され、各Ｑ
Ｊ　　（ｊ＝１〜３２）にはｂｊ　（ｊ＝１〜３２）が
接続され、ＡＴＭユニユニットセルＰＪ（ｊ＝１〜３２
）が入力される。

ＡＴＭセル合成部はヘッダ部１ビット、情報部１２ビツ
トを格納する１３ビツトのＡＴＭユニットセル入力部３
２個（Ｐ＋、Ｒｚ、　　・・・、　　Ｒｚ□）と、ＡＴ
Ｍユニットセル入力部（Ｐ＋　、Ｒｚ　、　　・・・Ｒ
３□）のすべてにＡＴＭユニットセルが入力された時の
みＡＴＭセルの組立てを行う組立て部で構成される。

ＡＴＭセル出力部２２はＡＴＭセル合成合成側１個３．
・・・、５丁）（Ｔ：出力線の数）で構成され、各ＡＴ
Ｍセル合成部Ｓ、（ｎ＝１〜Ｔ）には出力線で期待され
るＡＴＭセルのヘッダの値（ｈ＋、ｈｚ、　　・・・、
　　ｈｚ２）に対し、ＡＴＭユニットセル入力部Ｒｉ（
ｊ−１〜３２）にＡＴＭユニットセル処理部ＱＪ　　（
ｊ＝１〜３２）の出力ＬｈＪを入力することで、ＡＴＭ
セル出力部の出力Ｃ４にヘッダの値（ｈ＋、ｈｚ、　　
・・・、　　ｈｚ□）のＡＴＭセルが出力される。

第３図は第１の発明の実施例におけるＡＴＭセル分解部
の出力信号の例である。同図において、４バイトのヘッ
ダ部はそれぞれ１ビツトずつ、また４８バイト＝３８４
ビツトの情報部は１２ビツトずつに分割され、３２個の
ユニットセルがＡＴＭセル分解部２０から出力される。

第４図は第１の発明の実施例においてＡＴＭセルのヘッ
ダ部を仮に４ビツトとした時のＡＴＭセル交換部２３と
ＡＴＭセル出力部２４の構成例である。例えばヘッダ部
４ビットのうちＰ＋が１、Ｈ２〜Ｈ４が全て０のＡＴＭ
セルが入力されると、ＡＴＭセル交換部２３によってふ
り分けられたユニットセルはＡＴＭセル合成部Ｓ２の組
立て部によって組み立てられ、出力線Ｃ２にＡＴＭセル
として出力される。

第５図は第２の発明の実施例の構成ブロック図である。

同図において実施例はＡＴＭセル分解部２５、ＡＴＭセ
ル交換部２６およびＡＴＭセル出力部２７から構成され
ている。

ＡＴＭセル分解部２５はＡＴＭセルのＨＥＣを除くヘッ
ダ部３２ビットのデータと情報部３８４ビツトのデータ
をｅ、等分（ｅ＋　は１．３２以外の３２の約数）して
ｆ＋　　（ｆ＋　＝３２／ｅ＋　）ビット長のヘッダ部
ＨＪ　　（ｊ　＝　１〜ｅ　ｒ　）とｇ１（ｇ＋＝３８
４／ｅＩ）ビット長の情報部ＫＪ　　（Ｊ＝１〜ｅ＋　
）から構成されるＡＴＭ１次サブ上サブセル６１個　。

Ｐｚ　、　　・・＋、　　Ｐｅ１）にＡＴＭセルを分解
し、それぞれ出力ｂｊ　（ｊ＝１〜ｅ１）から各１次サ
ブセルを出力する。

ＡＴＭ１次サブ上サブセル処理部ＴＭ１次サブセルの入
力に対してｚ、＝２ｆ１本の出力ＬＯ，Ｌ、ｌ。

・・・　ＬＹ　　（Ｙ＝Ｚ−１）を持ち、ＡＴＭ１次サ
ブセルセルのヘッダ部Ｈ１の値り、によりＡＴＭサブセ
ルを出力ＬｈＪに振り分ける。

ＡＴＭセル交換部２６はＡＴＭ１次サブ上サブセル処理
部０３個　、Ｑｚ　、　　・・＋、Ｑ−ｔ）で構成され
、各Ｑ　Ｊ　　（ｊ　＝　１〜ｅ　ｌ）にはｂｊ　（ｊ
−１〜ｅ１）が接続され、ＡＴＭ１次サブセすＰ。

（ｊ＝１〜ｅ１）が入力される。

ＡＴＭセル合成部はヘッダ部ｆ＋　ビット、情報部ｇＩ
ビットを格納するｆ＋　十ｇ＋　ビットのＡＴＭセル入
力部ｅ１個（Ｐ＋　、Ｒｚ　、　　・・＋、Ｒ−１）と
、ＡＴＭセル入力部（Ｐ＋　、Ｒ２、・・・、　　Ｒｅ
Ｉ）の全てにＡＴＭ１次サブセルが入力された時のみＡ
ＴＭセルの組立を行う組立部で構成されるＡＴＭセル出
力部２７はＡＴＭセル合成部Ｔ個（Ｓｌ。

・・・、５ｔ）（Ｔ：出力線の数）で構成され、各ＡＴ
Ｍセル合成部Ｓｎ　（ｎ＝１〜Ｔ）には、出力線で期待
されるＡＴＭサブセルのヘッダの値（ｂ＋、ｈｚ、　　
・・・、　　ｈａｔ）に対し、ＡＴＭセル入力部ＲＪ　
　（ｊ　＝　１〜ｅ　＋　）にＡＴＭ１次サブセル処理
部ＱＪ　　（ｊ＝１〜ｅ＋　）の出力ＬｈＪを入力する
ことで、ＡＴＭセル出力部の出力ＣＪにヘッダの値（ｈ
＋、ｈｚ、　　・・・、　　ｈａｔ）のＡＴＭセルが出
力される。

第６図は第２の発明の実施例におけるＡＴＭセル分解部
２５の出力信号の例を示す図である。同図において、Ａ
ＴＭセルのヘッダ部３２ビットと情報部３８４ビットは
ｌと３２以外の３２の約数ｅ、によ、ってそれぞれ等分
され、ＡＴＭセルはｆ１ビットのヘッダ部とｇ＋　ビッ
トの情報部とで構成される６８個の１次サブセルに分解
されている。

第７図は第２の発明の実施例におけるＡＴＭセル交換交
換部上６ＴＭセル出力部２７の構成例を示すブロック図
である。同図においてｅｌの値は８とされており、１次
サブセルのヘッダ部はｆｑ＝４ビット、情報部はｇ＋＝
４８ビットとなっている。ＡＴＭセル交換交換日２８内
ＡＴＭ１次サブ上サブセル処理部ｆ＋乗、すなわち１６
個の出力端子を持っており、それぞれの処理部に入力さ
れる１次サブセルはそのヘッダ部のデータに応じて１６
個の出力端子のうちのいずれかに出力される。ＡＴＭ１
次サブ上サブセル処理部は８個であり、ＡＴＭセル出力
部２９内の各ＡＴＭセル合成部では、出力線に対応する
ヘッダ値に応じて８本の入力線がＡＴＭセル交換交換部
内８内ＴＭ１次サブ上サブセル処理部端子に接続される
。

第８図は第３の発明の実施例におけるＡＴＭ（ｑ−１）
次サブセル処理部の実施例の構成ブロック図である。同
図においてｑ＝２とおくことにより、第５図におけるＡ
ＴＭセル交換交換部内６内、個のＡＴＭ１次サブ上サブ
セル処理部において従来のＡＴＭセルの交換方式として
の多段ゲート型の回路を使用しない回路の詳細構成が示
されることになる。ＡＴＭ　　（ｑ−１）次サブセル処
理部はＡＴＭｑ次サブセす分解部３０、ＡＴＭｑ次サブ
セす交換部３１、およびＡＴＭｑ次サブ上サブセル出力
部３２成される。

ＡＴＭｑ次サブセす分解部３０はＡＴＭｑ−１次サブセ
ルのヘッダ部ｆ−＋　　（ｆ　＋　＝３２／　ｅ　Ｉ：
ｅｌはｌ、３２以外の３２の約数）ビットのデータと情
報部ｇ、＋　　（ｇ＋　＝　３８４／ｅｌ　　：　ｅｌ
は１，３２以外の３２の約数）ビットのデータをｅ、等
分（ｅｑは１＋　　ｅｑ−１以外のｅｑの約数）してｆ
ｑ　（ｆｑ＝ｆｑ−＋／ｅａ）ビット長のヘッダ部ＨＪ
　　（ｊ＝１〜ｅｑ）とｇｑ　　Ｃｇｑ　＝ｇｅｓ−ｒ
　／　ｅｑ　）ビット長ｇの情報部Ｋｉ（ｊ−１〜ｅ、
）から構成されるＡＴＭｑ次サブセルｅｑ個（Ｐ＋、Ｐ
ｚ、・・Ｐ、、）にＡＴＭセルを分解し、それぞれ出力
ｂｊ　（ｊ＝１〜ｅ９）から各９次サブセルを出力する
。

ＡＴＭｑ次サブ上サブセル処理部Ｍｑ次サブ上サブセル
に対してＺ　＝　２　ｆ’本の出力Ｌｏ　、Ｌ＋　。

・・・、Ｌ、／　　（Ｙ＝Ｚ−１）を持ち、ＡＴＭｑ次
サブ上サブセルダ部Ｈ，の値ｈＪによりＡＴＭサブセル
を出力ＬｈＪに振り分ける。

ＡＴＭｑ次サブセす交換部３１は、ＡＴＭｑ次サブセす
処理部ｅｑ個（ＱＩ、Ｑ２．・・・Ｑ、、）で構成され
、各Ｑｉ　　Ｃｊ＝１〜ｅａ）にはｂＪ（Ｊ＝Ｉ〜ｅｑ
）が接続され、ＡＴＭｑ次サブセルＰＪが入力される。

ＡＴＭｑ次サブ上サブセル合成部ダ部ｆｑビット、情報
部ｇｑビットを格納するｆｑ＋ｇｑビットのＡＴＭ（１
次サブセル入力部ｅ９個（Ｒ，、Ｒ２。

・・・、Ｒ−Ｑ）と、ＡＴＭセル入力部（Ｐ＋　、Ｒ２
。

・・・、Ｒｏ）の全てにＡＴＭｑ次サブ上サブセルされ
た時のみＡＴＭｑ−１次サブセルの組立てを行う組立て
部で構成される。

ＡＴＭｑ次サブ上サブセル出力部３２Ｍｑ次サブセす合
成部Ｔ個（Ｓ＋、　　・・・、５Ｔ）（Ｔ：出力線の数
）で構成され、各ＡＴＭｑ次サブ上サブセル合成部　　
（ｎ＝１〜Ｔ）には、出力線で期待されるＡＴＭｑ−１
次サブセルのヘッダの値（ｈ＋　。

ｈ２＋　　・・・、　　ｈ、Ｑ）に対し、ＡＴＭｑ次サ
ブセす入力部ＲＪ　　（ｊ＝１””ｅａ　）にＡＴＭｑ
次サブセす処理部Ｑ　Ｊ　　（Ｊ　＝　１〜ｅ　ｑ　）
の出力ＬｂＪを入力することで、ＡＴＭｑ次サブ上サブ
セル出力部Ｃｊにヘッダの値（ｂ＋、ｈｚ、　　・・・
、　　ｈ、ｑ）のＡＴＭセルが出力される。

さらにＡＴＭｑ　（ｑ≧２）次サブセル処理部の構成に
おいて、従来のＡＴＭセル交換方式におけるような多段
ゲート型の回路を使用せずに、第８図でｑの値を順次増
加させ、各サブセル処理部を階層的に構成していくこと
ができる。

第９図は第８図における第３の発明の実施例におけるＡ
ＴＭｑ次サブセす分解部３０の出力信号の実施例である
。同図において、ＡＴＭ（ｑ−１）次サブセルのヘッダ
部ｆ□１ビットと情報部ｇ、−１ビットとがそれぞれ１
とｅａ−１以外のｅｑ−１の約数ｅ、で等分され、ｆ（
１ビツトのヘッダ部とｇ。

ビットの情報部から構成されるｑ次サブセルｅｑ個が出
力される。

第１０図は第３の発明の実施例におけるＡＴＭ２次サブ
上サブセル交換部Ｍ２次サブ上サブセル出力部例ブロッ
ク図である。同図はｅｌ　＝ｓ、ｅ２＝４の場合を示し
ている。１次サブセルのヘッダ部は４ビツト、情報部は
４８ビツトであり、２次サブセルは１次サブセルをさら
に４等分するためにそのヘッダ部は１ビツト、情報部は
１２ビツト、すなわちユニットセルとなる。従ってＡＴ
Ｍ２次サブセす交換部３３、およびＡＴＭ２次サブ上サ
ブセル出力部３４は第１の発明の実施例を示す第２図の
代表的な構成例としての第４図におけるＡＴＭセル交換
部２３とＡＴＭセル出力部２４と同様の構成となる。

第１１図は第４の発明の実施例の構成ブロック図である
。第４の発明においては、ＡＴＭ交換回路を入力線Ｗ本
の複数入力型にするために、ＡＴＭセル分解部Ｗ個（３
５＋、・・・、３５ｗ）と、各ＡＴＭセル分解部が出力
する各ＡＴＭセル上で最初からみて同一の位置にある１
次サブセルを多重する多重部０１個（３６＋　、３６ｚ
　、　　・・・。

３６、１）　、ＡＴＭセル交換部３７、およびＡＴＭセ
ル出力部３８によって構成される。

Ｗ個のＡＴＭセル分解部（ＡＩ　−Ａ−）はＡＴＭセル
のＨＥＣを除くヘッダ部３２ヒツトのデータと情報部３
８４ビツトのデータを６１等分（ｅ＋は１．３２以外の
３２の約数）してｆ＋　　（ｆ＋　＝３２／ｅｔ　）ビ
ット長のヘッダ部Ｈ，（ｊ＝１〜ｅ１）とｇ１（ｇ＋　
＝　３８４／ｅ＋　）ビット長の情報部Ｋｊ　（ｊ＝１
〜ｅ１）から構成されるＡＴＭ１次サブセすｅ１個（２
重、Ｐ２．・・・、Ｐ、りにＡＴＭセルを分解し、各１
次サブセルをそれぞれ出力す。

（ｊ＝１〜ｅ１）から出力する。

多重部Ｂｊ（ｊ・１〜ｅ１）にはＡＴＭセル分解部（Ａ
ｌ〜Ａ、）の出力す、を入力し、多重化を行い、出力線
ｄＪから出力する。

ＡＴＭ１次サブ上サブセル処理部重部ＢＪの出力ｄｊを
入力し、ｚ＝２ｆ１本の出力ＬＯ＋　　Ｌｌ　＋・・・
ＬＶ　（Ｙ＝Ｚ−１）を持ちＡＴＭ１次サブ上サブセル
ダ部ＨＪの値ｈｊによりＡＴＭサブセルを出力ＬｈＪに
振り分ける。

ＡＴＭセル交換部３７はＡＴＭ１次サブ上サブセル処理
部０１個、Ｑ２．・・・Ｑ８．）で構成され、各ＱＪ　
　（ｊ＝１〜ｅ＋　）にはｄｔ　　（ｊ＝１〜ｅ１）が
接続され、ＡＴＭ１次サブセすＰＪ　　（ｊ＝１〜ｅ１
）が入力される。

ＡＴＭセル合成部はヘッダ部ｆ１ビット、情報部ｇ＋　
ビットを格納するｆ＋＋ｇ＋　ビットのＡＴＭセル入力
部ｅ１個（Ｒ＋　、Ｒｚ　、　　・・＋、Ｒ−ｔ）と、
ＡＴＭセル入力部（Ｒ＋　、Ｒｚ　、　　・・・、Ｒ−
１）のすべてにＡＴＭ１次サブ上サブセルされた時のみ
ＡＴＭセルの組立てを行う組立部で構成される。

ＡＴＭセル出力部３８はＡＴＭセル合成部Ｔ個（Ｓ＋　
、　　・・・、３丁）（Ｔ：出力線の数）で構成され、
各ＡＴＭセル合成部ｓ、（ｎ＝１〜Ｔ）には、出力線で
期待されるＡＴＭサブセルのへ・ンダの値（ｈｌ、ｈｚ
、　　・・・、ｈ、１）に対し、ＡＴＭセル入力部ＲＪ
　　（ｊ　＝　１〜ｅ　ｌ）にＡＴＭ　１次サブセル処
理部ＱＪ　　（ｊ＝１〜ｅｉ）の出力Ｌｈｊを入力する
ことで、ＡＴＭセル出力部の出力Ｃｊにヘッダの値（ｂ
＋、ｈ２．　　・・・、　　１１ｅ１）のＡＴＭセルが
出力される。

第１２図は第４の発明の実施例における多重部の実施例
の構成ブロック図である。同図において多重部、例えば
３６ｊは、例えば各ＡＴＭセル上で最初からｊ番目の１
次サブセルが入力されるシリアル／パラレル変換器（Ｓ
／Ｐ）４０＋　、４０ｚ　。

・・・、４０ｗ、　　これらのシリーズ／パラレル変換
器の出力をシリアル信号に変換するパラレル／シリアル
変換器（Ｐ／Ｓ）４１から構成される。

第１３図は第３の発明の実施例におけるＡＴＭセル分解
分解比力信号の例である。同図はＡＴＭセル分解部３５
にへの入力信号と出力信号との例である。ＡＴＭセル分
解部３５ｋに入力されるＡＴＭセル（ｋ）は、ｌと３２
以外の３２の約数ｅｌ　によってそのヘッダ部と情報部
とが等分されて、ヘッダ部ｆ＋　ビット、情報部ｇ＋　
ビットを持つｅ。

個の１次サブセルとして出力される。

第１４図は多重部の信号の実施例である。同図において
は、多重部３６ｊへ入力される１次サブセルと多重部の
出力との例が示されている。入力される１次サブセルは
ＡＴＭセル（１）の最初からｊ番目の１次サブセルＰＪ
　　（１）、ＡＴＭセル（２）の最初からｊ番目の１次
サブセルＰＪ　　（２）。

・・・　ＡＴＭセル（Ｗ）の最初からｊ番目の１次サブ
セルＰＪ（Ｗ）であり、これらの信号が多重化され、シ
リアル信号として出力される。

以上の説明ではＡＴＭセルのヘッダエラー制御用データ
を除くヘッダ部を３２ビツト、情報部を３８４ビツトと
したが、本発明の方式はヘッダエラー制御用データを除
くビット数と情報部のビット数とが公約数を持つ場合に
適用できることは明らかであり、ビット数がこれに限定
されないことは当然である。

〔発明の効果〕

以上詳細に説明したように、本発明によればＡＴＭ交換
回路を基本的にＡＴＭセル分解分解比ＴＭセル交換部と
ＡＴＭセル出力部で構成することにより階層構造とする
ことが可能となり、またＡＴＭセル出力部内のＡＴＭセ
ル合成部の追加と追加されたＡＴＭセル合成部とＡＴＭ
セル交換部との間で必要な配線を追加することにより出
力線数の増加に柔軟に対応することができ、ＬＳＩ化に
適した交換回路が形成される。

また、ＡＴＭセル交換部をＡＴＭＩ次サブ上サブセル処
理部として少ないモジュールで構成することもでき、Ａ
ＴＭ１次サブ上サブセル処理部Ｍ２次サブセル分解部、
ＡＴＭ２次サブセル交換部、およびＡＴＭ２次サブ上サ
ブセル出力部し、ＡＴＭ２次サブセル交換部を構成する
ＡＴＭ２次サブ上サブセル処理部同様に階層的に構成す
ることにより、−層の階層化が進められる。

さらに階層的に構成されたＡＴＭ交換回路に多重部を追
加し、複数の入力線にそれぞれ対応する複数のＡＴＭセ
ル分解分解比重部、ＡＴＭセル交換部、およびＡＴＭセ
ル出力部によって交換回路を構成し、複数入力型の交換
回路を構成することもでき、ＬＳＩ化に柔軟に対応でき
るＡＴＭ交換回路が実現され、多様なシステムの構成と
システム変更時の作業量減少に寄与するところが大きい
。

【図面の簡単な説明】

第１図（ａ）〜（均は本発明の原理ブロック図、第２図
は第１の発明の実施例の構成を示すブロック図、 第３図は第１の発明の実施例におけるＡＴＭセル分解分
解比力信号の例を示す図、 第４図は第１の発明の実施例におけるＡＴＭセル交換部
とＡＴＭセル出力部の構成例を示す図、第５図は第２の
発明の実施例の構成を示すブロック図、 第６図は第２の発明の実施例におけるＡＴＭセル分解分
解比力信号の例を示す図、 第７図は第２の発明の実施例におけるＡＴＭセル交換部
とＡＴＭセル出力部の構成例を示すブロック図、 第８図は第３の発明の実施例におけるＡＴＭ（ｑ−１）
次サブセル処理部の実施例の構成を示すブロック図、 第９図は第３の発明の実施例におけるＡＴＭ　ｑ次サブ
セル分解部の出力信号の実施例を示す図、第１０図は第
３の発明の実施例におけるＡＴＭ２次サブ上サブセル交
換部Ｍ２次サブ上サブセル出力部例を示すブロック図、 第１１図は第４の発明の実施例の構成を示すブロック図
、 第１２図は第４の発明の実施例における多重部の実施例
の構成を示すブロック図、 第１３図は第４の発明の実施例におけるＡＴＭセル分解
部の出力信号の例を示す図、 第１４図は第４の発明の実施例における多重部の信号の
実施例を示す図、 第１５図はＡＴＭセルの構造の例を示す図、第１６図は
広帯域ｌ５ＤＮの構成例を示す図、第１７図は１入力の
多段ゲート型回路の構成を示す図、 第１８図はＮ＝３の場合の１人力の多段ゲート型回路の
構成例を示す図、 第１９図は複数入力の多段ゲート型回路の構成を示す部
、 第２０図はＮ＝３の場合における複数入力の多段ゲート
型回路の構成例を示す図である。 ４．８・・・ユーザ端末、 ５．７・・・ＡＴＭ交換機、 ６・・・伝送線路、 １０・・・ＡＴＭセル分解手段、 １１・・・ユニットセル交換手段、 １２＋、１２□、・・・、１２ｔ １５１、１５２、・・・１５ｔ １９１．１９２．・・・１９ｔ・・・ＡＴＭセル合成出
力手段、 １３、ＩＦｚ　、１６２．・・・１６ｗ・・・１次サブ
セル分解手段、 １４．１８・・・１次サブセル交換手段、１７ａ、１７
ｂ・・・１次サブセル多重手段、１００１、・・・１０
０　ｅ＠−１・・・ｑ−１次サブセル処理手段、 １０１・・・９次サブセル分解手段、 １０２・・・９次サブセル交換手段、 １０３菫、１０３ｚ、・・・１０３ｔＱ　・・・９次サ
ブセル合成出力手段。

Claims (1)

1. 【特許請求の範囲】 １）非同期転送モード（ＡＴＭ）セルの交換システムに
   おいて、 ＡＴＭセルのヘッダエラー制御用データを除くヘッダ部
   のデータと情報部のデータとをそれぞれヘッダで示され
   る段数分に等分して、１段のヘッダ部と分割された情報
   部とから構成される複数のユニットセルにＡＴＭセルを
   分解し、各ユニットセルを出力するＡＴＭセル分解手段
   （１０）と、該ＡＴＭセル分解手段（１０）の複数の出
   力部に対応する入力部を有し、該入力部に該ＡＴＭセル
   分解手段（１０）から入力されるユニットセルを、該ユ
   ニットセルのヘッダ部データ値に応じて各入力部に対応
   する２つの出力部のいずれかに出力するユニットセル交
   換手段（１１）と、 ユニットセル交換手段の出力線の数をに対応して設けら
   れ、該出力線に対して出力されるべきＡＴＭセルのヘッ
   ダ部の値に対応して該ユニットセル交換手段（１１）の
   複数の出力部の中の半数の出力が入力される入力部を備
   え、各該入力部の全てに該ユニットセル交換手段（１１
   ）からのユニットセルが入力された時該３２個のユニッ
   トセルを合成し、ＡＴＭセルとして出力するｔ個のＡＴ
   Ｍセル合成出力手段（１２＿１、１２＿２、・・・１２
   ｔ）を有することを特徴とするＡＴＭ交換回路構成方式
   。 ２）非同期転送モード（ＡＴＭ）セルの交換システムに
   おいて、 ＡＴＭセルのヘッダエラー制御用データを除くヘッダ部
   のデータと情報部のデータとをＡＴＭスイッチ段数以下
   の約数ｅ＿１でそれぞれ等分して、ｆ＿１（段数／ｅ＿
   １）ビット長のヘッダ部とｇ＿１（情報部データ量／ｅ
   ＿１）ビット長の情報部とから構成される１次サブセル
   ｅ＿１個にＡＴＭセルを分解し、各１次サブセルをｅ＿
   １個の出力端子から出力する１次サブセル分解手段（１
   ３）と、該１次サブセル分解手段（１３）のｅ＿１個の
   出力端子に対応するｅ＿１個の入力端子を有し、該ｅ＿
   １個の入力端子に該１次サブセル分解手段（１３）から
   入力される１次サブセルを、該１次サブセルのヘッダ部
   データ値に応じて各入力端子に対応する２のｆ＿１乗個
   の出力端子のいずれかから出力するための（２のｆ＿１
   乗）×ｅ＿１個の出力端子を有する１次サブセル交換手
   段（１４）と、 ＡＴＭ交換回路の出力線をの数に対応して設けられ、該
   出力線に対して出力されるべきＡＴＭセルのヘッダ部３
   ２ビットの値に対応して該１次サブセル交換手段（１４
   ）の（２のｆ＿１乗）×ｅ＿１個の出力端子の中のｅ＿
   １個の出力が入力されるｅ＿１個の入力端子を備え、該
   ｅ＿１個の入力端子の全てに該１次サブセル交換手段（
   １４）からの１次サブセルが入力された時、該ｅ＿１個
   の１次サブセルを合成し、ＡＴＭセルとして出力するを
   個のＡＴＭセル合成出力手段（１５＿１、１５＿２、・
   ・・、１５ｔ）を有することを特徴とするＡＴＭ交換回
   路構成方式。 ３）前記１次サブセル交換手段（１４）が、前記１次サ
   ブセル分解手段（１３）のｅ＿１個の出力端子からの信
   号がそれぞれ入力され、該１次サブセル分解手段（１３
   ）から入力される１次サブセルを該１次サブセルのヘッ
   ダ部データ値に応じて２のｆ＿１乗個の出力端子のいず
   れかに出力するｅ＿１個の１次サブセル処理手段（１０
   ０＿１、１００＿２、・・・１００ｅ＿１：ｑ＝２）か
   ら構成されることと、 該１次サブセル処理手段（１０＿１、１００＿２、・・
   ・１００ｅ＿１：ｑ＝２）が、前記１次サブセルのｆ＿
   １ビット長のヘッダ部とｇ＿１ビット長の情報部とを１
   とｅ＿１とを除くｅ＿１の約数ｅ＿２でそれぞれ等分し
   て、ｆ＿２（ｆ＿２＝ｆ＿１／ｅ＿１）ビット長のヘッ
   ダ部とｇ＿２（ｇ＿２＝ｇ＿１／ｅ＿１）ビット長の情
   報部から構成される２次サブセルｅ＿２個に１次サブセ
   ルを分解し、各２次サブセルをｅ＿２個の出力端子から
   出力する２次サブセル分解手段（１０１：ｑ＝２）と、 該２次サブセル分解手段（１０１：ｑ＝２）から出力さ
   れる２次サブセルがそれぞれ入力され、該２次サブセル
   のヘッダ部データ値に応じて２のｆ＿２乗個の出力端子
   のいずれかに該２次サブセルを出力するｅ＿２個の２次
   サブセル処理手段（１００＿１、１００＿２、・・・１
   ００ｅ＿２：ｑ＝３）を有する２次サブセル交換手段（
   １０２：ｑ＝２）と、 前記２のｆ＿１乗個の出力端子の数ｔ＿２（ｔ＿２＝２
   のｆ＿１乗）にそれぞれ対応して設けられ、該出力端子
   に出力されるべき１次サブセルのヘッダ値に対応して該
   ２次サブセル交換手段（１０２：ｑ＝２）の（２のｆ＿
   ２乗）×ｅ＿２個の出力端子中のｅ＿２個の出力が入力
   されるｅ＿２個の入力端子を持ち、該ｅ＿２個の入力端
   子の全てに該２次サブセル交換手段（１０２：ｑ＝２）
   からの２次サブセルが入力された時、該ｅ＿２個の２次
   サブセルを合成し、１次サブセルとして前記ＡＴＭセル
   合成出力手段（１５＿１、１５＿２、・・・、１５ｔ＿
   ２）に出力する２次サブセル合成出力手段（１０３＿１
   、１０３＿２、・・・１０３ｔ＿２：ｑ＝２）とから構
   成されることと、 さらに一般的に（ｑ−１）次（ｑ≧３）サブセル処理手
   段（１００＿１、１００＿２、・・・１００ｅ＿ｑ＿−
   ＿１）が、（ｑ−１）次サブセルのｆ＿ｑ＿−＿１ビッ
   ト長のヘッダ部とｇ＿ｑ＿−＿１ビット長の情報部とを
   １とｅ＿ｑ＿−＿１とを除くｅ＿ｑ＿−＿１の約数ｅ＿
   ｑで等分して、ｆ＿ｑ（ｆ＿ｑ＝ｆ＿ｑ＿−＿１／ｅ＿
   ｑ）ビット長のヘッダ部とｇ＿ｑ（ｇ＿ｑ＝ｇ＿ｑ＿−
   ＿１／ｅ＿ｑ）ビット長の情報部から構成されるｑ次サ
   ブセルｅ＿ｑ個に（ｑ−１）次サブセルを分解し、各ｑ
   次サブセルをｅ＿ｑ個の出力端子からそれぞれ出力する
   ｑ次サブセル分解手段（１０１）と、 該ｑ次サブセル分解手段（１０１）から出力されるｑ次
   サブセルがそれぞれ入力され、該ｑ次サブセルのヘッダ
   データ値に応じて２のｆ＿ｑ乗個の出力端子のいずれか
   から出力するｅ＿ｑ個のｑ次サブセル処理手段を有する
   ｑ次サブセル交換手段（１０２）と、 ２のｆ＿ｑ＿−＿１乗本のｑ−１次サブセル処理手段の
   出力線に対応して設けられ、該出力線に出力されるべき
   （ｑ−１）次サブセルのヘッダ値に対応して該ｑ次サブ
   セル交換手段（１０２）の（２のｆ＿ｑ乗）×ｅ＿ｑ個
   の出力端子中のｅ＿ｑ個の出力が入力されるｅ＿ｑ個の
   入力端子を持ち、該ｅ＿ｑ個の入力端子の全てに該ｑ次
   サブセル交換部からのｑ次サブセルが入力された時、該
   ｅ＿ｑ個のｑ次サブセルを合成し、（ｑ−１）次サブセ
   ルとして出力するｑ次サブセル合成出力手段（１０３＿
   １、１０３＿２、・・・１０３ｔ＿ｑ：ｔ＿ｑ＝２のｆ
   ＿ｑ＿−＿１乗）とから構成され、 ｑ次サブセル処理部が同様にしてｑの増大に伴って順次
   階層的に構成されることを特徴とする請求項２記載のＡ
   ＴＭ交換回路構成方式。 ４）非同期転送モード（ＡＴＭ）セルの交換システムに
   おいて、 複数本の入力線ｗ本からそれぞれ入力されるＡＴＭセル
   のヘッダエラー制御用データを除くヘッダ部のデータと
   情報部のデータとをそれぞれＡＴＭスイッチ段数以下の
   約数ｅ＿１で等分して、ｆ＿１ビット長のヘッダ部とｇ
   ＿１ビット長の情報部とから構成される１次サブセルｅ
   ＿１個にＡＴＭセルを分解し、各１次サブセルをｅ＿１
   個の出力端子から出力する、各入力線にそれぞれ対応す
   る複数個の１次サブセル分解手段（１６＿１、１６＿２
   、・・・１６ｗ）と、 該複数個の１次サブセル分解手段（１６＿１、１６＿２
   、・・・１６ｗ）から出力される前記複数本の入力線か
   ら入力されたＡＴＭセル上でセル先頭からみて同一の位
   置に対応する１次サブセルを多重化するｅ＿＿１個の１
   次サブセル多重手段（１７＿１、１７＿２、・・・１７
   ｅ＿１）と、 該１次サブセル多重手段（１７＿１、１７＿２、・・・
   １７ｅ＿１）の個数に対応するｅ＿１個の入力端子を有
   し、該ｅ＿１個の入力端子に該１次サブセル多重手段か
   ら入力される１次サブセルを該１次サブセルのヘッダ部
   データ値に応じて各入力端子に対応する２のｆ＿１乗個
   の出力端子のいずれかに出力する１次サブセル交換手段
   （１８）と、 ＡＴＭ交換回路の出力線の数ｔに対応して設けられ、該
   出力線に対して出力されるべきＡＴＭセルのヘッダ部３
   ２ビットの値に対応して該１次サブセル交換手段（１８
   ）の（２のｆ＿１乗）×ｅ＿１個の出力端子の中のｅ＿
   １個の出力が入力されるｅ＿１個の入力端子を備え、該
   ｅ＿１個の入力端子の全てに該１次サブセル交換手段（
   １８）からの１次サブセルが入力された時、該ｅ＿１個
   の１次サブセルを合成し、ＡＴＭセルとして出力するＡ
   ＴＭセル合成出力手段（１９＿１、１９＿２、・・・１
   ９ｔ）を有することを特徴とするＡＴＭ交換回路構成方
   式。 ５）非同期転送モード（ＡＴＭ）セルの交換システムに
   おいて、 ＡＴＭセルのヘッダエラー制御用データを除くヘッダ部
   Ｈビットと情報部Ｄビットのデータを１とＨとを除くＨ
   とＤとの公約数ｅ＿１でそれぞれ等分して、ｆ＿１（ｆ
   ＿１＝Ｈ／ｅ＿１）ビット長のヘッダ部とｇ＿１（ｇ＿
   １＝Ｄ／ｅ＿１）ビット長の情報部とから成るｅ＿１個
   の１次サブセルにＡＴＭセルを分解し、各１次サブセル
   をｅ＿１個の出力端子から出力するＡＴＭセル分解部と
   、 該ＡＴＭセル分解部のｅ＿１個の出力端子に対応するｅ
   ＿１個の入力端子を有し、該ｅ＿１個の入力端子に該Ａ
   ＴＭセル分解部から入力される１次サブセルを、該１次
   サブセルのヘッダ部データ値に応じて各入力端子に対応
   する２のｆ＿１乗個の出力端子のいずれかから出力する
   ための（２のｆ＿１乗）×ｅ＿１個の出力端子を有する
   ＡＴＭセル交換部と、ＡＴＭ交換回路の出力線の数に対
   応して設けられ、該出力線に対して出力されるべきＡＴ
   Ｍセルのヘッダ部３２ビットの値に対応して該ＡＴＭセ
   ル交換部の（２のｆ＿１乗）×ｅ＿１個の出力端子の中
   のｅ＿１個の出力が入力されるｅ＿１個の入力端子を備
   え、該ｅ＿１個の入力端子の全てに該ＡＴＭセル交換部
   からの１次サブセルが入力された時、該ｅ＿１個の１次
   サブセルを合成し、ＡＴＭセルとして出力するＡＴＭセ
   ル出力部を有することを特徴とするＡＴＭ交換回路構成
   方式。