JPH04138800A - クロスコネクト装置 - Google Patents
クロスコネクト装置Info
- Publication number
- JPH04138800A JPH04138800A JP26231690A JP26231690A JPH04138800A JP H04138800 A JPH04138800 A JP H04138800A JP 26231690 A JP26231690 A JP 26231690A JP 26231690 A JP26231690 A JP 26231690A JP H04138800 A JPH04138800 A JP H04138800A
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- Japan
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- signal line
- input signal
- output signal
- parallel
- bits
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- 230000015654 memory Effects 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
交換信号単位ｎビットよりなるＮチャネルを多重化した
伝送速度Ｘｂｐｓの入力信号線７本よりなる入力信号線
群ｙ個の全データをメモリに書込み、読み出して、出力
信号線群ｙ個の、ｎビットよりなるＮチャネルを多重化
し伝送速度Ｘｂｐ ｓの出力信号線Ｙ本上では時間的空
間的に交換信号単位で入れ換えるクロスコネクト装置に
関し、使用入力信号線群及び出力信号線群が全実装より
少ない場合は、容易に小規模なハードウェアで構成出来
るクロスコネクト装置の提供を目的とし、各入力信号線
群と各出力信号線群間には、各入力信号線群に対してｎ
ビットを並列にし且つＹ個を多重する直並列変換回路と
、 入力信号線群ｙ個の各直並列変換回路の各出力には、ｙ
個の該直並列変換回路にて変換されたデータを夫々交換
信号単位のｎビットで各アドレスに書き込む単位メモリ
７個と、 該ｙ個の単位メモリより、続出しアドレス発生部よりの
アドレスにて読み出した、所望の単位メモリの交換信号
単位のｎビットを選択出力するセレクタと、 該セレクタの出力には、該セレクタの出力の並列ｎビッ
トのＹ個多重の信号を直列にしてＹ本の出力信号線に出
力する並直列変換回路とを夫々設け、且つ各入力信号線
群と各出力信号線群間の機能を入力信号線群単位に分割
したクロスコネクト部とした構成とする。
伝送速度Ｘｂｐｓの入力信号線７本よりなる入力信号線
群ｙ個の全データをメモリに書込み、読み出して、出力
信号線群ｙ個の、ｎビットよりなるＮチャネルを多重化
し伝送速度Ｘｂｐ ｓの出力信号線Ｙ本上では時間的空
間的に交換信号単位で入れ換えるクロスコネクト装置に
関し、使用入力信号線群及び出力信号線群が全実装より
少ない場合は、容易に小規模なハードウェアで構成出来
るクロスコネクト装置の提供を目的とし、各入力信号線
群と各出力信号線群間には、各入力信号線群に対してｎ
ビットを並列にし且つＹ個を多重する直並列変換回路と
、 入力信号線群ｙ個の各直並列変換回路の各出力には、ｙ
個の該直並列変換回路にて変換されたデータを夫々交換
信号単位のｎビットで各アドレスに書き込む単位メモリ
７個と、 該ｙ個の単位メモリより、続出しアドレス発生部よりの
アドレスにて読み出した、所望の単位メモリの交換信号
単位のｎビットを選択出力するセレクタと、 該セレクタの出力には、該セレクタの出力の並列ｎビッ
トのＹ個多重の信号を直列にしてＹ本の出力信号線に出
力する並直列変換回路とを夫々設け、且つ各入力信号線
群と各出力信号線群間の機能を入力信号線群単位に分割
したクロスコネクト部とした構成とする。
本発明は、フレキシブルな通信網を構成する為のクロス
コネクト装置の改良に関する。
コネクト装置の改良に関する。
クロスコネクト装置とは、第３図の動作原理説明図に示
す如く、例えば入力信号線８０の１周期のＡ、 Ｂ、
Ｃ，Ｄの信号、入力信号線８１の同じ１周期のイ２ロ、
ハ、二の信号を入力してメモリ１００に書込み、読み出
して、２本の出力信号線９０．９１上ではＡ、Ｂ、
ロ、Ｄ１イ、Ｃ，ハ。
す如く、例えば入力信号線８０の１周期のＡ、 Ｂ、
Ｃ，Ｄの信号、入力信号線８１の同じ１周期のイ２ロ、
ハ、二の信号を入力してメモリ１００に書込み、読み出
して、２本の出力信号線９０．９１上ではＡ、Ｂ、
ロ、Ｄ１イ、Ｃ，ハ。
二の如く、複数の入力信号線上のタイムスロットの信号
を複数の出力信号線上では時間的空間的にも入れ換える
ものである。
を複数の出力信号線上では時間的空間的にも入れ換える
ものである。
〔従来の技術］
第４図は１例の入力信号線群の数が変化した場合のクロ
スコネクト装置の構成を示す図、第５図は従来例のクロ
スコネクト装置のブロック図である。
スコネクト装置の構成を示す図、第５図は従来例のクロ
スコネクト装置のブロック図である。
第４図は、第４図（Ａ）に示す如く、入力信号線には、
ｌフレームの、８ビツト１チヤネル（以下ＣＨと称す）
１６０ＣＨが多重化され、伝送ビットレート及び素子の
動作限界速度が５０Ｍｂｐｓで、単位メモリのアドレス
の間口は１２８０個で、エアドレスには交換信号単位の
８ビツトを記憶する場合で、入力信号線が８本よりなる
入力信号線群の数が１．２．４と増加した場合のクロス
コネクト装置の構成を示している。
ｌフレームの、８ビツト１チヤネル（以下ＣＨと称す）
１６０ＣＨが多重化され、伝送ビットレート及び素子の
動作限界速度が５０Ｍｂｐｓで、単位メモリのアドレス
の間口は１２８０個で、エアドレスには交換信号単位の
８ビツトを記憶する場合で、入力信号線が８本よりなる
入力信号線群の数が１．２．４と増加した場合のクロス
コネクト装置の構成を示している。
第４図（Ｂ）は入力信号線群が１個の場合で、この場合
は、直並列変換回路１１にて８ビツトに対応した８本並
列（動作速度は５０Ｍｂ ｐ ｓの１／８になる）で、
入力信号線８本に対応した８個多重の信号に変換し、単
位メモリ３０に書き込む。
は、直並列変換回路１１にて８ビツトに対応した８本並
列（動作速度は５０Ｍｂ ｐ ｓの１／８になる）で、
入力信号線８本に対応した８個多重の信号に変換し、単
位メモリ３０に書き込む。
この場合は、クロスコネクトする為に、８本の入力信号
線の１フレーム１６０Ｃ）ｒのデータをメモリに書き込
むには、アドレス数が１２８０個必要となるが、これは
１個の単位メモリ３０で間に合うので、１２８０のアド
レスに８ビツトづつ書込み、読出しアドレス発生部５１
より、所望の順に所望のデータを読み出すアドレスを発
生させ、書き込んだ量と同じ量のデータを読出し、並直
列変換回路２工にて８本の出力信号線群々に８ビツト１
６０ＣＨの信号が乗るように直列に変換し、クロスコネ
クトされた信号を８本の出力信号線よりなる出力信号線
群１゛より出力する。
線の１フレーム１６０Ｃ）ｒのデータをメモリに書き込
むには、アドレス数が１２８０個必要となるが、これは
１個の単位メモリ３０で間に合うので、１２８０のアド
レスに８ビツトづつ書込み、読出しアドレス発生部５１
より、所望の順に所望のデータを読み出すアドレスを発
生させ、書き込んだ量と同じ量のデータを読出し、並直
列変換回路２工にて８本の出力信号線群々に８ビツト１
６０ＣＨの信号が乗るように直列に変換し、クロスコネ
クトされた信号を８本の出力信号線よりなる出力信号線
群１゛より出力する。
第４図（Ｃ）に示す如く、入力信号線が１６本で、入力
信号線群が２個となると、１６本の入力信号線の１フレ
ーム１６０ＣＨのデータをメモリに書き込むには、アド
レス数は１２８０Ｘ２個必要となるので、単位メモリ３
０が２個必要となり、又単位メモリ３０が２個の組が２
個ないと、２つの出力信号線群１゛、２“にクロスコネ
クトした信号を出力出来ないので、単位メモリ３０．２
個の組が２個設けである。
信号線群が２個となると、１６本の入力信号線の１フレ
ーム１６０ＣＨのデータをメモリに書き込むには、アド
レス数は１２８０Ｘ２個必要となるので、単位メモリ３
０が２個必要となり、又単位メモリ３０が２個の組が２
個ないと、２つの出力信号線群１゛、２“にクロスコネ
クトした信号を出力出来ないので、単位メモリ３０．２
個の組が２個設けである。
そこで、直並列変換回路１１．１２にて、入力信号線群
１．２の信号を夫々、８本並列で８個多重した信号に変
換し、夫々２個の単位メモリ３０に書込み、２個の読出
しアドレス発生部５２より、所望の順に所望のデータを
読み出すアドレスを発生させ、書き込んだ量と同じ量の
データを読出し、夫々セレクタ４１にて、１個の単位メ
モリ３０より読み出した８ビツトのデータを順次選択し
、並直列変換回路２１．２２にて、夫々８本の出力信号
線群々に８ピッｌ−１６０ＣＨの信号が乗るように直列
に変換し、クロスコネクトされた信号を８本の出力信号
線よりなる出力信号線群１“、２より出力する。
１．２の信号を夫々、８本並列で８個多重した信号に変
換し、夫々２個の単位メモリ３０に書込み、２個の読出
しアドレス発生部５２より、所望の順に所望のデータを
読み出すアドレスを発生させ、書き込んだ量と同じ量の
データを読出し、夫々セレクタ４１にて、１個の単位メ
モリ３０より読み出した８ビツトのデータを順次選択し
、並直列変換回路２１．２２にて、夫々８本の出力信号
線群々に８ピッｌ−１６０ＣＨの信号が乗るように直列
に変換し、クロスコネクトされた信号を８本の出力信号
線よりなる出力信号線群１“、２より出力する。
即ち、入力信号線群がＭ個になると、直並列変換回路は
Ｍ個必要になり、単位メモリ３０はＭ個の組がＭ個必要
になり、読出しアドレス発生部。
Ｍ個必要になり、単位メモリ３０はＭ個の組がＭ個必要
になり、読出しアドレス発生部。
及びセレクタ及び並直列変換回路はＭ個必要になる。
よって、第４図（Ｃ）に示す如く、入力信号線が３２本
で、入力信号線群が４個となると、第４図（÷）に示す
如く、直並列変換回路は１１〜１４と４個となり、単位
メモリ３０は４個の組が４個となり、読出しアドレス発
生部５３及びセレクタ４２及び並直列変換回路２１は４
個の構成となる。
で、入力信号線群が４個となると、第４図（÷）に示す
如く、直並列変換回路は１１〜１４と４個となり、単位
メモリ３０は４個の組が４個となり、読出しアドレス発
生部５３及びセレクタ４２及び並直列変換回路２１は４
個の構成となる。
現在搬送端局装置のクロスコネクト装置としては、全実
装の場合、入力信号線８本の入力信号線群が８個となっ
ているので、全実装の場合の構成を示すと、第５図に示
す如く、直並列変換回路は１１〜１８の８個となり、単
位メモリ３０は８個の組が８個となり、読出しアドレス
発生部５０及びセレクタ４０は８個、並直列変換回路は
２１〜２８の８個となる構成となっている。
装の場合、入力信号線８本の入力信号線群が８個となっ
ているので、全実装の場合の構成を示すと、第５図に示
す如く、直並列変換回路は１１〜１８の８個となり、単
位メモリ３０は８個の組が８個となり、読出しアドレス
発生部５０及びセレクタ４０は８個、並直列変換回路は
２１〜２８の８個となる構成となっている。
以上説明の如く、従来のクロスコネクト装置では使用入
力信号線群及び出力信号線群が最大の場合に最適となる
構成であり、使用入力信号線群及び出力信号線群が全実
装の場合より少ない場合でも、分割するのに手間がかか
るので、全実装の場合のハードウェアを使用している為
に、使用入力信号線群及び出力信号線群が少ない場合は
ハードウェアが大規模になり高価になる問題点がある。
力信号線群及び出力信号線群が最大の場合に最適となる
構成であり、使用入力信号線群及び出力信号線群が全実
装の場合より少ない場合でも、分割するのに手間がかか
るので、全実装の場合のハードウェアを使用している為
に、使用入力信号線群及び出力信号線群が少ない場合は
ハードウェアが大規模になり高価になる問題点がある。
本発明は、使用入力信号線群及び出力信号線群が全実装
より少ない場合は、容易に小規模なハードウェアで構成
出来るクロスコネクト装置の提供を目的としている。
より少ない場合は、容易に小規模なハードウェアで構成
出来るクロスコネクト装置の提供を目的としている。
〔課題を解決するための手段］
第１図は本発明の原理ブロック図である。
第１図に示す如く、交換信号単位ｎビットよりなるＮチ
ャネルを多重化した伝送速度Ｘｂｐｓの入力信号線７本
よりなる入力信号線群ｙ個１． ２３．４の全データを
メモリに書込み、読み出して、出力信号線群７個１’、
２’、３’、４’の、ｎピントよりなるＮチャネルを多
重化し伝送速度Ｘｂｐｓの出力信号線７本上では時間的
空間的に交換信号単位で入れ換えるクロスコネクト装置
において、 各入力信号線群Ｌ ２，３．４と各出力信号線群１“
・ ２′・ ３゛、４′間には、 各入力信号線群に対してｎビットを並列にし且つＹ個を
多重する直並列変換回路１１，１２．１３゜１４と、 入力信号線群ｙ個の各直並列変換回路１１，１２１３．
１４の各出力には、ｙ個の該直並列変換回路１１，１２
．１３．１４にて変換されたデータを夫々交換信号単位
のｎビットで各アドレスに書き込む単位メモリ３０ｙ個
と、 該ｙ個の単位メモリ３０より、読出しアドレス発生部５
０よりのアドレスにて読み出した所望の単位メモリ３０
よりの交換信号単位のｎビットを選択出力するセレクタ
４０と、 該セレクタ４０の出力には、該セレクタ４０の出力の並
列ｎビットのＹ個多重の信号を直列にしてＹ本の出力信
号線に出力する並直列変換回路２１゜２２．２３．２４
とを夫々設け、 且つ各入力信号線群１，２，３．４と各出力信号線群１
″、２’、３’、４“間の機能を入力信号線群単位に分
割したクロスコネクト部７１，７２゜７３．７４よりな
るようにする。
ャネルを多重化した伝送速度Ｘｂｐｓの入力信号線７本
よりなる入力信号線群ｙ個１． ２３．４の全データを
メモリに書込み、読み出して、出力信号線群７個１’、
２’、３’、４’の、ｎピントよりなるＮチャネルを多
重化し伝送速度Ｘｂｐｓの出力信号線７本上では時間的
空間的に交換信号単位で入れ換えるクロスコネクト装置
において、 各入力信号線群Ｌ ２，３．４と各出力信号線群１“
・ ２′・ ３゛、４′間には、 各入力信号線群に対してｎビットを並列にし且つＹ個を
多重する直並列変換回路１１，１２．１３゜１４と、 入力信号線群ｙ個の各直並列変換回路１１，１２１３．
１４の各出力には、ｙ個の該直並列変換回路１１，１２
．１３．１４にて変換されたデータを夫々交換信号単位
のｎビットで各アドレスに書き込む単位メモリ３０ｙ個
と、 該ｙ個の単位メモリ３０より、読出しアドレス発生部５
０よりのアドレスにて読み出した所望の単位メモリ３０
よりの交換信号単位のｎビットを選択出力するセレクタ
４０と、 該セレクタ４０の出力には、該セレクタ４０の出力の並
列ｎビットのＹ個多重の信号を直列にしてＹ本の出力信
号線に出力する並直列変換回路２１゜２２．２３．２４
とを夫々設け、 且つ各入力信号線群１，２，３．４と各出力信号線群１
″、２’、３’、４“間の機能を入力信号線群単位に分
割したクロスコネクト部７１，７２゜７３．７４よりな
るようにする。
本発明によれば、全実装のクロスコネクト装置を構成す
るのに、各入力信号線群１，２，３．４と各出力信号線
群１”、２’、３’、４°間の機能を入力信号線群単位
に分割したクロスコネクト部７１．７２．７３．７４よ
り構成するようになっている。
るのに、各入力信号線群１，２，３．４と各出力信号線
群１”、２’、３’、４°間の機能を入力信号線群単位
に分割したクロスコネクト部７１．７２．７３．７４よ
り構成するようになっている。
よって、使用入力信号線群及び出力信号線群が全実装よ
り少ない場合は、全実装のクロスコネクト装置を分割し
、入力信号線群の数に応した数のクロスコネクト部のハ
ードウェアにて構成するので、容易に小規模なハードウ
ェアよりなるクロスコネクト装置が得られる。
り少ない場合は、全実装のクロスコネクト装置を分割し
、入力信号線群の数に応した数のクロスコネクト部のハ
ードウェアにて構成するので、容易に小規模なハードウ
ェアよりなるクロスコネクト装置が得られる。
第２図は本発明の実施例のクロスコネクト装置のブロッ
ク図である。
ク図である。
第２図は第５図の従来例のクロスコネクト装置の入力信
号線群１〜８と出力信号線群Ｉ゛〜８゛間の夫々の機能
を、入力信号線群単位のクロスコネクト部７１〜７８に
て構成し、容易にクロスコネクト部単位に分割可能にし
たもので、入力信号線群が１個の場合は、クロスコネク
ト部７１を使用し、入力信号線群が２個の場合は、クロ
スコネクト部７１．７２を使用するので、８個以下の入
力信号線群の場合は、容易に小規模なハードウェアのク
ロスコネクト装置とすることが出来る。
号線群１〜８と出力信号線群Ｉ゛〜８゛間の夫々の機能
を、入力信号線群単位のクロスコネクト部７１〜７８に
て構成し、容易にクロスコネクト部単位に分割可能にし
たもので、入力信号線群が１個の場合は、クロスコネク
ト部７１を使用し、入力信号線群が２個の場合は、クロ
スコネクト部７１．７２を使用するので、８個以下の入
力信号線群の場合は、容易に小規模なハードウェアのク
ロスコネクト装置とすることが出来る。
以上詳細に説明せる如く本発明によれば、人力信号線群
が全実装の場合より少ない場合は、容易に小規模なハー
ドウェアのクロスコネクト装置が得られ、クロスコネク
ト装置を安価にすることが出来る効果がある。
が全実装の場合より少ない場合は、容易に小規模なハー
ドウェアのクロスコネクト装置が得られ、クロスコネク
ト装置を安価にすることが出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のクロスコネクト装置のブロッ
ク図、 第３図はクロスコネクト装置の動作原理説明図、第４図
は１例の入力信号線群の数が変化した場合のクロスコネ
クト装置の構成を示す図、第５図は従来例のクロスコネ
クト装置のブロック図である。 図において、 １〜８は入力信号線群、 １゛〜８“は出力信号線群、 １１〜１８は直並列変換回路、 ２１〜２８は並直列変換回路ミ ３０は単位メモリ、 ４０．４１．４２はセレクタ、 ５０．５１，５２．５３は読出しアドレス発生部、６０
．６００はメモリ、 ８０．８１は入力信号線、 ９０．９１は出力信号線を示す。
ク図、 第３図はクロスコネクト装置の動作原理説明図、第４図
は１例の入力信号線群の数が変化した場合のクロスコネ
クト装置の構成を示す図、第５図は従来例のクロスコネ
クト装置のブロック図である。 図において、 １〜８は入力信号線群、 １゛〜８“は出力信号線群、 １１〜１８は直並列変換回路、 ２１〜２８は並直列変換回路ミ ３０は単位メモリ、 ４０．４１．４２はセレクタ、 ５０．５１，５２．５３は読出しアドレス発生部、６０
．６００はメモリ、 ８０．８１は入力信号線、 ９０．９１は出力信号線を示す。
Claims (1)
- 【特許請求の範囲】 交換信号単位ｎビットよりなるＮチャネルを多重化した
伝送速度Ｘｂｐｓの入力信号線Ｙ本よりなる入力信号線
群ｙ個（１、２、３、４）の全データをメモリに書込み
、読み出して、出力信号線群ｙ個（１’、２’、３’、
４’）の、ｎビットよりなるＮチャネルを多重化し伝送
速度Ｘｂｐｓの出力信号線Ｙ本上では時間的空間的に交
換信号単位で入れ換えるクロスコネクト装置において、
各入力信号線群（１、２、３、４）と各出力信号線群（
１’、２’、３’、４’）間には、 各入力信号線群に対してｎビットを並列にし且つＹ個を
多重する直並列変換回路（１１、１２、１３、１４）と
、 入力信号線群ｙ個の各直並列変換回路（１１、１２、１
３、１４）の各出力には、ｙ個の該直並列変換回路（１
１、１２、１３、１４）にて変換されたデータを夫々交
換信号単位のｎビットで各アドレスに書き込む単位メモ
リ（３０）ｙ個と、該ｙ個の単位メモリ（３０）より、
読出しアドレス発生部（５０）よりのアドレスにて読み
出した、所望の単位メモリ（３０）の交換信号単位のｎ
ビットを選択出力するセレクタ（４０）と、該セレクタ
（４０）の出力には、該セレクタ（４０）の出力の並列
ｎビットのＹ個多重の信号を直列にしてＹ本の出力信号
線に出力する並直列変換回路（２１、２２、２３、２４
）とを夫々設け、且つ各入力信号線群（１、２、３、４
）と各出力信号線群（１’、２’、３’、４’）間の機
能を入力信号線群単位に分割したクロスコネクト部（７
１、７２、７３、７４）としたことを特徴とするクロス
コネクト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26231690A JPH04138800A (ja) | 1990-09-28 | 1990-09-28 | クロスコネクト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26231690A JPH04138800A (ja) | 1990-09-28 | 1990-09-28 | クロスコネクト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04138800A true JPH04138800A (ja) | 1992-05-13 |
Family
ID=17374081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26231690A Pending JPH04138800A (ja) | 1990-09-28 | 1990-09-28 | クロスコネクト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04138800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961343B1 (en) | 1998-10-30 | 2005-11-01 | Fujitsu Limited | Cross-connection switch |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411493A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Time division optical exchanging device using wavelength division multiplex |
| JPH01264399A (ja) * | 1988-04-15 | 1989-10-20 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル交換機 |
-
1990
- 1990-09-28 JP JP26231690A patent/JPH04138800A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411493A (en) * | 1987-07-03 | 1989-01-17 | Fujitsu Ltd | Time division optical exchanging device using wavelength division multiplex |
| JPH01264399A (ja) * | 1988-04-15 | 1989-10-20 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル交換機 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961343B1 (en) | 1998-10-30 | 2005-11-01 | Fujitsu Limited | Cross-connection switch |
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