JPH0813035B2 - フレーム同期方法及び装置 - Google Patents
フレーム同期方法及び装置Info
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- JPH0813035B2 JPH0813035B2 JP61303952A JP30395286A JPH0813035B2 JP H0813035 B2 JPH0813035 B2 JP H0813035B2 JP 61303952 A JP61303952 A JP 61303952A JP 30395286 A JP30395286 A JP 30395286A JP H0813035 B2 JPH0813035 B2 JP H0813035B2
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- JP
- Japan
- Prior art keywords
- bits
- code
- output
- frame synchronization
- cyclic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基幹伝送系，公衆網，加入者系等のディ
ジタル伝送系に用いられるフレーム同期方法及び装置に
関するものである。
ジタル伝送系に用いられるフレーム同期方法及び装置に
関するものである。
伝送媒体として光ファイバを用いた伝送技術の進展は
目覚ましいものがあり、伝送情報量としては数百Mbps〜
数Gbps程度の伝送が可能となりつつある。この高速大容
量化した伝送系において高速信号を扱う場合、例えばフ
レーム同期をとる場合には制御ループの許容遅延が数ns
以下と非常に小さくなるために、利用可能な素子の制
限，速度制限，実装条件が一段と厳しくなってしまう。
これらの問題点の解決を目指したフレーム同期方法の１
つとして、同期動作を低次群側で並列処理する方法が考
えられている。
目覚ましいものがあり、伝送情報量としては数百Mbps〜
数Gbps程度の伝送が可能となりつつある。この高速大容
量化した伝送系において高速信号を扱う場合、例えばフ
レーム同期をとる場合には制御ループの許容遅延が数ns
以下と非常に小さくなるために、利用可能な素子の制
限，速度制限，実装条件が一段と厳しくなってしまう。
これらの問題点の解決を目指したフレーム同期方法の１
つとして、同期動作を低次群側で並列処理する方法が考
えられている。
第４図は、この同期方法におけるフレーム構成図であ
る。第４図において、１フレームはＮビットで構成さ
れ、１フレームは４個のサブフレームから構成されてい
る。各サブフレームの先頭にはワード長４ビットからな
るフレーム同期用パターンFi′（ｉ＝1,2,3,4）が挿入
されている。この技術については、昭和49年度電子通信
学会全国大会講演論文に大竹孝平他によって発表された
“PCM−400M方式における並列形フレーム同期方式の検
討”に記載されている。
る。第４図において、１フレームはＮビットで構成さ
れ、１フレームは４個のサブフレームから構成されてい
る。各サブフレームの先頭にはワード長４ビットからな
るフレーム同期用パターンFi′（ｉ＝1,2,3,4）が挿入
されている。この技術については、昭和49年度電子通信
学会全国大会講演論文に大竹孝平他によって発表された
“PCM−400M方式における並列形フレーム同期方式の検
討”に記載されている。
この方式においては、第４図に示されたような高次群
信号を一旦任意の位相で低次群（ここでは、高次群信号
のクロック周波数の1/4）に分離し、その後フレームと
サブフレームの同期をとるものである。したがってフレ
ーム同期用パターン検出等、フレーム同期にかかわる処
理速度はすべて低次群速度となる。具体的に説明すれ
ば、第４図に示された高次群信号は１本の直列情報を４
本の並列情報に展開する直並列変換回路によって並列展
開され、この並列展開された４本の低次群データからフ
レーム同期用パターンであるFi′（ｉ＝1,2,3,4）を検
出し、フレーム同期，サブフレーム同期を確保してい
る。これにより、高次群速度の1/4という処理速度で、
フレーム同期検出を行うことが可能となる。
信号を一旦任意の位相で低次群（ここでは、高次群信号
のクロック周波数の1/4）に分離し、その後フレームと
サブフレームの同期をとるものである。したがってフレ
ーム同期用パターン検出等、フレーム同期にかかわる処
理速度はすべて低次群速度となる。具体的に説明すれ
ば、第４図に示された高次群信号は１本の直列情報を４
本の並列情報に展開する直並列変換回路によって並列展
開され、この並列展開された４本の低次群データからフ
レーム同期用パターンであるFi′（ｉ＝1,2,3,4）を検
出し、フレーム同期，サブフレーム同期を確保してい
る。これにより、高次群速度の1/4という処理速度で、
フレーム同期検出を行うことが可能となる。
第４図に示されたフレーム構成においては、固有なフ
レームパターンであるFi′（ｉ＝1,2,3,4）と一致する
信号列を高次群信号から並列展開して取り出された低次
群信号から検出することにより同期検出を行い、フレー
ム同期及びサブフレーム同期の確保を行っている。しか
しながら、一度同期が外れた場合には、フレームパター
ンであるFi′（ｉ＝1,2,3,4）と一致する信号列を前記
低次群信号列から検出するためには、最悪１フレームの
ハンティングが必要となるために、同期復帰を行うまで
にかかる最悪の同期時間は（Ｎ−１）×１フレーム〔se
c〕となり、１フレーム長,1フレーム構成ビット数が大
きくなってしまうと、一度同期が外れてから、フレーム
同期を確保するまでにかかる平均時間が大きくなってい
た。
レームパターンであるFi′（ｉ＝1,2,3,4）と一致する
信号列を高次群信号から並列展開して取り出された低次
群信号から検出することにより同期検出を行い、フレー
ム同期及びサブフレーム同期の確保を行っている。しか
しながら、一度同期が外れた場合には、フレームパター
ンであるFi′（ｉ＝1,2,3,4）と一致する信号列を前記
低次群信号列から検出するためには、最悪１フレームの
ハンティングが必要となるために、同期復帰を行うまで
にかかる最悪の同期時間は（Ｎ−１）×１フレーム〔se
c〕となり、１フレーム長,1フレーム構成ビット数が大
きくなってしまうと、一度同期が外れてから、フレーム
同期を確保するまでにかかる平均時間が大きくなってい
た。
本発明の目的は、これらの問題点を解決し、回路規模
の増大複雑さを増すことがなく、処理速度の低減が図
れ、かつ、同期復帰にかかる平均時間を縮少することが
できる高速大容量の伝送系に適した同期検出方法及び装
置を提供することにある。
の増大複雑さを増すことがなく、処理速度の低減が図
れ、かつ、同期復帰にかかる平均時間を縮少することが
できる高速大容量の伝送系に適した同期検出方法及び装
置を提供することにある。
上記目的を達成するために、本発明は、乗算器に制御
情報を入力し、乗算器で制御情報に生成多項式を乗算し
て符号長Ｋビット〔ただしＫは（Ｌ×Ｍ）/2以下で、Ｍ
はフレーム同期用パターンのビット数、Ｌはフレーム同
期用パターンの数〕の巡回符号をＬ×Ｍビット乗算器か
ら出力し、第１番目のフレーム同期用パターン挿入回路
から第Ｍ番目のフレーム同期用パターン挿入回路に符号
長Ｋビットの巡回符号を１ビットずつ、順々に入力して
Ｍビット入力し、これをＬ回繰り返すことにより符号長
Ｋビットの巡回符号をＬ×Ｍビット入力し、入力した符
号長Ｋビットの巡回符号を順々に出力し、Ｍ個のフレー
ム同期用パターン挿入回路から出力された符号長Ｋビッ
トの巡回符号を並直列変換回路に入力し、並直列変換回
路からＬ個のフレーム同期用パターンを直列に出力して
送信し、送信されたＬ個のフレーム同期用パターンであ
るＬ×Ｍビットからなる符号長Ｋビットの巡回符号を直
並列変換回路に直列に入力し、直並列変換回路の第１番
目の出力端子から第Ｍ番目の出力端子に符号長Ｋビット
の巡回符号を１ビットずつ、順々に出力してＭビット出
力し、これをＬ回繰り返すことにより、符号長Ｋビット
の巡回符号をＬ×Ｍビット出力し、直並列変換回路から
出力されたＬ×Ｍビットからなる符号長Ｋビットの巡回
符号をメモリのＭ個の入力端子に１ビットずつ、順々に
入力し、メモリの１個の出力端子から先頭Ｋビットの巡
回符号を出力し、先頭Ｋビットの巡回符号を割算器に入
力し、割算器で先頭Ｋビットの巡回符号を生成多項式で
割り、その剰余を割算器から出力して同期制御回路に入
力し、同期制御回路から制御情報を出力するようしたも
のである。
情報を入力し、乗算器で制御情報に生成多項式を乗算し
て符号長Ｋビット〔ただしＫは（Ｌ×Ｍ）/2以下で、Ｍ
はフレーム同期用パターンのビット数、Ｌはフレーム同
期用パターンの数〕の巡回符号をＬ×Ｍビット乗算器か
ら出力し、第１番目のフレーム同期用パターン挿入回路
から第Ｍ番目のフレーム同期用パターン挿入回路に符号
長Ｋビットの巡回符号を１ビットずつ、順々に入力して
Ｍビット入力し、これをＬ回繰り返すことにより符号長
Ｋビットの巡回符号をＬ×Ｍビット入力し、入力した符
号長Ｋビットの巡回符号を順々に出力し、Ｍ個のフレー
ム同期用パターン挿入回路から出力された符号長Ｋビッ
トの巡回符号を並直列変換回路に入力し、並直列変換回
路からＬ個のフレーム同期用パターンを直列に出力して
送信し、送信されたＬ個のフレーム同期用パターンであ
るＬ×Ｍビットからなる符号長Ｋビットの巡回符号を直
並列変換回路に直列に入力し、直並列変換回路の第１番
目の出力端子から第Ｍ番目の出力端子に符号長Ｋビット
の巡回符号を１ビットずつ、順々に出力してＭビット出
力し、これをＬ回繰り返すことにより、符号長Ｋビット
の巡回符号をＬ×Ｍビット出力し、直並列変換回路から
出力されたＬ×Ｍビットからなる符号長Ｋビットの巡回
符号をメモリのＭ個の入力端子に１ビットずつ、順々に
入力し、メモリの１個の出力端子から先頭Ｋビットの巡
回符号を出力し、先頭Ｋビットの巡回符号を割算器に入
力し、割算器で先頭Ｋビットの巡回符号を生成多項式で
割り、その剰余を割算器から出力して同期制御回路に入
力し、同期制御回路から制御情報を出力するようしたも
のである。
また、上記目的を達成するために、本発明は、制御情
報を入力し制御情報に生成多項式を乗算することにより
符号長Ｋビットの巡回符号をＬ×Ｍビット出力する乗算
器と、第１番目のフレーム同期用パターン挿入回路第Ｍ
番目のフレーム同期用パターン挿入回路に符号長Ｋビッ
トの巡回符号を１ビットずつ、順々に入力してＭビット
入力してＭビット入力し、これをＬ回繰り返すことによ
り符号長Ｋビットの巡回符号をＬ×Ｍビット入力し、入
力した符号長Ｋビットの巡回符号を順々に出力するＭ個
のフレーム同期用パターン挿入回路と、Ｍ個のフレーム
同期用パターン挿入回路から出力された符号長Ｋビット
の巡回符号を順々に入力しＬ個のフレーム同期用パター
ンを直列に出力する並直列変換回路とを設けたものであ
る。
報を入力し制御情報に生成多項式を乗算することにより
符号長Ｋビットの巡回符号をＬ×Ｍビット出力する乗算
器と、第１番目のフレーム同期用パターン挿入回路第Ｍ
番目のフレーム同期用パターン挿入回路に符号長Ｋビッ
トの巡回符号を１ビットずつ、順々に入力してＭビット
入力してＭビット入力し、これをＬ回繰り返すことによ
り符号長Ｋビットの巡回符号をＬ×Ｍビット入力し、入
力した符号長Ｋビットの巡回符号を順々に出力するＭ個
のフレーム同期用パターン挿入回路と、Ｍ個のフレーム
同期用パターン挿入回路から出力された符号長Ｋビット
の巡回符号を順々に入力しＬ個のフレーム同期用パター
ンを直列に出力する並直列変換回路とを設けたものであ
る。
更に、上記目的を達成するために、本発明は、Ｌ×Ｍ
ビットからなる符号長Ｋビットの巡回符号を直列に入力
し、第１番目の出力端子から第Ｍ番目の出力端子に符号
長Ｋビットの巡回符号を１ビットずつ、順々に出力して
Ｍビット出力し、これをＬ回繰り返すことになり、符号
長Ｋビットの巡回符号をＭ個の出力端子からＬ×Ｍビッ
ト出力する直並列変換回路と、直並列変換回路から出力
されたＬ×Ｍビットからなる符号長Ｋビットの巡回符号
をＭ個の入力端子に１ビットずつ、順々に入力し、先頭
Ｋビットの巡回符号を１個の出力端子から出力するメモ
リと、先頭Ｋビットの巡回符号を生成多項式で割って剰
余を出力する割算器と、剰余を入力し制御情報を出力す
る同期制御回路とを設けたものである。
ビットからなる符号長Ｋビットの巡回符号を直列に入力
し、第１番目の出力端子から第Ｍ番目の出力端子に符号
長Ｋビットの巡回符号を１ビットずつ、順々に出力して
Ｍビット出力し、これをＬ回繰り返すことになり、符号
長Ｋビットの巡回符号をＭ個の出力端子からＬ×Ｍビッ
ト出力する直並列変換回路と、直並列変換回路から出力
されたＬ×Ｍビットからなる符号長Ｋビットの巡回符号
をＭ個の入力端子に１ビットずつ、順々に入力し、先頭
Ｋビットの巡回符号を１個の出力端子から出力するメモ
リと、先頭Ｋビットの巡回符号を生成多項式で割って剰
余を出力する割算器と、剰余を入力し制御情報を出力す
る同期制御回路とを設けたものである。
本発明の実施例について説明する前に、ここでは巡回
符号について簡単に説明する。一般的に符号を（A0A1A2
・・・An-1）としたとき、A0をｎ−１次、A1をｎ−２
次、・・・An-1を０次に対応させて、符号多項式Ｆ
（ｘ）を、 Ｆ（ｘ）＝An-1＋An-2x＋An-3x2＋・・・ ＋A1xn-2＋A0xn-1 （１） と表すことができる。ここで符号長はｎであり、時間的
には高次の項A0が最初に現れ、順次低次の方へと進み、
最後にAn-1が現れるものとする。
符号について簡単に説明する。一般的に符号を（A0A1A2
・・・An-1）としたとき、A0をｎ−１次、A1をｎ−２
次、・・・An-1を０次に対応させて、符号多項式Ｆ
（ｘ）を、 Ｆ（ｘ）＝An-1＋An-2x＋An-3x2＋・・・ ＋A1xn-2＋A0xn-1 （１） と表すことができる。ここで符号長はｎであり、時間的
には高次の項A0が最初に現れ、順次低次の方へと進み、
最後にAn-1が現れるものとする。
ここで、符号長７、符号語として（C1C2C3・・・C7）
を選んだとすると、符号多項式Ｆ（ｘ）は６次の多項式
で表すことが可能であり、 Ｆ（ｘ）＝C7＋C6x＋C5x2＋C4x3 ＋C3x4＋C2x5＋C1x6 （２） と表せ、例えば、生成多項式Ｇ（ｘ）として３次の多項
式を選び、 Ｇ（ｘ）＝１＋ｘ＋x3 （３） とした場合、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） （４） を満足するＱ（ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Ｑ（ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（ｘ）＝ｘ＋x2＋x3 （５） を選び、２を法とする体を仮定すれば、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） ＝（ｘ＋x2＋x3）・（１＋ｘ＋x3） ＝ｘ＋x5＋x6 （６） となり、符号語 W0＝（1100010） （７） が、入力ビット列Ｉ＝（1110）から生成されたことにな
る。この場合、入力ビット列としては、（0000）のビッ
ト列を除いた24−１＝15種のビット列があり、それぞれ
の入力ビット列に対応した符号語が生成される。
を選んだとすると、符号多項式Ｆ（ｘ）は６次の多項式
で表すことが可能であり、 Ｆ（ｘ）＝C7＋C6x＋C5x2＋C4x3 ＋C3x4＋C2x5＋C1x6 （２） と表せ、例えば、生成多項式Ｇ（ｘ）として３次の多項
式を選び、 Ｇ（ｘ）＝１＋ｘ＋x3 （３） とした場合、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） （４） を満足するＱ（ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Ｑ（ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（ｘ）＝ｘ＋x2＋x3 （５） を選び、２を法とする体を仮定すれば、 Ｆ（ｘ）＝Ｑ（ｘ）Ｇ（ｘ） ＝（ｘ＋x2＋x3）・（１＋ｘ＋x3） ＝ｘ＋x5＋x6 （６） となり、符号語 W0＝（1100010） （７） が、入力ビット列Ｉ＝（1110）から生成されたことにな
る。この場合、入力ビット列としては、（0000）のビッ
ト列を除いた24−１＝15種のビット列があり、それぞれ
の入力ビット列に対応した符号語が生成される。
更に、刊行物“「符号理論」（宮川洋、岩垂好裕、今
井秀樹著、昭晃堂、p194〜197）”に示されているよう
に、２を法とする体において、一般にｎを符号長とした
時、生成多項式Ｇ（ｘ）がxn＋１を割切る時Ｇ（ｘ）か
ら生成される符号語は巡回符号をなす。従って、式
（３）の生成多項式は、 （x7＋１）/G（ｘ）＝（x7＋１）／（x3＋ｘ＋１） ＝x4＋x2＋ｘ＋１ （８） で、x7＋１をx4＋x2＋ｘ＋１で割切るので、式（３）の
生成多項式から生成される符号長７の符号語は巡回符号
となる。即ち、式（７）の符号語において、 で示された行列Ｗの各行成分は符号長７の巡回符号とな
り、 W1＝（1100010） （10−１） W2＝（1000101） （10−２） W3＝（0001011） （10−３） W4＝（0010110） （10−４） W5＝（0101100） （10−５） W6＝（1011000） （10−６） W7＝（0110001） （10−７） としたとき、W1,W2,・・・,W7を係数とする符号多項式
は、式（３）の生成多項式で割切れることになる。
井秀樹著、昭晃堂、p194〜197）”に示されているよう
に、２を法とする体において、一般にｎを符号長とした
時、生成多項式Ｇ（ｘ）がxn＋１を割切る時Ｇ（ｘ）か
ら生成される符号語は巡回符号をなす。従って、式
（３）の生成多項式は、 （x7＋１）/G（ｘ）＝（x7＋１）／（x3＋ｘ＋１） ＝x4＋x2＋ｘ＋１ （８） で、x7＋１をx4＋x2＋ｘ＋１で割切るので、式（３）の
生成多項式から生成される符号長７の符号語は巡回符号
となる。即ち、式（７）の符号語において、 で示された行列Ｗの各行成分は符号長７の巡回符号とな
り、 W1＝（1100010） （10−１） W2＝（1000101） （10−２） W3＝（0001011） （10−３） W4＝（0010110） （10−４） W5＝（0101100） （10−５） W6＝（1011000） （10−６） W7＝（0110001） （10−７） としたとき、W1,W2,・・・,W7を係数とする符号多項式
は、式（３）の生成多項式で割切れることになる。
以下、本発明のフレーム同期の実施例を図面を参照し
て説明する。本実施例では、１フレームを４個のサブフ
レームから構成し、各サブフレームには１ワード４ビッ
トからなるフレーム同期用パターンをそれぞれ挿入し、
１ワード４ビットのフレーム同期用パターンかる４×４
ビット列として、符号長７〔７は（４×４）/2以下〕ビ
ットからなる符号を繰り返し挿入し、前記符号は予め定
められた生成多項式から生成される符号長７ビットから
なる巡回符号とし、フレーム同期用パターンが挿入され
たサブフレームを直列情報に変換して送信し、送信され
てきた前記直列情報を４ビット毎に取り出し、取り出さ
れた４本の信号のチャネルを入れ換えて４本の信号を出
力し、出力された４本の信号を蓄え、この蓄えられた情
報から取り出される符号長７ビットを係数とする符号多
項式と前記生成多項式との剰余を計算し、剰余の結果と
蓄えられた切情報を用いて前記チャネル入れ換えを制御
する。
て説明する。本実施例では、１フレームを４個のサブフ
レームから構成し、各サブフレームには１ワード４ビッ
トからなるフレーム同期用パターンをそれぞれ挿入し、
１ワード４ビットのフレーム同期用パターンかる４×４
ビット列として、符号長７〔７は（４×４）/2以下〕ビ
ットからなる符号を繰り返し挿入し、前記符号は予め定
められた生成多項式から生成される符号長７ビットから
なる巡回符号とし、フレーム同期用パターンが挿入され
たサブフレームを直列情報に変換して送信し、送信され
てきた前記直列情報を４ビット毎に取り出し、取り出さ
れた４本の信号のチャネルを入れ換えて４本の信号を出
力し、出力された４本の信号を蓄え、この蓄えられた情
報から取り出される符号長７ビットを係数とする符号多
項式と前記生成多項式との剰余を計算し、剰余の結果と
蓄えられた切情報を用いて前記チャネル入れ換えを制御
する。
第１図は、本実施例におけるフレーム構成を示す。第
１図においては、フレーム長はＮビットからなり、１フ
レームは４個のサブフレームから構成されている。各サ
ブフレームの先頭４ビットには、１ワード４ビットから
なるフレーム同期用パターンFi（ｉ＝1,2,3,4）が挿入
されており、これらフレーム同期用パターンは、 F1＝（C1C2C3C4） F2＝（C5C6C7C1） F3＝（C2C3C4C5） F4＝（C6C7C1C2） であり、Ci（ｉ＝1,2,・・・,7）は符号長７の巡回符号
をなす。つまりは、フレーム同期用パターンFi（ｉ＝1,
2,3,4）からそれぞれ取り出された４×４＝16ビット
列、 〔F1F2F3F4〕＝ 〔C1C2…C7C1C2…C7C1C2〕 （11） には、符号長７の巡回符号が繰り返し挿入されている。
１図においては、フレーム長はＮビットからなり、１フ
レームは４個のサブフレームから構成されている。各サ
ブフレームの先頭４ビットには、１ワード４ビットから
なるフレーム同期用パターンFi（ｉ＝1,2,3,4）が挿入
されており、これらフレーム同期用パターンは、 F1＝（C1C2C3C4） F2＝（C5C6C7C1） F3＝（C2C3C4C5） F4＝（C6C7C1C2） であり、Ci（ｉ＝1,2,・・・,7）は符号長７の巡回符号
をなす。つまりは、フレーム同期用パターンFi（ｉ＝1,
2,3,4）からそれぞれ取り出された４×４＝16ビット
列、 〔F1F2F3F4〕＝ 〔C1C2…C7C1C2…C7C1C2〕 （11） には、符号長７の巡回符号が繰り返し挿入されている。
前記した如く、式（３）の生成多項式Ｇ（ｘ）＝１＋
ｘ＋x3を用いることにより、符号長７の巡回符号を生成
することが可能であり、例えばCi（ｉ＝1,2,・・・,7）
としては、式（３）の生成多項式から生成される式（10
−１）で示される符号、 （C1C2C3C4C5C6C7）＝（1100010） （12） が挿入されている。
ｘ＋x3を用いることにより、符号長７の巡回符号を生成
することが可能であり、例えばCi（ｉ＝1,2,・・・,7）
としては、式（３）の生成多項式から生成される式（10
−１）で示される符号、 （C1C2C3C4C5C6C7）＝（1100010） （12） が挿入されている。
本実施例を、フレーム同期装置とともに、さらに詳細
に説明する。
に説明する。
第２図（ａ）は、第１図において説明したフレーム同
期方法の実施に用いられる本発明のフレーム同期装置の
一実施例を示す。第２図（ａ）において、2011〜2014は
４本の低次群データ入力線、203は制御情報入力線、202
は低次群クロック入力線、206は高次群クロック入力
線、209は予め定められた生成多項式から生成される符
号長７ビットの巡回符号を発生する乗算器、2041〜2044
は４本の低次群データに乗算器209で発生された巡回符
号に情報ビットを挿入する４個のフレーム同期用パター
ン挿入回路、205は４個のフレーム同期用パターン挿入
回路から出力される４本の出力信号を直列情報に変換す
る並直列変換回路、207は高次群データ出力線、208は高
次群クロック出力線である。なお、乗算器209は式
（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3と制御情報入
力線203から入力される４ビット列を用いて、符号長７
の巡回符号を生成する。
期方法の実施に用いられる本発明のフレーム同期装置の
一実施例を示す。第２図（ａ）において、2011〜2014は
４本の低次群データ入力線、203は制御情報入力線、202
は低次群クロック入力線、206は高次群クロック入力
線、209は予め定められた生成多項式から生成される符
号長７ビットの巡回符号を発生する乗算器、2041〜2044
は４本の低次群データに乗算器209で発生された巡回符
号に情報ビットを挿入する４個のフレーム同期用パター
ン挿入回路、205は４個のフレーム同期用パターン挿入
回路から出力される４本の出力信号を直列情報に変換す
る並直列変換回路、207は高次群データ出力線、208は高
次群クロック出力線である。なお、乗算器209は式
（３）の生成多項式Ｇ（ｘ）＝１＋ｘ＋x3と制御情報入
力線203から入力される４ビット列を用いて、符号長７
の巡回符号を生成する。
ここで、制御情報入力線203から入力される４ビット
列について説明する。符号長７の符号として、ここで
は、 （C1′C2′C3′C4′C5′C6′C7′）＝（0111010） （1
3） を考える。このとき、式（13）の符号多項式は、 Ｆ′（ｘ）＝ｘ＋x3＋x4＋x5 （14） となる。ここで、Ｆ′（ｘ）と式（３）の生成多項式と
の剰余を計算（２を法とする体）とすると、 Ｆ′（ｘ）/G（ｘ） ＝（x5＋x4＋x3＋ｘ）／（x3＋ｘ＋１） ＝x2＋ｘ ＝Ｑ′（ｘ） （15） で割切れるので、Ｆ′（ｘ）はＱ′（ｘ）＝x2＋ｘで表
される入力ビット列Ｉ′＝（0110）と式（３）の生成多
項式Ｇ（ｘ）＝１＋ｘ＋x3から生成される。この符号多
項式Ｆ′（ｘ）で表される符号（0111010）は巡回符号
となり、 W1′＝（0111010） （16−１） W2′＝（1110100） （16−２） W3′＝（1101001） （16−３） W4′＝（1010011） （16−４） W5′＝（0100111） （16−５） W6′＝（1001110） （16−６） W7′＝（0011101） （16−７） で表されるW1′,W2′，・・・,W7′を係数とする符号多
項式は、式（３）の生成多項式で割切れることになる。
列について説明する。符号長７の符号として、ここで
は、 （C1′C2′C3′C4′C5′C6′C7′）＝（0111010） （1
3） を考える。このとき、式（13）の符号多項式は、 Ｆ′（ｘ）＝ｘ＋x3＋x4＋x5 （14） となる。ここで、Ｆ′（ｘ）と式（３）の生成多項式と
の剰余を計算（２を法とする体）とすると、 Ｆ′（ｘ）/G（ｘ） ＝（x5＋x4＋x3＋ｘ）／（x3＋ｘ＋１） ＝x2＋ｘ ＝Ｑ′（ｘ） （15） で割切れるので、Ｆ′（ｘ）はＱ′（ｘ）＝x2＋ｘで表
される入力ビット列Ｉ′＝（0110）と式（３）の生成多
項式Ｇ（ｘ）＝１＋ｘ＋x3から生成される。この符号多
項式Ｆ′（ｘ）で表される符号（0111010）は巡回符号
となり、 W1′＝（0111010） （16−１） W2′＝（1110100） （16−２） W3′＝（1101001） （16−３） W4′＝（1010011） （16−４） W5′＝（0100111） （16−５） W6′＝（1001110） （16−６） W7′＝（0011101） （16−７） で表されるW1′,W2′，・・・,W7′を係数とする符号多
項式は、式（３）の生成多項式で割切れることになる。
一方、前記した如く、式（７）及び式（10−１）で示
された符号語W0＝（1100010）も、入力ビット列Ｉ＝（1
110）と式（３）の生成多項式から生成された巡回符号
であり、式（10−１），（10−２），・・・，（10−
７）で示された巡回符号を係数とする符号多項式群と式
（16−１），（16−２），・・・，（16−７）で示され
た巡回符号を係数とする符号多項式群とは、排他的に存
在しているので、制御情報入力線203から入力される４
ビット列として、例えば、 Ｉ＝（1110） （17） Ｉ′＝（0110） （18） の２元情報を考えた場合、これらの入力ビット列から生
成される巡回符号群が、式（17）および式（18）のどち
らの入力ビット列から生成された巡回符号群であるのか
を容易に識別可能となる。
された符号語W0＝（1100010）も、入力ビット列Ｉ＝（1
110）と式（３）の生成多項式から生成された巡回符号
であり、式（10−１），（10−２），・・・，（10−
７）で示された巡回符号を係数とする符号多項式群と式
（16−１），（16−２），・・・，（16−７）で示され
た巡回符号を係数とする符号多項式群とは、排他的に存
在しているので、制御情報入力線203から入力される４
ビット列として、例えば、 Ｉ＝（1110） （17） Ｉ′＝（0110） （18） の２元情報を考えた場合、これらの入力ビット列から生
成される巡回符号群が、式（17）および式（18）のどち
らの入力ビット列から生成された巡回符号群であるのか
を容易に識別可能となる。
この場合、乗算器209から形成される巡回符号は、 W0＝（1100010） ＝（C1C2C3C4C5C6C7） （19） または、 W1′＝（0111010） ＝（C1C2C3C4C5C6C7） （20） である。これにより、式（19）および式（20）からなる
巡回符号群から、容易に入力ビット列を識別できるので
式（17），（18）の入力ビット列を送信情報とするとが
でき、これを伝送路監視情報等に割り当てることが可能
となる。乗算器209は、この生成された符号長７の巡回
符号（C1C2C3C4C5C6C7）から16ビット列、 （C1C2C3C4C5C6C7C1C2C3C4C5C6C7C1C2） （21） を４ビット毎に、 S1＝（C1C5C2C6） （21−１） S2＝（C2C6C3C7） （21−２） S3＝（C3C7C4C1） （21−３） S4＝（C4C1C5C2） （21−４） 展開し、S1の情報をフレーム同期用パターン挿入回路20
41、S2の情報をフレーム同期用パターン挿入回路2042、
S3の情報をフレーム同期用パターン挿入回路2043、S4の
情報をフレーム同期用パターン挿入回路2044にそれぞれ
送信する。
巡回符号群から、容易に入力ビット列を識別できるので
式（17），（18）の入力ビット列を送信情報とするとが
でき、これを伝送路監視情報等に割り当てることが可能
となる。乗算器209は、この生成された符号長７の巡回
符号（C1C2C3C4C5C6C7）から16ビット列、 （C1C2C3C4C5C6C7C1C2C3C4C5C6C7C1C2） （21） を４ビット毎に、 S1＝（C1C5C2C6） （21−１） S2＝（C2C6C3C7） （21−２） S3＝（C3C7C4C1） （21−３） S4＝（C4C1C5C2） （21−４） 展開し、S1の情報をフレーム同期用パターン挿入回路20
41、S2の情報をフレーム同期用パターン挿入回路2042、
S3の情報をフレーム同期用パターン挿入回路2043、S4の
情報をフレーム同期用パターン挿入回路2044にそれぞれ
送信する。
ここで、S1,S2,S3,S4を各列成分とする行列Ｓ、 を考えると、行列Ｓの各列ベクトルが、第１図に示され
たフレーム同期用パターンFi（ｉ＝1,2,3,4）に対応し
ていることがわかる。４個のフレーム同期用パターン挿
入回路2041〜2044は、この乗算器209からそれぞれに送
られてくる情報S1,S2,S3,S4のビット情報を、４本の低
次群データ入力線2011〜2044から送られてくる低次群デ
ータにサブフレーム周期で１ビットずつ挿入する。ま
た、高次群クロック入力線206から入力される高次群ク
ロックは、低次群クロック入力線202から入力される低
次群クロックの４倍の周波数を有しており、これらのク
ロック信号を用いて、並直列変換回路205は４個のフレ
ーム同期用パターン挿入回路2041〜2044から入力される
４系列のデータを１系列に並直列変換し、これにより高
次群データ出力線207、及び、高次群クロック出力線208
から、第１図のフレーム構成をもつ高次群データ、及
び、高次群クロックが出力される。
たフレーム同期用パターンFi（ｉ＝1,2,3,4）に対応し
ていることがわかる。４個のフレーム同期用パターン挿
入回路2041〜2044は、この乗算器209からそれぞれに送
られてくる情報S1,S2,S3,S4のビット情報を、４本の低
次群データ入力線2011〜2044から送られてくる低次群デ
ータにサブフレーム周期で１ビットずつ挿入する。ま
た、高次群クロック入力線206から入力される高次群ク
ロックは、低次群クロック入力線202から入力される低
次群クロックの４倍の周波数を有しており、これらのク
ロック信号を用いて、並直列変換回路205は４個のフレ
ーム同期用パターン挿入回路2041〜2044から入力される
４系列のデータを１系列に並直列変換し、これにより高
次群データ出力線207、及び、高次群クロック出力線208
から、第１図のフレーム構成をもつ高次群データ、及
び、高次群クロックが出力される。
第２図（ｂ）はフレーム同期用パターン挿入回路2041
〜2044の出力であり、並直列変換回路205の入力となる
４系列低次群データの構成例である。同図において、SF
1はフレーム同期用パターン挿入回路2041の出力デー
タ、SF2はフレーム同期用パターン挿入回路2042の出力
データ、SF3はフレーム同期用パターン挿入回路2043の
出力データ、SF4はフレーム同期用パターン挿入回路204
4の出力データである。また、S1＝（S11S12S13S14）、S
2＝（S21S22S23S24）、S3＝（S31S32S33S34）、S4＝（S
41S42S43S44）の関係がある。これらのデータは並直列
変換回路205でビット単位に多重化されることにより、
第２図（ｃ）に示す高次群データ207となる。第２図
（ｃ）は第１図に示されたフレームの具体例である。
〜2044の出力であり、並直列変換回路205の入力となる
４系列低次群データの構成例である。同図において、SF
1はフレーム同期用パターン挿入回路2041の出力デー
タ、SF2はフレーム同期用パターン挿入回路2042の出力
データ、SF3はフレーム同期用パターン挿入回路2043の
出力データ、SF4はフレーム同期用パターン挿入回路204
4の出力データである。また、S1＝（S11S12S13S14）、S
2＝（S21S22S23S24）、S3＝（S31S32S33S34）、S4＝（S
41S42S43S44）の関係がある。これらのデータは並直列
変換回路205でビット単位に多重化されることにより、
第２図（ｃ）に示す高次群データ207となる。第２図
（ｃ）は第１図に示されたフレームの具体例である。
第３図は、第１図において説明したフレーム同期方法
の実施に用いられる他の本発明のフレーム同期装置の一
実施例を示す。第３図において、301は高次群データ入
力線、302は高次群クロック入力線、303は高次群データ
を４ビット毎に取り出す直並列変換回路、304はこの直
並列変換回路の４本の出力がそれぞれ接続され、４本の
入力信号のチャネルを入れ換えて４本の信号を出力する
ことが可能なチャネル入換回路、306はチャネル入換回
路の４本の出力信号を蓄えるメモリ、307はこのメモリ
に蓄えられた情報から取り出される符号長７ビットを係
数とする符号多項式と予め定められた生成多項式との剰
余を計算する割算器、308は割算器における剰余の結果
とメモリ306内の情報を用いてチャネル入換回路304のチ
ャネル制御を行う同期制御回路、309は1/4分周回路、30
51〜3054は低次群データ出力線、310は制御情報出力線
である。
の実施に用いられる他の本発明のフレーム同期装置の一
実施例を示す。第３図において、301は高次群データ入
力線、302は高次群クロック入力線、303は高次群データ
を４ビット毎に取り出す直並列変換回路、304はこの直
並列変換回路の４本の出力がそれぞれ接続され、４本の
入力信号のチャネルを入れ換えて４本の信号を出力する
ことが可能なチャネル入換回路、306はチャネル入換回
路の４本の出力信号を蓄えるメモリ、307はこのメモリ
に蓄えられた情報から取り出される符号長７ビットを係
数とする符号多項式と予め定められた生成多項式との剰
余を計算する割算器、308は割算器における剰余の結果
とメモリ306内の情報を用いてチャネル入換回路304のチ
ャネル制御を行う同期制御回路、309は1/4分周回路、30
51〜3054は低次群データ出力線、310は制御情報出力線
である。
第３図において、高次群データ入力線301、及び、高
次群クロック入力線302からは、第２図に示された高次
群データ出力線207、及び、高次群クロック出力線208か
ら出力される出力信号が入力され、直並列変換回路303
の入力信号となる。この受信信号のうち、高次群データ
入力線301から入力された高次群データは、４ビット毎
に取り出されて、４系列の出力情報となる。この４系列
の出力情報は、チャネル入換回路304の入力情報とな
る。このチャネル入換回路は、後述するような外部から
の情報を用いて、チャネルの切り換え〔入力された４系
列の情報（入線）とチャネル入換回路304の４系列の出
力情報（出線）の接続の切り換え、及び、出力データの
位相制御に相当する〕を行った後、４系列の情報を出力
することが可能であり、これらが低次群データ出力線30
51〜3054から出力されている。メモリ306は、少なくと
も１フレーム内に挿入されているフレーム同期用パター
ンビット列（ここでは16ビット）を記憶可能な読み書き
可能メモリであり、例えば、RAM（ランダムアクセスメ
モリ）の使用が考えられる。このメモリ306には、チャ
ネル入換回路304から出力される低次群データが、サブ
フレーム周期で書き込まれる。同期状態において、メモ
リ306には第１図のフレームに挿入されているフレーム
同期用パターンビット列、つまりは、式（11）で示され
た16ビット列が（C1C2・・・C7C1・・・C7C1C2）の順番
で書き込まれる。割算器307は、メモリ306に書き込まれ
た16ビット列のうち、逐次読み出される先頭７ビットを
符号語とする符号多項式を式（３）の生成多項式で割る
割算器であり、その余剰が同期制御回路308に送信され
る。この過程は、第１図のフレームに挿入された16ビッ
ト列から取り出された先頭７ビットを符号語とする符号
多項式と式（３）の生成多項式との割算を行っているこ
とに相当する。そして、その剰余が零であるならば、割
算器307に送信された信号が各サブフレームの先頭４ビ
ットに挿入された符号長７の巡回符号群であり、剰余が
非零であるならば、メモリ306に書き込まれた情報が各
サブフレームの先頭４ビットに挿入されたフレーム同期
用パターン以外に割当てられた情報であることを意味す
る。
次群クロック入力線302からは、第２図に示された高次
群データ出力線207、及び、高次群クロック出力線208か
ら出力される出力信号が入力され、直並列変換回路303
の入力信号となる。この受信信号のうち、高次群データ
入力線301から入力された高次群データは、４ビット毎
に取り出されて、４系列の出力情報となる。この４系列
の出力情報は、チャネル入換回路304の入力情報とな
る。このチャネル入換回路は、後述するような外部から
の情報を用いて、チャネルの切り換え〔入力された４系
列の情報（入線）とチャネル入換回路304の４系列の出
力情報（出線）の接続の切り換え、及び、出力データの
位相制御に相当する〕を行った後、４系列の情報を出力
することが可能であり、これらが低次群データ出力線30
51〜3054から出力されている。メモリ306は、少なくと
も１フレーム内に挿入されているフレーム同期用パター
ンビット列（ここでは16ビット）を記憶可能な読み書き
可能メモリであり、例えば、RAM（ランダムアクセスメ
モリ）の使用が考えられる。このメモリ306には、チャ
ネル入換回路304から出力される低次群データが、サブ
フレーム周期で書き込まれる。同期状態において、メモ
リ306には第１図のフレームに挿入されているフレーム
同期用パターンビット列、つまりは、式（11）で示され
た16ビット列が（C1C2・・・C7C1・・・C7C1C2）の順番
で書き込まれる。割算器307は、メモリ306に書き込まれ
た16ビット列のうち、逐次読み出される先頭７ビットを
符号語とする符号多項式を式（３）の生成多項式で割る
割算器であり、その余剰が同期制御回路308に送信され
る。この過程は、第１図のフレームに挿入された16ビッ
ト列から取り出された先頭７ビットを符号語とする符号
多項式と式（３）の生成多項式との割算を行っているこ
とに相当する。そして、その剰余が零であるならば、割
算器307に送信された信号が各サブフレームの先頭４ビ
ットに挿入された符号長７の巡回符号群であり、剰余が
非零であるならば、メモリ306に書き込まれた情報が各
サブフレームの先頭４ビットに挿入されたフレーム同期
用パターン以外に割当てられた情報であることを意味す
る。
このようにして、メモリ306にサブフレーム周期で書
き込まれた情報が、各サブフレームの先頭４ビットに挿
入された符号長７の巡回符号からなるフレーム同期用パ
ターンであるかどうかの検出が容易に行える。ここで、
剰余の結果が零の場合であっても、メモリ306に書き込
まれた情報は、式（11）で示された16ビット列が（C1C2
C3・・・C7C1・・・C7C1C2）順番で書き込まれていると
は限らないが、つまりは、フレームの先頭から順番にサ
ブフレーム周期でメモリに書き込まれているとは限らな
いが、同期制御回路308において、メモリ306に書き込ま
れた巡回符号群が式（19）及び式（20）で表された巡回
符号のどちらを構成要素とする符号群であるかの検出を
行うとともに、（C1C2・・・C7C1・・・C7C1C2）のビッ
ト列との位相差を検出する。この情報を用いてチャネル
入力回路304は、入線，出線の接続や、低次群データ出
力線3051〜3054に出力する低次群データの位相を制御す
る。これにより、すみやかな同期復帰・確保が可能にな
り、一度非同期状態に陥った場合でも、フレーム内に挿
入された巡回符号群を検出するのに要する最悪なハンテ
ィング回数は、サブフレームビット数を とした場合で、 となり、最悪の場合の同期復帰時間は となる。また、同期制御回路308で検出された結果か
ら、フレーム同期用パターンを構成する巡回符号を生成
するに要した入力ビット列が、式（17）または式（18）
で示されたどちらのビット列であったのかの識別が容易
に行え、この情報が制御情報出力線310から出力され
る。これにより第１図のフレームを用いて送信された制
御情報の受信が可能となる。
き込まれた情報が、各サブフレームの先頭４ビットに挿
入された符号長７の巡回符号からなるフレーム同期用パ
ターンであるかどうかの検出が容易に行える。ここで、
剰余の結果が零の場合であっても、メモリ306に書き込
まれた情報は、式（11）で示された16ビット列が（C1C2
C3・・・C7C1・・・C7C1C2）順番で書き込まれていると
は限らないが、つまりは、フレームの先頭から順番にサ
ブフレーム周期でメモリに書き込まれているとは限らな
いが、同期制御回路308において、メモリ306に書き込ま
れた巡回符号群が式（19）及び式（20）で表された巡回
符号のどちらを構成要素とする符号群であるかの検出を
行うとともに、（C1C2・・・C7C1・・・C7C1C2）のビッ
ト列との位相差を検出する。この情報を用いてチャネル
入力回路304は、入線，出線の接続や、低次群データ出
力線3051〜3054に出力する低次群データの位相を制御す
る。これにより、すみやかな同期復帰・確保が可能にな
り、一度非同期状態に陥った場合でも、フレーム内に挿
入された巡回符号群を検出するのに要する最悪なハンテ
ィング回数は、サブフレームビット数を とした場合で、 となり、最悪の場合の同期復帰時間は となる。また、同期制御回路308で検出された結果か
ら、フレーム同期用パターンを構成する巡回符号を生成
するに要した入力ビット列が、式（17）または式（18）
で示されたどちらのビット列であったのかの識別が容易
に行え、この情報が制御情報出力線310から出力され
る。これにより第１図のフレームを用いて送信された制
御情報の受信が可能となる。
更に、同期の確保機能を同期制御回路308に常にもた
せる必要は必ずしもなく、各低次群データ出力線3051〜
3054対応に同期確保機能をもたせ、各低次群データに分
散して挿入されている同期情報S1,S2,S3,S4を用いて同
期確保を行う方法も考えられる。この場合には、メモリ
306にサブフレーム同期で情報を書き込む必要は必ずし
もなく、各低次群データ出力線3051〜3054対応に取り付
けられた同期確保機能を用いて、系全体が非同期状態と
判断された場合のみ、メモリ306に情報を書き込み同期
復帰動作を行えば良く、この場合には、１フレーム分全
ての情報をメモリに貯えることにより、同期復帰特性を
著しく改善する方式も有望となる。また、巡回符号を生
成する剰算器、及び、符号多項式と生成多項式との割算
を行う割算器は、シフトレジスタとmod2の加算器を用い
ることにより容易に構成可能であり、回路の簡易化・小
規模化を図ることができる。
せる必要は必ずしもなく、各低次群データ出力線3051〜
3054対応に同期確保機能をもたせ、各低次群データに分
散して挿入されている同期情報S1,S2,S3,S4を用いて同
期確保を行う方法も考えられる。この場合には、メモリ
306にサブフレーム同期で情報を書き込む必要は必ずし
もなく、各低次群データ出力線3051〜3054対応に取り付
けられた同期確保機能を用いて、系全体が非同期状態と
判断された場合のみ、メモリ306に情報を書き込み同期
復帰動作を行えば良く、この場合には、１フレーム分全
ての情報をメモリに貯えることにより、同期復帰特性を
著しく改善する方式も有望となる。また、巡回符号を生
成する剰算器、及び、符号多項式と生成多項式との割算
を行う割算器は、シフトレジスタとmod2の加算器を用い
ることにより容易に構成可能であり、回路の簡易化・小
規模化を図ることができる。
以上、１フレーム内のサブフレーム数4,各サブフレー
ムに挿入されるフレーム同期用パターンビット長4,生成
多項式１＋ｘ＋x3、巡回符号の符号長７の場合を例に挙
げて説明してきたが、本発明は、これらの組み合わせに
限られるものではなく、多種多様な組み合わせが考えら
れることは勿論である。
ムに挿入されるフレーム同期用パターンビット長4,生成
多項式１＋ｘ＋x3、巡回符号の符号長７の場合を例に挙
げて説明してきたが、本発明は、これらの組み合わせに
限られるものではなく、多種多様な組み合わせが考えら
れることは勿論である。
以上説明したように本発明によれば、同期検出が容易
で同期動作を低減して行うことができ、更には、平均非
同期継続時間が従来の構成による同期検出方法及び装置
に比べ著しく改善されていることがわかる。
で同期動作を低減して行うことができ、更には、平均非
同期継続時間が従来の構成による同期検出方法及び装置
に比べ著しく改善されていることがわかる。
本発明は、このように高速・大容量の伝送系に適して
おり、将来、より一層高速・大容量化される伝送系への
応用にその活用が待機されるものである。
おり、将来、より一層高速・大容量化される伝送系への
応用にその活用が待機されるものである。
第１図は本発明のフレーム同期方法の一実施例における
フレームの構成図、 第２図は本発明のフレーム同期装置の一実施例を示す
図、 第３図は他の本発明のフレーム同期装置の一実施例のブ
ロック図、 第４図は従来例におけるフレームの構成図である。 2011〜2014……低次群データ入力線 202……低次群クロック入力線 203……制御情報入力線 2041〜2044……フレーム同期用パターン挿入回路 205……並直列変換回路 206……高次群クロック入力線 207……高次群データ出力線 208……高次群クロック出力線 209……乗算器 301……高次群データ入力線 302……高次群クロック入力線 303……直並列変換回路 304……チャネル入換回路 3051〜3054……低次群データ出力線 306……メモリ 307……割算器 308……同期制御回路 309……1/4分周回路 310……制御情報出力線
フレームの構成図、 第２図は本発明のフレーム同期装置の一実施例を示す
図、 第３図は他の本発明のフレーム同期装置の一実施例のブ
ロック図、 第４図は従来例におけるフレームの構成図である。 2011〜2014……低次群データ入力線 202……低次群クロック入力線 203……制御情報入力線 2041〜2044……フレーム同期用パターン挿入回路 205……並直列変換回路 206……高次群クロック入力線 207……高次群データ出力線 208……高次群クロック出力線 209……乗算器 301……高次群データ入力線 302……高次群クロック入力線 303……直並列変換回路 304……チャネル入換回路 3051〜3054……低次群データ出力線 306……メモリ 307……割算器 308……同期制御回路 309……1/4分周回路 310……制御情報出力線
Claims (3)
- 【請求項１】乗算器に制御情報を入力し、乗算器で制御
情報に生成多項式を乗算して符号長Ｋビット〔ただしＫ
は（Ｌ×Ｍ）/2以下で、Ｍはフレーム同期用パターンの
ビット数、Ｌはフレーム同期用パターンの数〕の巡回符
号をＬ×Ｍビット乗算器から出力し、第１番目のフレー
ム同期用パターン挿入回路から第Ｍ番目のフレーム同期
用パターン挿入回路に符号長Ｋビットの巡回符号を１ビ
ットずつ、順々に入力してＭビット入力し、これをＬ回
繰り返すことにより符号長Ｋビットの巡回符号をＬ×Ｍ
ビット入力し、入力した符号長Ｋビットの巡回符号を順
々に出力し、Ｍ個のフレーム同期用パターン挿入回路か
ら出力された符号長Ｋビットの巡回符号を並直列変換回
路に入力し、並直列変換回路からＬ個のフレーム同期用
パターンを直列に出力して送信し、送信されたＬ個のフ
レーム同期用パターンであるＬ×Ｍビットからなる符号
長Ｋビットの巡回符号を直並列変換回路に直列に入力
し、直並列変換回路の第１番目の出力端子から第Ｍ番目
の出力端子に符号長Ｋビットの巡回符号を１ビットず
つ、順々に出力してＭビット出力し、これをＬ回繰り返
すことにより、符号長Ｋビットの巡回符号をＬ×Ｍビッ
ト出力し、直並列変換回路から出力されたＬ×Ｍビット
からなる符号長Ｋビットの巡回符号をメモリのＭ個の入
力端子に１ビットずつ、順々に入力し、メモリの１個の
出力端子から先頭Ｋビットの巡回符号を出力し、先頭Ｋ
ビットの巡回符号を割算器に入力し、割算器で先頭Ｋビ
ットの巡回符号を生成多項式で割り、その剰余を割算器
から出力して同期制御回路に入力し、同期制御回路から
制御情報を出力するようしたことを特徴とするフレーム
同期方法。 - 【請求項２】制御情報を入力し制御情報に生成多項式を
乗算することにより符号長Ｋビットの巡回符号をＬ×Ｍ
ビット出力する乗算器と、第１番目のフレーム同期用パ
ターン挿入回路から第Ｍ番目のフレーム同期用パターン
挿入回路に符号長Ｋビットの巡回符号を１ビットずつ、
順々に入力してＭビット入力し、これをＬ回繰り返すこ
とにより符号長Ｋビットの巡回符号をＬ×Ｍビット入力
し、入力した符号長Ｋビットの巡回符号を順々に出力す
るＭ個のフレーム同期用パターン挿入回路と、Ｍ個のフ
レーム同期用パターン挿入回路から出力された符号長Ｋ
ビットの巡回符号を順々に入力しＬ個のフレーム同期用
パターンを直列に出力する並直列変換回路とからなるこ
とを特徴とするフレーム同期装置。 - 【請求項３】Ｌ×Ｍビットからなる符号長Ｋビットの巡
回符号を直列に入力し、第１番目の出力端子から第Ｍ番
目の出力端子に符号長Ｋビットの巡回符号を１ビットず
つ、順々に出力してＭビット出力し、これをＬ回繰り返
すことになり、符号長Ｋビットの巡回符号をＭ個の出力
端子からＬ×Ｍビット出力する直並列変換回路と、直並
列変換回路から出力されたＬ×Ｍビットからなる符号長
Ｋビットの巡回符号をＭ個の入力端子に１ビットずつ、
順々に入力し、先頭Ｋビットの巡回符号を１個の出力端
子から出力するメモリと、先頭Ｋビットの巡回符号を生
成多項式で割って剰余を出力する割算器と、剰余を入力
し制御情報を出力する同期制御回路とからなることを特
徴とするフレーム同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303952A JPH0813035B2 (ja) | 1986-12-22 | 1986-12-22 | フレーム同期方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61303952A JPH0813035B2 (ja) | 1986-12-22 | 1986-12-22 | フレーム同期方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157540A JPS63157540A (ja) | 1988-06-30 |
| JPH0813035B2 true JPH0813035B2 (ja) | 1996-02-07 |
Family
ID=17927261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61303952A Expired - Lifetime JPH0813035B2 (ja) | 1986-12-22 | 1986-12-22 | フレーム同期方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813035B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720100B2 (ja) * | 1987-03-30 | 1995-03-06 | 日本電気株式会社 | フレーム同期装置 |
| JPH0273740A (ja) * | 1988-09-09 | 1990-03-13 | Nippon Hoso Kyokai <Nhk> | フレーム同期方式 |
| JP2694807B2 (ja) * | 1993-12-16 | 1997-12-24 | 日本電気株式会社 | データ伝送方式 |
-
1986
- 1986-12-22 JP JP61303952A patent/JPH0813035B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63157540A (ja) | 1988-06-30 |
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