JPH0720100B2 - フレーム同期装置 - Google Patents
フレーム同期装置Info
- Publication number
- JPH0720100B2 JPH0720100B2 JP62078090A JP7809087A JPH0720100B2 JP H0720100 B2 JPH0720100 B2 JP H0720100B2 JP 62078090 A JP62078090 A JP 62078090A JP 7809087 A JP7809087 A JP 7809087A JP H0720100 B2 JPH0720100 B2 JP H0720100B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- channel
- bit
- synchronization
- channel switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、基幹伝送系、公衆網、加入者系等のディジ
タル伝送係に用いられるフレーム同期装置に関するもの
である。
タル伝送係に用いられるフレーム同期装置に関するもの
である。
（従来の技術） 伝送媒体として光ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Mbps〜数
Gbps程度の伝送が可能になりつつある。大容量化された
ディジタル伝送係を有効に使用する上で、時分割多重方
式が考えられるが高速処理が必要となるため、フレーム
構成をできるだけ簡単にして、回路の小規模化、簡易化
をはかっている。その１つの方法として、ビット単位の
時分割多重方式があり、第４図は、一般的なビット多重
方式のフレーム構成図である。同図においては、１フレ
ームはＫビットで構成され、１フレームをビット単位で
Ｋチャネルに分け、そのうちの１チャネルをフレームチ
ャネルに割り当てており、Ｆをフレームチャネル、＃１
〜＃Ｋ−１はビット単位のＫ−１個のチャネルである。
この方式においては、ビット多重するときに固有フレー
ムパターンが１ビットずつ数フレーム単位にフレームチ
ャネル（Ｆ）に挿入されており、同期検出においては、
チャネル単位にデータを分離した後任意のチャネルから
分離された信号列が挿入した固有フレームパターンと一
致するかどうかでフレームチャネルを検出し同期検出を
行なっている。
覚ましいものがあり、伝送情報量としては数百Mbps〜数
Gbps程度の伝送が可能になりつつある。大容量化された
ディジタル伝送係を有効に使用する上で、時分割多重方
式が考えられるが高速処理が必要となるため、フレーム
構成をできるだけ簡単にして、回路の小規模化、簡易化
をはかっている。その１つの方法として、ビット単位の
時分割多重方式があり、第４図は、一般的なビット多重
方式のフレーム構成図である。同図においては、１フレ
ームはＫビットで構成され、１フレームをビット単位で
Ｋチャネルに分け、そのうちの１チャネルをフレームチ
ャネルに割り当てており、Ｆをフレームチャネル、＃１
〜＃Ｋ−１はビット単位のＫ−１個のチャネルである。
この方式においては、ビット多重するときに固有フレー
ムパターンが１ビットずつ数フレーム単位にフレームチ
ャネル（Ｆ）に挿入されており、同期検出においては、
チャネル単位にデータを分離した後任意のチャネルから
分離された信号列が挿入した固有フレームパターンと一
致するかどうかでフレームチャネルを検出し同期検出を
行なっている。
また他の方法としてフレームをサブフレーム単位に分
け、フレームパターンを各サブフレームに分散させる方
法があり、第５図にそのフレーム構成の一般例を示す。
同図においては、１フレームをＬ個のサブフレームに分
け、各サブフレームは、１ビット単位であり、１フレー
ム（１×Ｌ）ビットの構成になっており各サブフレーム
の先頭１ビットに順次にフレームパターンが１ビットず
つ挿入されている。Fi（ｉ＝1,2…,L）は各サブフーム
の先頭１ビットに挿入されるフレームビット、＃１〜＃
Ｌはビット単位のサブフレームを示す。この方式におい
ては（F1F2F3…FL-1FL）がフレームパターンとなってお
り、同期検出においては、分離された信号列から（F1F2
F3…FL-1FL）なるフレームパターンを検出することによ
って同期検出を行なっている。フレームパターンをフレ
ームヒットであるF1〜FLの全てに挿入する必要はなく、
例えば、フレームパターンがフレームビットF1F2F3……
に挿入されている場合には残りのフレームビットF2F4F6
……を用いて伝送路監視用モニタやサービスモニタ等の
情報を伝送することも可能である。
け、フレームパターンを各サブフレームに分散させる方
法があり、第５図にそのフレーム構成の一般例を示す。
同図においては、１フレームをＬ個のサブフレームに分
け、各サブフレームは、１ビット単位であり、１フレー
ム（１×Ｌ）ビットの構成になっており各サブフレーム
の先頭１ビットに順次にフレームパターンが１ビットず
つ挿入されている。Fi（ｉ＝1,2…,L）は各サブフーム
の先頭１ビットに挿入されるフレームビット、＃１〜＃
Ｌはビット単位のサブフレームを示す。この方式におい
ては（F1F2F3…FL-1FL）がフレームパターンとなってお
り、同期検出においては、分離された信号列から（F1F2
F3…FL-1FL）なるフレームパターンを検出することによ
って同期検出を行なっている。フレームパターンをフレ
ームヒットであるF1〜FLの全てに挿入する必要はなく、
例えば、フレームパターンがフレームビットF1F2F3……
に挿入されている場合には残りのフレームビットF2F4F6
……を用いて伝送路監視用モニタやサービスモニタ等の
情報を伝送することも可能である。
（発明が解決しようとする問題点） 第４図に示されたようなビット多重方式においては、フ
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化、簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が1/Kと大きくなっている。こ
のオーバーヘッドは伝送容量を増大高速化するに従って
大きくなることが予想され、更にシステムの信頼性やサ
ービス性等を考えると、伝送路監視モニタやサービスモ
ニタ等の情報を伝送するチャネルも必要となり、この傾
向は著しく増大することになる。また、第５図に示され
たような、フレームをサブフレーム単位に分け、フレー
ムパターンを各サブフレームに分散させる方式において
は、固有なフレームパターンである（F1F2F3……F
L-1FL）と一致する信号列を分離された信号列から検出
することにより同期検出を行ない、フレーム同期および
サブフレーム同期の確保を行なっている。フレームビッ
トF1〜FL内に伝送路監視モニタやサービスモニタ等の情
報を挿入して伝送したり１フレーム内のサブフレーム数
Ｌや、サブフレームの構成ビット数Ｉを増やすことによ
り、回路の複雑さを増すことなく、伝送データ量に対す
るオーバーヘッドが少ない情報伝達が可能になる。
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化、簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が1/Kと大きくなっている。こ
のオーバーヘッドは伝送容量を増大高速化するに従って
大きくなることが予想され、更にシステムの信頼性やサ
ービス性等を考えると、伝送路監視モニタやサービスモ
ニタ等の情報を伝送するチャネルも必要となり、この傾
向は著しく増大することになる。また、第５図に示され
たような、フレームをサブフレーム単位に分け、フレー
ムパターンを各サブフレームに分散させる方式において
は、固有なフレームパターンである（F1F2F3……F
L-1FL）と一致する信号列を分離された信号列から検出
することにより同期検出を行ない、フレーム同期および
サブフレーム同期の確保を行なっている。フレームビッ
トF1〜FL内に伝送路監視モニタやサービスモニタ等の情
報を挿入して伝送したり１フレーム内のサブフレーム数
Ｌや、サブフレームの構成ビット数Ｉを増やすことによ
り、回路の複雑さを増すことなく、伝送データ量に対す
るオーバーヘッドが少ない情報伝達が可能になる。
しかしながら、一度同期が外れた場合には、フレームパ
ターンである（F1F2F3……FL-1FL）と一致する信号列を
分離された信号列から検出するためには、最悪１フレー
ム間のハンティングが必要となるために同期復帰を行う
までにかかる最悪の同期時間はＬ×Ｉ×１フレーム〔SE
C〕となりサブフレーム数Ｌやサブフレーム構成ビット
数Ｉが大きくなってしまうと、一度同期が外れてからフ
レームパターン（F1F2F3……FL-1FL）を検出するまでに
かかる平均時間が大きくなっていた。
ターンである（F1F2F3……FL-1FL）と一致する信号列を
分離された信号列から検出するためには、最悪１フレー
ム間のハンティングが必要となるために同期復帰を行う
までにかかる最悪の同期時間はＬ×Ｉ×１フレーム〔SE
C〕となりサブフレーム数Ｌやサブフレーム構成ビット
数Ｉが大きくなってしまうと、一度同期が外れてからフ
レームパターン（F1F2F3……FL-1FL）を検出するまでに
かかる平均時間が大きくなっていた。
更に同方式において、固有なフレームパターンである
（F1F2……FL-1FL）を分離するためには、通常直並列変
換器を用いて入力信号を展開し、その１系列から固有な
フレームパターンの検出を行なっている。このため、一
度同期が外れた場合には最悪並列展開された全系列に対
してフレーム同期用パターンの検出を行う必要があっ
た。
（F1F2……FL-1FL）を分離するためには、通常直並列変
換器を用いて入力信号を展開し、その１系列から固有な
フレームパターンの検出を行なっている。このため、一
度同期が外れた場合には最悪並列展開された全系列に対
してフレーム同期用パターンの検出を行う必要があっ
た。
本発明は、これらの問題点を解決し、回路規模の増大複
雑さを増すことなく伝送データ量に対するフレームパタ
ーン信号量のオーバーヘッドを少なくし、フレームパタ
ーンの検出が容易で、かつ、同期復帰にかかる平均時間
を縮少することができ、更には、信号の処理速度を低減
するために用いられる直並列変換器の出力のうち少なく
とも１系列を検索すれば、系全体の状態を把握すること
ができる高速大容量の伝送系に適した同期検出回路を提
供することにある。
雑さを増すことなく伝送データ量に対するフレームパタ
ーン信号量のオーバーヘッドを少なくし、フレームパタ
ーンの検出が容易で、かつ、同期復帰にかかる平均時間
を縮少することができ、更には、信号の処理速度を低減
するために用いられる直並列変換器の出力のうち少なく
とも１系列を検索すれば、系全体の状態を把握すること
ができる高速大容量の伝送系に適した同期検出回路を提
供することにある。
（問題点を解決するための手段） 本発明によれば、受信信号をＭ（Ｍは整数）ビット毎に
取り出す第１の直並列変換器と、該直並列変換器のＭ本
の出力が接続され、該Ｍ本の入力信号のチャネルを入れ
換えてＭ本の信号を出力するすることが可能なチャネル
入れ換え器と、該チャネル入れ換え器の各出力信号を入
力線とし、該入力線から取り出される符号長Ｌビットを
係数とする符号多項式と予め定められた生成多項式との
剰余を計算するＭ個の割算器と、前記符号長Ｌ（Ｌは整
数）ビットと前記Ｍ個の割算器から送られてくる該剰余
の結果を用いて前記チャネル入れ換え回路のチャネル入
れ換え制御を行う手段と、前記チャネル入れ換え制御手
段の制御信号を入力し、該制御信号に基づいて前記チャ
ネル入れ換え器の各出力信号を並列展開する第２の直並
列変換器とを含むことを特徴とするフレーム同期装置が
得られる。
取り出す第１の直並列変換器と、該直並列変換器のＭ本
の出力が接続され、該Ｍ本の入力信号のチャネルを入れ
換えてＭ本の信号を出力するすることが可能なチャネル
入れ換え器と、該チャネル入れ換え器の各出力信号を入
力線とし、該入力線から取り出される符号長Ｌビットを
係数とする符号多項式と予め定められた生成多項式との
剰余を計算するＭ個の割算器と、前記符号長Ｌ（Ｌは整
数）ビットと前記Ｍ個の割算器から送られてくる該剰余
の結果を用いて前記チャネル入れ換え回路のチャネル入
れ換え制御を行う手段と、前記チャネル入れ換え制御手
段の制御信号を入力し、該制御信号に基づいて前記チャ
ネル入れ換え器の各出力信号を並列展開する第２の直並
列変換器とを含むことを特徴とするフレーム同期装置が
得られる。
（実施例） 本発明の実施例について説明する前に、ここでは巡回符
号について簡単に説明する。一般的に符号語を（A0,A1,
A2,…An-1）としたとき、A0をｎ−１次、A1をｎ−２
次、…、An-1を０次に対応させて、符号多項式Ｆ（Ｘ）
を Ｆ（Ｘ）＝An-1＋An-2X＋An-3X2＋…＋A1Xn-2＋A0Xn-1 …（１） と表すことができる。ここで符号長はｎであり、時間的
には高次の項A0が最初に現れ、順次低次の方へと進み、
最後にAn-1が現れるものとする。
号について簡単に説明する。一般的に符号語を（A0,A1,
A2,…An-1）としたとき、A0をｎ−１次、A1をｎ−２
次、…、An-1を０次に対応させて、符号多項式Ｆ（Ｘ）
を Ｆ（Ｘ）＝An-1＋An-2X＋An-3X2＋…＋A1Xn-2＋A0Xn-1 …（１） と表すことができる。ここで符号長はｎであり、時間的
には高次の項A0が最初に現れ、順次低次の方へと進み、
最後にAn-1が現れるものとする。
ここで、符号長７、符号語として（C1,C2,C3,…,C7）を
選んだとすると、符号多項式Ｆ（Ｘ）は６次の多項式で
表すことが可能であり Ｆ（Ｘ）＝C7＋C6X＋C5X2＋C4X3＋C3X4＋C2X5＋C1X6 …（２） と表せ、例えば、生成多項式G1（Ｘ）として３次の多項
式を選び Ｇ（Ｘ）＝１＋Ｘ＋X3 …（３） とした場合、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） …（４） を満足するQ1（Ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Q1（Ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（Ｘ）＝Ｘ＋X2＋X3 …（５） を選び、２を法とする体を仮定すれば、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） ＝（Ｘ＋X2＋X3）・（１＋Ｘ＋X3） ＝Ｘ＋X5＋X6 …（６） となり、符号語 W0＝（1100010） …（７） が、入力ビット列Ｉ＝（1110）から生成されたことにな
る。この場合、入力ビット列としては、（0000）のビッ
ト列を除いた24−１＝15種のビット列があり、それぞれ
の入力ビット列に対応した符号語が生成される。
選んだとすると、符号多項式Ｆ（Ｘ）は６次の多項式で
表すことが可能であり Ｆ（Ｘ）＝C7＋C6X＋C5X2＋C4X3＋C3X4＋C2X5＋C1X6 …（２） と表せ、例えば、生成多項式G1（Ｘ）として３次の多項
式を選び Ｇ（Ｘ）＝１＋Ｘ＋X3 …（３） とした場合、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） …（４） を満足するQ1（Ｘ）なる多項式が存在すれば、式（２）
の多項式は式（３）の生成多項式から生成されたことに
なる。ここで多項式Q1（Ｘ）として、入力ビット列Ｉ＝
（1110）を係数とする多項式 Ｑ（Ｘ）＝Ｘ＋X2＋X3 …（５） を選び、２を法とする体を仮定すれば、 Ｆ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） ＝（Ｘ＋X2＋X3）・（１＋Ｘ＋X3） ＝Ｘ＋X5＋X6 …（６） となり、符号語 W0＝（1100010） …（７） が、入力ビット列Ｉ＝（1110）から生成されたことにな
る。この場合、入力ビット列としては、（0000）のビッ
ト列を除いた24−１＝15種のビット列があり、それぞれ
の入力ビット列に対応した符号語が生成される。
更に、刊行物“「符号理論」（宮川洋、岩垂好裕、今井
秀樹著、昭晃堂、p194〜197）”に示されているよう
に、２を法とする体において、一般にｎを符号長とした
時、生成多項式G1（Ｘ）がXn＋１を割切る時G1（Ｘ）か
ら生成される符号語は巡回符号をなす。従って、式
（３）の生成多項式は、 （X7＋１）/G（Ｘ）＝（X7＋１）／（X3＋Ｘ＋１） ＝X4＋X2＋Ｘ＋１ …（８） で、X7＋１をX4＋X2＋Ｘ＋１で割切るので、式（３）の
生成多項式から生成される符号長７の符号語は巡回符号
となる。即ち、式（７）の符号語において 式（９）で示された行列Ｗの各行成分は符号長７の巡回
符号となり、 W1＝（1100010） …（10−１） W2＝（1000101） …（10−２） W3＝（0001011） …（10−３） W4＝（0010110） …（10−４） W5＝（0101100） …（10−５） W6＝（1011000） …（10−６） W7＝（0110001） …（10−７） としたとき、W1、W2、…、W7を係数とする符号多項式
は、式（３）の生成多項式で割切れることになる。
秀樹著、昭晃堂、p194〜197）”に示されているよう
に、２を法とする体において、一般にｎを符号長とした
時、生成多項式G1（Ｘ）がXn＋１を割切る時G1（Ｘ）か
ら生成される符号語は巡回符号をなす。従って、式
（３）の生成多項式は、 （X7＋１）/G（Ｘ）＝（X7＋１）／（X3＋Ｘ＋１） ＝X4＋X2＋Ｘ＋１ …（８） で、X7＋１をX4＋X2＋Ｘ＋１で割切るので、式（３）の
生成多項式から生成される符号長７の符号語は巡回符号
となる。即ち、式（７）の符号語において 式（９）で示された行列Ｗの各行成分は符号長７の巡回
符号となり、 W1＝（1100010） …（10−１） W2＝（1000101） …（10−２） W3＝（0001011） …（10−３） W4＝（0010110） …（10−４） W5＝（0101100） …（10−５） W6＝（1011000） …（10−６） W7＝（0110001） …（10−７） としたとき、W1、W2、…、W7を係数とする符号多項式
は、式（３）の生成多項式で割切れることになる。
第１図に本発明の一実施例におけるフレーム同期装置を
示す。同図において、101は高次群入力データSin、102
は高次群入力クロックCLKin、103は第一の直並列変換回
路、104はチャネル入れ換え回路、105は1/3分周回路、1
061〜1063は割算器、107は同期制御回路、1081〜1083は
第二の直並列変換回路、1091〜1099は低次群出力データ
Sout、1101〜1103はチャネル入れ換え回路104の出力デ
ータである。
示す。同図において、101は高次群入力データSin、102
は高次群入力クロックCLKin、103は第一の直並列変換回
路、104はチャネル入れ換え回路、105は1/3分周回路、1
061〜1063は割算器、107は同期制御回路、1081〜1083は
第二の直並列変換回路、1091〜1099は低次群出力データ
Sout、1101〜1103はチャネル入れ換え回路104の出力デ
ータである。
同図に於て高次群入力データ（Sin）101からは、第２図
に示されたフレームによるデータが入力される。同図に
おけるフレームは３ビット多重、サブフレーム長はＮ
（Ｎは３の倍数）ビット、１フレームは７個のサブフレ
ームから構成されており、各サブフレームの先頭ビット
にはフレーム同期用パターンが１ビットずつ分散されて
挿入されている。図中Fi（＝1,2,…,7）は各サブフレー
に挿入されているフレーム同期用ビットパターンを示し
ている。このフレーム同期用パターンとして、式（３）
で示した生成多項式から生成された符号長７の巡回符号
を選び出す。例えば式（10−１）で示された符号 W1＝（F1F2…F7）＝（1100010） …（11） をフレーム同期用パターンとして挿入する。直並列変換
回路103においては、第２図のフレームからなる高次群
入力データ101を、３ビット毎に取り出し３系列の出力
情報に展開し、チャネル入れ換え回路104の入力情報と
なる。このチャネル入れ換え回路104は、後述するよう
な同期制御回路107からの出力情報を用いてチャネル切
り替えを行った後、３系列の情報を出力する。このチャ
ネル入れ換え制御は、一度同期を引き込めば、その後の
チャネル制御はその状態を保持すればよく、高速制御を
行う必要はない。また、このチャネル入れ換え回路104
は、各入力を任意の出力に接続する機能は必要ではな
く、ここでのチャネル入れ換え制御はシーケンスシャル
なチャネル入れ換えを行うだけでよい。例えば、チャネ
ル入れ換え回路の出力データ1101に系列Ａ、チャネル入
れ換え回路の出力データ1102に系列Ｂ、チャネル入れ換
え回路の出力データ1103に系列Ｃが出力されている場
合、チャネル入れ換え回路104は、チャネル入れ換え回
路の出力データ1101に系列Ｂ、チャネル入れ換え回路の
出力データ1102に系列Ｃ、チャネル入れ換え回路の出力
データ1103に系列Ａ、または、チャネル入れ換え回路の
出力データ1101に系列Ｃ、チャネル入れ換え回路の出力
データ1102に系列Ａ、チャネル入れ換え回路の出力デー
タ1103に系列Ｂのデータを出力するようなシーケンシャ
ルなチャネル入れ換え制御を行うことができる。
に示されたフレームによるデータが入力される。同図に
おけるフレームは３ビット多重、サブフレーム長はＮ
（Ｎは３の倍数）ビット、１フレームは７個のサブフレ
ームから構成されており、各サブフレームの先頭ビット
にはフレーム同期用パターンが１ビットずつ分散されて
挿入されている。図中Fi（＝1,2,…,7）は各サブフレー
に挿入されているフレーム同期用ビットパターンを示し
ている。このフレーム同期用パターンとして、式（３）
で示した生成多項式から生成された符号長７の巡回符号
を選び出す。例えば式（10−１）で示された符号 W1＝（F1F2…F7）＝（1100010） …（11） をフレーム同期用パターンとして挿入する。直並列変換
回路103においては、第２図のフレームからなる高次群
入力データ101を、３ビット毎に取り出し３系列の出力
情報に展開し、チャネル入れ換え回路104の入力情報と
なる。このチャネル入れ換え回路104は、後述するよう
な同期制御回路107からの出力情報を用いてチャネル切
り替えを行った後、３系列の情報を出力する。このチャ
ネル入れ換え制御は、一度同期を引き込めば、その後の
チャネル制御はその状態を保持すればよく、高速制御を
行う必要はない。また、このチャネル入れ換え回路104
は、各入力を任意の出力に接続する機能は必要ではな
く、ここでのチャネル入れ換え制御はシーケンスシャル
なチャネル入れ換えを行うだけでよい。例えば、チャネ
ル入れ換え回路の出力データ1101に系列Ａ、チャネル入
れ換え回路の出力データ1102に系列Ｂ、チャネル入れ換
え回路の出力データ1103に系列Ｃが出力されている場
合、チャネル入れ換え回路104は、チャネル入れ換え回
路の出力データ1101に系列Ｂ、チャネル入れ換え回路の
出力データ1102に系列Ｃ、チャネル入れ換え回路の出力
データ1103に系列Ａ、または、チャネル入れ換え回路の
出力データ1101に系列Ｃ、チャネル入れ換え回路の出力
データ1102に系列Ａ、チャネル入れ換え回路の出力デー
タ1103に系列Ｂのデータを出力するようなシーケンシャ
ルなチャネル入れ換え制御を行うことができる。
以下、同期状態の確保、及び非同期状態におけるハンテ
ィング制御について順次説明する。
ィング制御について順次説明する。
まず、同期状態においては、チャネル入れ換え回路104
の３系列の出力には、第３図の示したようなフレームか
らなる系列が出力される。同図は、第２図で示した高次
群入力データのフレームが直並列変換回路103で３ビッ
ト展開されたもので、サブフレーム長はN/3ビット、１
フレームは７個のサブフレームから構成されている。＃
１のフレームだけに、高次群入力データのフレームに挿
入された７ビットの巡回符号をなすフレーム同期用パタ
ーンが、N/3ビット毎に分散して挿入される。同期状態
においては、＃１のフレームがチャネル入れ換え回路10
4の出力データ1101、＃２のフレームがチャネル入れ換
え回路104の出力データ1102、＃３のフレームがチャネ
ル入れ換え回路104の出力データ1103に現れる。チャネ
ル入れ換え回路104の出力データ1101〜1103は２分岐さ
れ、一方は割り算器1061〜1063、他方は直並列変換回路
1081〜1083の入力情報となる。ここで割り算器1061〜10
63は、それぞれの入力情報をN/3ビット毎に取り込む。
そして、この順次取り込まれた７ビットパターンを符号
語とする符号多項式と、式（３）で示した生成多項式Ｇ
（Ｘ）との割り算を行う。同期状態においては、割り算
器1061だけが式（11）で示したフレーム同期用パターン
を取り込み、剰余が零となる。割り算器1061〜1063は、
各々の剰余の結果を同期制御回路107に供給する。同期
制御回路107は、割り算器1061の剰余零の確認と、割り
算器1061が取り込んだ７ビットパターンと式（11）で示
したパターンの一致を確認することによりフレーム同期
の確保確認を行う。
の３系列の出力には、第３図の示したようなフレームか
らなる系列が出力される。同図は、第２図で示した高次
群入力データのフレームが直並列変換回路103で３ビッ
ト展開されたもので、サブフレーム長はN/3ビット、１
フレームは７個のサブフレームから構成されている。＃
１のフレームだけに、高次群入力データのフレームに挿
入された７ビットの巡回符号をなすフレーム同期用パタ
ーンが、N/3ビット毎に分散して挿入される。同期状態
においては、＃１のフレームがチャネル入れ換え回路10
4の出力データ1101、＃２のフレームがチャネル入れ換
え回路104の出力データ1102、＃３のフレームがチャネ
ル入れ換え回路104の出力データ1103に現れる。チャネ
ル入れ換え回路104の出力データ1101〜1103は２分岐さ
れ、一方は割り算器1061〜1063、他方は直並列変換回路
1081〜1083の入力情報となる。ここで割り算器1061〜10
63は、それぞれの入力情報をN/3ビット毎に取り込む。
そして、この順次取り込まれた７ビットパターンを符号
語とする符号多項式と、式（３）で示した生成多項式Ｇ
（Ｘ）との割り算を行う。同期状態においては、割り算
器1061だけが式（11）で示したフレーム同期用パターン
を取り込み、剰余が零となる。割り算器1061〜1063は、
各々の剰余の結果を同期制御回路107に供給する。同期
制御回路107は、割り算器1061の剰余零の確認と、割り
算器1061が取り込んだ７ビットパターンと式（11）で示
したパターンの一致を確認することによりフレーム同期
の確保確認を行う。
他方、直並列変換回路1081〜1083に入力された情報は、
同期制御回路107のフレーム同期保持の情報に基づき、
更に３ビットずつ展開される。つまり、低次群出力デー
タ1091〜1099には、高次群入力データ101が９ビット展
開された更に低速化された信号が現れることになる。
同期制御回路107のフレーム同期保持の情報に基づき、
更に３ビットずつ展開される。つまり、低次群出力デー
タ1091〜1099には、高次群入力データ101が９ビット展
開された更に低速化された信号が現れることになる。
次に、非同期状態に陥った場合のハンティング制御につ
いて説明する。非同期状態においては、まずチャネル入
れ換え回路104の出力データ1101〜1103の何れの系列
に、第３図に示した＃１のフレームが送信されているの
かの検出を行う。このために、割り算器1061〜1063はチ
ャネル入れ換え回路104の出力データ1101〜1103をN/3ビ
ット毎に取り込む。そして、この順次取り込まれた７ビ
ットパターンを符号語とする符号多項式と、式（３）で
示した生成多項式Ｇ（Ｘ）との割り算を行う。同期制御
回路107においては、その剰余の結果を調べる。何れの
剰余も非零であるならば、割り算器1061〜1063がチャネ
ル入れ換え回路104の出力データ1101〜1103を、N/3ビッ
ト毎に取り込む位相を１ビットシフトさせる。この操作
を割り算器1061〜1063の剰余の何れかが零となるまで行
う。割り算器1061〜1063の何れの剰余も非零であるとい
うことは、割り算器1061〜1063に取り込まれるビット列
が、第２図のフレームに挿入されたフレーム同期用パタ
ーン以外、つまりは、式（11）で示した巡回符号を成す
フレーム同期用パターン以外の情報であることを意味す
る。他方、割り算器1061〜1063の剰余の何れかが零にな
ったということは、式（11）で示した巡回符号を成すフ
レーム同期用パターン群を検出したことを意味する。こ
のとき同期制御回路107においては、どの割り算器1061
〜1063の剰余が零になったのかの判定を行う。つまり、
割り算器1061の剰余が零となった場合にはチャネル入れ
換え回路104の出力データ1101、割り算器1062の剰余が
零となった場合にはチャネル入れ換え回路104の出力デ
ータ1102、割り算器1063の剰余が零となった場合にはチ
ャネル入れ換え回路104の出力データ1103の各々に、第
３図の＃１のフレームからなる系列が受信されているこ
とになる。この結果に基づいて、同期制御回路107はチ
ャネル入れ換え回路104に制御情報を送り、チャネル入
れ換え回路104の出力データ1101に第３図の＃１のフレ
ームが送信されるように、シーケルシャルなチャネル入
れ換えを行う。しかしながら、剰余が零となった割り算
器に取り込まれた７ビットパターンは、必ずしも式（1
1）で示した符号列と全く同じ順番で取り込まれている
とは限らない。つまりサブフレーム同期が確保されたに
過ぎない。そこで同期制御回路107においては、シーケ
ンシャルなチャネル入れ換え制御と同時に、剰余を零と
した割り算器に取り込まれた７ビットパターンと式（1
1）の符号列の位相差を検出し、フレーム同期確保を行
う。
いて説明する。非同期状態においては、まずチャネル入
れ換え回路104の出力データ1101〜1103の何れの系列
に、第３図に示した＃１のフレームが送信されているの
かの検出を行う。このために、割り算器1061〜1063はチ
ャネル入れ換え回路104の出力データ1101〜1103をN/3ビ
ット毎に取り込む。そして、この順次取り込まれた７ビ
ットパターンを符号語とする符号多項式と、式（３）で
示した生成多項式Ｇ（Ｘ）との割り算を行う。同期制御
回路107においては、その剰余の結果を調べる。何れの
剰余も非零であるならば、割り算器1061〜1063がチャネ
ル入れ換え回路104の出力データ1101〜1103を、N/3ビッ
ト毎に取り込む位相を１ビットシフトさせる。この操作
を割り算器1061〜1063の剰余の何れかが零となるまで行
う。割り算器1061〜1063の何れの剰余も非零であるとい
うことは、割り算器1061〜1063に取り込まれるビット列
が、第２図のフレームに挿入されたフレーム同期用パタ
ーン以外、つまりは、式（11）で示した巡回符号を成す
フレーム同期用パターン以外の情報であることを意味す
る。他方、割り算器1061〜1063の剰余の何れかが零にな
ったということは、式（11）で示した巡回符号を成すフ
レーム同期用パターン群を検出したことを意味する。こ
のとき同期制御回路107においては、どの割り算器1061
〜1063の剰余が零になったのかの判定を行う。つまり、
割り算器1061の剰余が零となった場合にはチャネル入れ
換え回路104の出力データ1101、割り算器1062の剰余が
零となった場合にはチャネル入れ換え回路104の出力デ
ータ1102、割り算器1063の剰余が零となった場合にはチ
ャネル入れ換え回路104の出力データ1103の各々に、第
３図の＃１のフレームからなる系列が受信されているこ
とになる。この結果に基づいて、同期制御回路107はチ
ャネル入れ換え回路104に制御情報を送り、チャネル入
れ換え回路104の出力データ1101に第３図の＃１のフレ
ームが送信されるように、シーケルシャルなチャネル入
れ換えを行う。しかしながら、剰余が零となった割り算
器に取り込まれた７ビットパターンは、必ずしも式（1
1）で示した符号列と全く同じ順番で取り込まれている
とは限らない。つまりサブフレーム同期が確保されたに
過ぎない。そこで同期制御回路107においては、シーケ
ンシャルなチャネル入れ換え制御と同時に、剰余を零と
した割り算器に取り込まれた７ビットパターンと式（1
1）の符号列の位相差を検出し、フレーム同期確保を行
う。
チャネル入れ換え回路104の出力データ1101〜1103にお
けるサブフレームビット数はN/3ビットであるので、一
度非同期状態に陥ってからチャネル入れ換え制御並びに
フレーム同期の確保を行うまでに要する最悪なハンティ
ング回数はN/3−１回となり、速やかな同期処理が可能
となる。
けるサブフレームビット数はN/3ビットであるので、一
度非同期状態に陥ってからチャネル入れ換え制御並びに
フレーム同期の確保を行うまでに要する最悪なハンティ
ング回数はN/3−１回となり、速やかな同期処理が可能
となる。
以上、１フレーム内のサブフレーム数７、巡回符号の符
号長７、生成多項式X3＋Ｘ＋１の場合を例に挙げて説明
してきたが、本発明はこれらの組合せに限られるもので
はなく、例えば高次群入力データにおけるビット多重度
を増すことにより、より処理速度を低速化することが可
能となる。また、割り算器1061〜1063は、シフトレジス
タとm od2の加算器を用いることにより容易に構成可能
であり、図路の簡易化、小規模化を図ることができる。
号長７、生成多項式X3＋Ｘ＋１の場合を例に挙げて説明
してきたが、本発明はこれらの組合せに限られるもので
はなく、例えば高次群入力データにおけるビット多重度
を増すことにより、より処理速度を低速化することが可
能となる。また、割り算器1061〜1063は、シフトレジス
タとm od2の加算器を用いることにより容易に構成可能
であり、図路の簡易化、小規模化を図ることができる。
（発明の効果） このように、本発明によるフレーム同期装置を用いれ
ば、同期検出が容易で、同期処理の低速化が図られ、ま
た高次群データで特にフレーム構成を意識することなく
系全体の状態把握が可能となり、更には、平均非同期継
続時間が従来構成による同期方式に比べ著しく改善され
ていることがわかる。
ば、同期検出が容易で、同期処理の低速化が図られ、ま
た高次群データで特にフレーム構成を意識することなく
系全体の状態把握が可能となり、更には、平均非同期継
続時間が従来構成による同期方式に比べ著しく改善され
ていることがわかる。
この発明は、このように高速・大容量な伝送系に適した
フレーム同期装置であり、従来より一層高速・大容量化
される伝送系への応用にその活用が期待されるものであ
る。
フレーム同期装置であり、従来より一層高速・大容量化
される伝送系への応用にその活用が期待されるものであ
る。
第１図は本発明の実施例におけるブロック図、第２図、
第３図は本発明におけるフレーム構成図、第４図、第５
図は従来例におけるフレーム構成図である。 図において、101高次群入力データSin、102高次群入力
クロックCLKin、103第一の直並列変換回路、104チャネ
ル入れ換え回路、105 1/3分周回路、1061〜1063割り算
器、107同期制御回路、1081〜1083第二の直並列変換回
路、1091〜1099低次群出力データSout、1101〜1103チャ
ネル入れ換え回路104の出力データ。
第３図は本発明におけるフレーム構成図、第４図、第５
図は従来例におけるフレーム構成図である。 図において、101高次群入力データSin、102高次群入力
クロックCLKin、103第一の直並列変換回路、104チャネ
ル入れ換え回路、105 1/3分周回路、1061〜1063割り算
器、107同期制御回路、1081〜1083第二の直並列変換回
路、1091〜1099低次群出力データSout、1101〜1103チャ
ネル入れ換え回路104の出力データ。
Claims (1)
- 【請求項１】受信信号をＭ（Ｍは整数）ビット毎に取り
出す第１の直並列変換器と、該直並列変換器のＭ本の出
力が接続され、該Ｍ本の入力信号のチャネルを入れ換え
てＭ本の信号を出力することが可能なチャネル入れ換え
器と、該チャネル入れ換え器の各出力信号を入力線と
し、該入力線から取り出される符号長Ｌ（Ｌは整数）ビ
ットを係数とする符号多項式と予め定められた生成多項
式との剰余を計算するＭ個の割算器と、前記符号長Ｌビ
ットと前記Ｍ個の割算器から送られてくる該剰余の結果
を用いて前記チャネル入れ換え回路のチャネル入れ換え
制御を行う手段と、前記チャネル入れ換え制御手段の制
御信号を入力し、該制御信号に基づいて前記チャネル入
れ換え器の各出力信号を並列展開する第２の直並列変換
器とを含むことを特徴とするフレーム同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078090A JPH0720100B2 (ja) | 1987-03-30 | 1987-03-30 | フレーム同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078090A JPH0720100B2 (ja) | 1987-03-30 | 1987-03-30 | フレーム同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244950A JPS63244950A (ja) | 1988-10-12 |
| JPH0720100B2 true JPH0720100B2 (ja) | 1995-03-06 |
Family
ID=13652151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078090A Expired - Lifetime JPH0720100B2 (ja) | 1987-03-30 | 1987-03-30 | フレーム同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720100B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023045U (ja) * | 1995-05-02 | 1996-04-12 | 収平 岩田 | 鉄塔利用の風力・太陽光複合発電システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2694807B2 (ja) * | 1993-12-16 | 1997-12-24 | 日本電気株式会社 | データ伝送方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0813035B2 (ja) * | 1986-12-22 | 1996-02-07 | 日本電気株式会社 | フレーム同期方法及び装置 |
-
1987
- 1987-03-30 JP JP62078090A patent/JPH0720100B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023045U (ja) * | 1995-05-02 | 1996-04-12 | 収平 岩田 | 鉄塔利用の風力・太陽光複合発電システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244950A (ja) | 1988-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0216456B1 (en) | Multiplex structure | |
| JPH04261239A (ja) | デジタルｔｄｍデータストリームをポインタ処理する方法およびシステム | |
| JPH03179830A (ja) | フレーム位相同期方式 | |
| SE457308B (sv) | Kodningsfoerfarande vid oeverfoering av ett antal oeversamplade datakanaler jaemte anordning foer utfoerande av foerfarandet | |
| US4829518A (en) | Multiplexing apparatus having BSI-code processing and bit interleave functions | |
| CA1255403A (en) | Frame synchronization detection system | |
| JP4026255B2 (ja) | データ伝送方法及び装置 | |
| JPH0720100B2 (ja) | フレーム同期装置 | |
| US5291487A (en) | Apparatus for, and method of, packing and unpacking information in transmission lines | |
| JPH0215142B2 (ja) | ||
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| JPH0720099B2 (ja) | フレーム同期方法及び装置 | |
| JPH0656999B2 (ja) | フレ−ム同期方式及び装置 | |
| JPH0642666B2 (ja) | フレ−ム同期方式及び装置 | |
| JPH0712159B2 (ja) | 高次デイジタル伝送システム | |
| JPS62159933A (ja) | フレ−ム同期検出回路 | |
| JPH0191539A (ja) | フレーム同期方法 | |
| JPH0736553B2 (ja) | フレーム同期方法及び装置 | |
| JP2002077091A (ja) | 多重伝送装置、多重伝送方法及び多重伝送制御用ソフトウェアを記録した記憶媒体 | |
| JPH0813035B2 (ja) | フレーム同期方法及び装置 | |
| JP2541121B2 (ja) | Ｄｓ３フレ―ム送受信装置 | |
| JP2594765B2 (ja) | 時分割多重回路 | |
| JPH0722285B2 (ja) | フレーム同期方法および装置 | |
| JP2002176409A (ja) | 時分割多重信号の分離装置 | |
| JPH0734555B2 (ja) | フレーム同期装置 |