SE457308B - Kodningsfoerfarande vid oeverfoering av ett antal oeversamplade datakanaler jaemte anordning foer utfoerande av foerfarandet - Google Patents

Description

...a 10 15 20 25 457 398 rättande kodning och DC-balansering blir i allmänhet en mycket kostsam lösning i synnerhet som avkodningen pa mottagarsidan utförs pà motsvarande sätt, nämligen descrambling (eller blockavkodníng), felrättning och serie- parallellomvandling.

Exempel pà ett känt system som använder ett speciellt kodningsförfarande vid överföring över en optisk fiber är visat i US-patentet 4.216.266 vilket emeller- tid ej utnyttjar översamplat data.

REDOGÖRELSE FÖR UPPFNNINGEN l den inledningsvis nämnda kända lösningen för att överföra datakanaler över en fiberoptisk kabel används översamplat data, men varken synkroniseringen, den självrättande koden eller DC-balanseringen genom scrambling-descrambling är beroende av översamplíngen. Denna lösning blir därför onödigt komplicerad.

Enligt uppfinningen föreslas ett kodningsförfarande som bygger pa över- samplingen av datakanalerna och utnyttjar denna bättre än konventionell teknik.

Enligt det föreslagna kodningsförfarandet överförs datakanalerna i varannan ram med sitt sanna värde och i varannan ram med sitt inverterade värde. Detta gör att varje bitlucka som motsvarar en datakanal kommer att lika ofta ha värdet "ett" som "noll",_dvs en jämn DC-balans erhålls. Synkroniseringsdelen i koden består av en del som växlar värde och en del med bitar som har fasta värden. Kodningförfarandet är därvid kännetecknat sa som det frarngar av patentkravets 1 kännetecknande del. Ändamålet med kodningförfarandet enligt uppfinningen är att uppna a) synkronisering av ett antal oberoende asynlcona datakanaler, b) enkel och säker avkodning genom ett starkt synl-coniseringsvillkor, c) jämn DC-balans hos bitflödet, d) möjlighet till självrättning, e) överföring med lag tidsfördröjning. uaflu; . .J-.hn 10 15 20 25 3 457 388 FIGURFÖRTECKNING Uppfinningen skall närmare beskrivas med hänvisning till bifogad ritning i vilken Figur 1 visar ett förenklat blockschema över sändar/mottegarsidan hos ett fiberoptiskt dataöverföringssystem; Figur 2 visar ett schema över strukturen hos kodningsförfarandet enligt uppfinningen; Figur 3 visar ett tidsdiagram för ett antal datakanaler pa vilka kodnings- förfarandet enligt figur 1 tillämpats; Figur 4 visar ett förenklat blockschema över en FIS-omvandlare för kodnings- förfarandet enligt uppfinningen.

UTFÖRINGSFORMER Kodningsförfarandet enligt denna uppfinning kan tillämpas exempelvis pa ett sådant slags fiberoptiskt sändar- mottagarsystem som ingar i en fiberoptisk sekretesslänk visad i US-patentet 4.636.029. I en sadan länk finns en fiberoptisk multiplexor som kan överföra ett antal separata asynkrona eller synkrona datakanaler genom att kanalerna är helt oberoende av varandra. l det följande förutsättes att synkrona eller asynkrona datakanaler kan överföras över fiber- länken. Figur l visar i förenklad form en sändar-mottagarside som innehåller en multiplexor i form av en grindmatris 1, en signalnivaanpassningsenhet 2, en optisk sändenhet 3, en optisk mottagningsenhet 4, samt ett optiskt gränssnitt 5.

En oscillator 6 avger högfrekventa klocksignaler till multiplexorn 1. Mottagaren förutsätts ha ett taktregenerarande organ 7, exempelvis en PLL.

Till anpassningsenheten 2 inkommer fyra datakanaler från en datakälla, och dessa kanaler avges till multiplexorn 1 efter signalnivaanpassningen. Multi- plexorn mottar således i sändningsriktningen ett antal, i dett fall fyra parallella datakanaler som skall omvandlas till ett seriellt bitflöde. Detta bitflöde tillförs därefter den optiska sändenheten 3 där det omvandlas till ljuspulser före utsändning över fibern.

Med hänvisning till figur 2 som visar strukturen hos koden enligt uppfinningen, multiplexas ett antal oberoende datakanaler Dl,...Dn ihop till ett seriellt . . f. f... ...ußA4n .. .au ...z .n n--- 10 1s_ 20 25 30 457 308 bitflöde genom att varje datakanal tilldelas en speciell tidslucka pa i och för sig känt sätt. Efter datakanalerna Dl-Dn följer en synkroniseringsdel som bestar av ett antal bitar Fl, F 2,... med fasta värden och ett antal bitar Tl,... vilkas värde växlar sasom det förklaras nedan. Datakanalerna Dl-Dn, de fasta bitarna Fl, F2... och de växlande bitarna Tl,... bildar en ram Rl pa känt sätt. Det nya i kodníngsförfarandet är enligt figur 2 att datakanalerna 'Ö-l-D-ri som följer efter ramen Rl utgör de inverterade värdena av datakanalerna Dl-Dn. Datakanalerna D-í-D-ri tillhör en ny ram R2. Synkroniseringsdelen i ramen R2 bestar liksom i ramen Rl av ett antal bitar Fl, F2,... med fasta värden, vilka kan vara samma som bitarna Fl, F2,... i ram Rl, och ett antal bitar Tl,... vilka växlar och vilkas värde utgör inverterade värdet av bitarna Tl,... i ram Rl. Datakanalerna Dl,...,Dn överförs saledes i varannan ram Rl, RB med sitt sanna värde och i varannan ram R2, Rik... med sitt inverterade värde och synkroníseringsdelen bestar av en del som växlar och en del med bitar som har fasta värden.

Den del av synkroniseringsdelen som växlar (en eller ev flera bitar) byter värden mellan tva ramar Rl, R2. Pa detta sätt innehåller den del vars värde växlar information om datakanalerna i en aktuell ram Rl, R2 överförts med sina sanna eller inverterade värden. Den växlande delen Tl överförs liksom datakanalerna Dl-Dn sa att DC-balansen blir jämn. Den växlande delen bestar företrädesvis av en enda bit Tl (sasom visats i figur l) och är det enklaste och antagligen bästa sättet att realisera denna del.

Den fasta delen F 1, F2,... behövs för att en avkodare skall kunna hitta synkroniseringen och kunna plocka ut bitarna vid mottagning i det seriella bitflödet pa rätt datakanal. Mellan tva ramar Rl, RZ kommer värdet pa den växlande biten Tl och det överförda värdet pa samplet för respektive datakanal att växla mellan "noll" och "ett". Detta gäller emellertid inte just da data- kanalen växlar värde. Fasta bitar Fl, F2,... som normalt inte ändrar värde mellan olika ramar kan därför lätt hittas av en avkodare.

Om den fasta delen bestar av bitar i par där den ena har värdet "ett" och den andra värdet "noll" fas perfekt DC-balans. En fast bit är tillräcklig som fast del med da fas genom kodningen ej lika manga "nollor" som "ettor". Ett enkelt och fördelaktigt sätt att realisera den fasta delen Fl, FZ är att använda tva fasta bitar, exempelvis Fl="ett" och F2="noll". . - . ~ s. 10 15 20 25 30 5 457 302: Figur 3 visar närmare hur kodningsförfarandet enligt uppfinningen tillämpas pa fyra olika datakanaler Dl-Dß, vilkas värde antar "ett" och "noll". Figur 3 visar de fyra parallella oberoende datakanalerna som skall omvandlas och omkodas till ett seriellt bitflöde enligt figur 2. En klockpulsföljd cl alstrar ett antal flanker l, Z, 3,... vilka var och en samplar de olika datakanalerna Dl-Dll i tidsmultiplex. Flanken l samplar kanalen D1 och ger ett sampel "ett" (sant värde). Därefter samplar flanken 2 datakanalen D2 som ger samplet "ett" (sant värde). Klockpulsflanken 3 ger samplet "noll" (sant värde) för kanalen 3 och flanken ll ger samplet "noll" (sant värde). Därefter följer de bada fasta bitarna Fl och F2 och den växlande biten Tl. Fl och F2 kan exempelvis utgöras av Fl="ett" F 2="noll", och Tl="ett" som anges att datakanalerna Dl-Dls angivits med sina sanna värden. Därmed är ramen Rl kodad.

Klockpulsflanken 8 samplar nu ånyo kanalen Dl och ger värdet "ett". Detta värde skall inverteras, eftersom en ny ram R2 påbörjats. Därefter samples och inverteras kanalerna D2-D4 på liknande sätt vid klockpulsflankerna 9, 10 och ll, varefter följer de bada fasta bitarna Fl och F'2 (flankerna 12, 13) och den växlande biten Tl (flank 14) som nu är "no1l", vilket anger att värdet pâ datakanalerna är inverterat. De streckade pulserna i det andra kodordet för kanalerna äfD-ÃDÉ och D] anger de samplade värdena "ett" före invertering.

Figurll visar blockschemat för en parallell-serieomvandlare som utför kod- ningsförfarandet enligt uppfinningen. Som exempel väljes har fem datakanaler Dl-DS, och tvâ fasta synkroniseringsbitar Fl=l och F2=Ü samt en växlande bit Tl. Totala antalet bitar i_en ram blir alltsa atta. “ Omvandlaren enligt figur 4 innehåller tre block l, 2 och 3 jämte en frekvens- delare 4 som neddelar frekvensen hos klocksignalen cl med en faktor 8 svarande mot antalet bitar i en ram Rl, R2.

Blocket 1 utgör synkroniseringsdelen vilken styrs av klocksignalen cl. Därvid utförs i blocket 1 sampling och synkronisering av de inkommande asynkrona datakanalerna Dl-DS med en frekvens som är mycket högre än datakanalernas bitfrekvens. Exempelvis är klockfrekvensen 2,45% MHz medan datahastigheten är 19, 2 kbit/s. Synkroniseringsblocket l, avger säledessynkront datakanalernas Dl-DS sanna (G) och inverterade värde (Ö). 10 15 20 25 30 457 sne 6 Blocket 2 utgör kodníngsdelen, vilken klockas i takt med varje ram RL R2,... d v s med en attondedel av klockfrekvensen. Blocket 2 koder därvid datakanalerna Dl-DS under en tid som motsvarar en ram så att över dess fem utgångar datakanalerna uppträder med sitt sanna värde under en viss ram Rl och med sitt inverterade värde under den därpå följande ramen R2.

Blocket 3 utgör multiplexordelen som omvandlar de från kodningsdelen i parallellform erhåller värdena på datakanalerna till serieform. Detta sker i takt med klockfrekvensen cl. Blocket 3 är anslutet till en hög och en låg potential för att bilda de båda fasta bitarna Fl, FZ i synkroniseringsordet och dessutom tillförs den neddelade klockfrekvensen cl/8 för att bilda den växlande biten Tl.

De fem databitarna med värdet G eller Ö, synkroniseringsbitarna Fl, F2 och den växlande biten Tl införs således parallellt in i blocket 3 och klockas ut i serieform över utgången i takt med klocksignalen cl.

Blocket 1 består av ett antal D-vippor lika med antalet datakanaler, dvs.fem.

Varje D-vippa mottar och klockar en datakanal i takt med de inkommande högfrekventa klockpulserna cl, jämför figur 3. Både G1- och ö-utgångarna hos varje vippa utnyttjas, eftersom det sanna och det inverterade värdet hos respektive kanal skall bildas under varannan ram.

Utgangarna (lö från varje vippa i blocket l ansluts till blocket 2, som består av i detta fall fem sa kallade mux-víppor. Varje sådan vippa har en O,l-ingang, varvid O-ingangen hos den .första vippan ansluts till G-utgangen hos vippan i block 1 och l-ingangen ansluts till Ö-utgangen. Nästa vippa' i blocket 2 ansluts med sin Û-ingang till š-utgangen hos motsvarande vippa i blocket 1 och med var sin l-ingång till (SI-utgången hos samma vippa i blocket 1. (Ll-ingangerna hos vipporna i block 2 ansluts således omväxlande till G- respektive ö-utgång- arna hos vipporna i block 2.

Frekvensdelaren 4 mottar ldoclqnulserna cl och neddelar dessa med en faktor B (lika med antalet bitar i en ram). Den neddelade klocksekvensen tillförs klockingangarna hos mux-vipporna i blocket 2 så att dessa över sina utgangar avger icke-inverterade databitar under en ram och inverterade databitar under nåstliggande ram för varje datakanal.

Blocket 3 innehaller sju mux-vippor av vilka fem var och en över sin Û-ingång 10 '15 20 7 457 asus mottar databitarna fran mux-vipporna i blocket 2. Vidare innehåller blocket 4 åtta D-vippor, av vilka D-ingångarna hos de sju översta är anslutna till utgangarna av mux-vipporna i blocket 3. D-vipporna klockas av den hög- frekventa klockan cl och deras 'Ö-utgang är ansluten till Lingangen hos mux-vipporna i blocket 3. Mux-vipporna i detta block klockas av den neddelade klockfrekvensen cl/B och deras inverterande utgångar är anslutna till D-ingång- arna hos respektive D-vippa i blocket. Fran utgången av den D-vippa som svarar mot datakanalen Dl fas ett seriellt bitflödeenligt figur 3. De båda fasta synkroniseringsbitarna fås genom att ställa den sjätte och sjunde muíx-vlppans O-ingångar i blocket 3 pa "hög" respektive lag", vilket motsvarar att F' l="ett" och F2="noll". Till den åttonde D-vippan, vars inverterade utgång är ansluten till l-ingangen hos den sjunde mux-vippan ansluts ingången "växl" över vilken klocksignalen cl/ 8 uppträder.

Hela parallell-serieomvandlingen är helt synkron, dvs alla vippor klockas samtidigt från en och samma klocka cl.

Den fasta synkroniseringsbiten Fl,F2 kan även användas för att överföra data om detta data översamplas tillräckligt ofta.

Om de inkommande kanalerna Dl-Dn är synkrona med varandra och har jämn DC-balans kan de överföras utan översampling. Da kan emellertid inget data överföras på de fasta synkroniseringsbitarna.

Claims (3)

10 10 15 457 308 PATENTKRAV
1. l. Kochingsförfarande för överföring av ett antal (n) översamplade data- kanaler (Dl, DZ, D3, Dä) vid multiplexering från ett motsvarande antal parallella kanaler till ett seriellt bitflöde som utgörs av en serie ramar (Rl,R2) vilka var och en bestar av datakanaler (Dl-Dli) och en synkroniseringsdel (S), varvid datakanalerna tilldelas var för sig en speciell tidslucka kä nne - t e c k n a t av att datakanalerna (Dl-Dli) överförs i varannan ram (Rl) med sitt sanna värde (0110) och i varannan ram (R2) med sitt inverterade värde (1001) samt att den mellan datakanalerna (DI-Dä) i en ram och datakanalerna (DI-Dä) i nästa ram befintliga synkroniseringsdelen har åtminstone en fast del (FLFZ) och en del (Tl) som växlar mellan tva ramar (Rl,R2), i beroende av om datakanalerna överförs med sitt sanna respektive sitt inverterade värde.
2. 3. Kodningsförfarande enligt patentkrav 1, k ä n n e t e c k n a t av att synkroniseringsdelen omfattar tre bitar (Fl,F2,T1) av vilka tva bitar (Fl,F2) har ett fast tillstånd (1,0) oberoende av vilken ram som kodats, och en bit (Tl) vars tillstånd växlar mellan tva pa varandra följande ramar i beroende av om datakanalerna överförs med sitt sanna respektive sitt inverterade värde.
3. 3. Anorching för utförande av förfarandet enligt patentkrav l vid överföring av ett antal (n) översamplade datakanaler (DI-DS, Figur li) genom multiplexe- ring fran ett motsvarande 'antal parallella kanaler till ett seriellt bitflöde som utgörs av en serie ramar (Rl,R2,...), vilka var och en bestar av datakanalerna (DI-DS) och en synkroniseringsdel (S), varvid datakanalerna tilldelas var för sig en speciell tidslucka, k ä n n e t e c k n a d av en parallell-serie-omvandlare (Figur 4), vilken innehåller en synkroniseringsenhet (1) för att synkronisera de inkommande och i ramar tidsmultiplexerade detakanalerna (DI-DS) till en högfrekvent klocksignal (cl), en kochingsenhet (2) för att under en viss ram (Rl) avge datakanalernas sanna värde och under den efterföljande ramen (RZ) avge datakanalernas inverterade värde, samt en multiplexorenhet (3) för omvandling av de från kodningsenheten (2) erhallna värdena pa datakanalerna (Di-DS, Ül-Öçfi) till serieform i takt med klocksignalen varvid i takt med varje ram (Rl, R2) ett antal fasta synkroniseringsbitar (F1,F2) och åtminstone en växlande bit (Tl) införs för att ange om datakanalerna uppträder med sitt sanna eller inverterade värde.