JP6325264B2 - シリアルデータの送信回路および受信回路、それらを用いた伝送システム、電子機器、シリアルデータの伝送方法 - Google Patents

Description

本発明は、ＣＤＲ（Clock Data Recovery）回路を利用したシリアルデータの伝送技術に関する。

少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ伝送としては、シリアルデータとクロック信号を別々の伝送ラインで伝送する方式と、シリアルデータにクロック信号を重畳する方式と、が知られている。

前者の方式は、クロック同期方式とも称され、ＬＶＤＳ（Low Voltage Differential Signaling）バスやＩ^２Ｃ（Inter IC）バスなどで採用されている。この方式は、クロック信号のジッタ、あるいは、シリアルデータとクロック信号の伝搬遅延差の影響により、クロック信号とシリアルデータの同期性が失われるため、１Ｇｂｐｓを超える高速データ伝送は困難である。

これに対して、シリアルデータにクロック信号を埋め込む方式では、送信回路において、シリアルデータに所定の規則でビット変化が発生するようにエンコードされる。受信回路は、シリアルデータに埋め込まれたクロック信号を再生する。このことから、ＣＤＲ（Clock Data Recovery）方式とも称される。ＣＤＲ方式では、シリアルデータとクロック信号の同期性の問題が解決されるため、より高い伝送レートが実現できる。

特開２０００−７８０２７号公報 特開２００７−９６９０３号公報 特開２０１２−１２０１００号公報

シリアル伝送にともなうＥＭＩ（Electromagnetic Interference）の問題を解決するために、送信側においてシリアルデータをスクランブル処理し、伝送チャネルを伝搬するシリアルデータをランダム化することにより、スペクトルを拡散する場合がある（たとえば特許文献３参照）。

図１は、従来のスクランブル処理をともなうシリアル伝送のデータフォーマットを示す図である。データの最小単位を１ワードと称する。８Ｂ１０Ｂ符号化を用いる場合、１ワードは１０ビットであり、そのうち８ビットが情報にあたるデータであり、残りの２ビットが、クロック信号を埋め込むための冗長ビットとなる。

画像データ（ピクセルデータ）は、スクランブルされた後に、８Ｂ１０Ｂ符号化される。こうして生成されたワードをＤシンボルと称する。また複数のＤシンボルの間には、等間隔で、スクランブルの制御用のコード（Ｋシンボル）が挿入される。たとえば、１０ワードに１回の割合で、Ｋシンボルが挿入される。

送信回路は、所定のサイクル（たとえば１ワードごと）で変化する疑似乱数を生成し、疑似乱数をもちいて、画像データにスクランブル処理を施す。Ｋシンボルは、第１（初期化）コードＫ０と、第２コード（同期コード）Ｋ１を含む。初期化コードＫ０は、スクランブル処理の周期（たとえば１０００ワード）ごとに１回挿入される。初期化コードＫ０は、疑似乱数の初期化のタイミングを示す。残りのＫシンボルは、同期コードＫ１に割り当てられる。

受信回路は、Ｋシンボルを参照することにより、送信回路と同期をとり、送信回路で生成された疑似乱数と同じ疑似乱数を生成し、これを用いて受信したデータをデスクランブルする。

ここで送信回路と受信回路の同期が失われると、送信回路と受信回路で生成される疑似乱数が不一致となり、正しくデスクランブルできなくなる。つまり、スクランブル周期の途中で同期が失われると、受信エラーが発生する。

同期コードＫ１は、１０ワードに１回の割合で含まれる。したがって、送信回路と受信回路の同期が失われた場合であっても、前後５ワード以内の同期ずれであれば、次の同期コードＫ１の正常な受信により、現在の正しいワード位置を知ることができ、同期を再確立するとともに、疑似乱数を正しい値に戻すことができる。しかしながら、前後５ワードを超える同期ずれが発生すると、同期コードＫ１を用いても正しいワード位置を復元することができず、次に正しく初期化コードＫ０を受信するまでの間、同期エラーが持続する。

たとえば、表示パネルを備える電子機器においては、画像データ（動画、静止画を含む）が格納されるフレームメモリから、表示パネルのドライバ回路に画像データを伝送する際に、シリアルデータ伝送が利用される。画像データの１ラインを単位周期としてスクランブル処理を行った場合、あるラインのデータ伝送の途中で、１０ワードを超える同期エラーが発生すると、そのラインのそれ以降の画像データが正しく表示できなくなり、画像の乱れとしてユーザに視認されてしまう。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、伝送エラーが生じた場合でも、短時間で送受信間の同期状態を確立し、デスクランブルを再開可能な伝送技術の提供にある。

本発明のある態様は、クロック信号が重畳されたシリアルデータを送信する送信回路に関する。送信回路は、送信すべき情報を含むパラレルデータにスクランブル処理を施し、所定方式の符号化によりクロック信号が埋め込まれたＤシンボルを生成するとともに、連続する所定数個のＤシンボルと、スクランブル処理に関する同期制御コードであるＫシンボルと、を交互に配置して出力するエンコーダと、エンコーダから出力されるＤシンボルおよびＫシンボルをシリアルデータに変換するパラレルシリアル変換器と、を備える。スクランブル処理の１周期に含まれる複数のＫシンボルは、第１コード、第２コードおよび第３コードを含む。第１コードは、スクランブル周期の開始を示す。第２コードは、第１コード以外の残りに対して、等間隔に割り当てられる。第３コードは、第１コードおよび第２コード以外の残りに割り当てられる。

スクランブル処理を行う場合、受信回路は、Ｋシンボルにもとづいて送信回路との同期をとり、デスクランブル処理を行う。この態様によれば、受信エラーが発生し、第３コードの周期を超えた同期エラーが生じたとしても、第２コードの間隔を超えない範囲での同期エラーであれば、次の第１コードの受信を待たずともとも、次の第２コードにもとづいて現在のシリアルデータの位置を補正することができる。これにより、伝送エラーが生じた場合でも、短時間でデスクランブル可能な同期状態を再確立することができる。

パラレルデータは、画像データを構成するピクセルデータを含んでもよい。スクランブル処理の周期は、画像データの１ラインを単位としてもよい。
第２コードが、１ラインにＭ個挿入されているとすると、画像の乱れが生ずる領域を、１／Ｍライン以下に抑えることができる。

本発明の別の態様は、クロック信号が重畳されたシリアルデータを受信する受信回路に関する。シリアルデータは、送信すべき情報を含むパラレルデータにスクランブル処理を施した上で、所定方式の符号化によりクロック信号が埋め込まれたＤシンボルと、複数のＤシンボルごとに等間隔に挿入されたスクランブル処理に関する同期制御コードであるＫシンボルと、を含む。スクランブル処理の１周期に含まれる複数のＫシンボルは、スクランブル処理の周期に１回挿入される第１コードと、第１コードより短い間隔で挿入された第２コードと、第１コードおよび第２コード以外の残りの箇所に挿入された第３コードと、を含む。受信回路は、シリアルデータをパラレルデータに変換するシリアルパラレル変換器と、パラレルデータがＤシンボルであるかＫシンボルであるかを判定し、（i）Ｄシンボルであるとき、デコードおよびデスクランブル処理を施し、（ii)Ｋシンボルであるとき、第１コードから第３コードのいずれであるかを判定し、判定されたコードにもとづいて、デスクランブル処理を、送信回路におけるスクランブル処理と同期させるデコーダと、を備える。

この態様によると、受信エラーが発生し、第３コードの周期を超えた同期エラーが生じたとしても、第２コードの周期を超えない範囲の同期エラーであれば、次の第１コードの受信を待たずともとも、次の第２コードにもとづいて現在のシリアルデータの位置を補正することができる。これにより、受信エラーの時間を短縮し、表示パネルに表示される画像の乱れを抑制できる。

パラレルデータは、画像データを構成するピクセルデータを含んでもよい。スクランブル処理の周期は、画像データの１ラインを単位としてもよい。

パラレルデータは、画像データを構成するピクセルデータを含んでもよい。受信回路は、シリアルパラレル変換器により生成されるパラレルデータにもとづいて、当該パラレルデータが正しいデータであるか誤ったデータであるかを判定するエラー検出器と、エラー検出器によってパラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれるピクセルデータを保持しておく訂正用バッファと、エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、訂正用バッファに格納されたピクセルデータに応じた値に置換する補正部と、をさらに備えてもよい。
画像データを構成するひとつのピクセルに注目すると、そのピクセルの輝度は、その近傍のピクセルの輝度に近い場合が多く、あるいは、同一ピクセルの１フレーム前の輝度に近い場合が多い。この態様では、過去において正しいと判定されたパラレルデータに含まれるピクセルデータを、正しい輝度を示すピクセルデータとして保持しておく。これにより、誤っていると判定されたパラレルデータに含まれるピクセルデータ、つまり誤った輝度を示すピクセルデータを、正しい輝度を示すピクセルデータから復元することができ、画像の乱れを抑制できる。

エラー検出器は、デコーダのデコード結果にもとづいて、パラレルデータが正しいデータであるか誤ったデータであるかを判定してもよい。

送信回路において、シリアルデータにパラレルシリアル変換される前のパラレルデータは、誤り検出用の少なくともひとつのビットを含んでもよい。エラー検出器は、誤り検出用の少なくともひとつのビットにもとづいて、パラレルデータが正しいデータであるか誤ったデータであるかを判定してもよい。

シリアルデータにパラレルシリアル変換される前のパラレルデータは、時間的に規則的に変化する同期信号を含んでもよい。エラー検出器は、パラレルデータに含まれる同期信号をその期待値パターンと比較することにより、パラレルデータが正しいデータであるか、誤ったデータであるかを判定してもよい。

ある態様の受信回路は、同期信号をその期待値パターンと比較し、同期信号が期待値パターンと異なるとき、同期信号を期待値にもとづいて補正する同期信号生成部をさらに備えてもよい。
これにより、同期信号に伝送エラーが発生した場合であっても、正しく画像を表示できる。

受信回路および送信回路はそれぞれ、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、伝送システムに関する。伝送システムは、上述のいずれかの送信回路と、上述のいずれかの受信回路と、を備える。

本発明の別の態様は、電子機器に関する。電子機器は、上述の伝送システムを備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、伝送エラーが生じた場合でも、短時間で、デスクランブル可能な同期状態を再確立することができる。

従来のスクランブル処理をともなうシリアル伝送のデータフォーマットを示す図である。 実施の形態に係る伝送システムのブロック図である。 図３（ａ）、（ｂ）は、エンコーダが生成するＤシンボル、Ｋシンボルの配置を示す図である。 図４（ａ）、（ｂ）は、従来の伝送システムの動作波形図であり、図４（ｃ）は、図２の伝送システムの動作波形図である。 変形例１に係る伝送システムのブロック図である。 第１の補正処理を示す図である。 変形例２に係る伝送システムのブロック図である。 電子機器を示す斜視図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る伝送システム１０のブロック図である。伝送システム１０は、表示装置を有する電子機器１に利用される。電子機器１は、伝送システム１０に加えて、画像処理装置１２および表示装置１４を備える。画像処理装置１２は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）であって、表示装置１４に表示すべき画像データ（静止画、動画を含む）を生成する。多くの電子機器１において、画像処理装置１２と表示装置１４は離間して配置される。伝送システム１０は、画像処理装置１２から表示装置１４へ画像データを伝送する。

伝送システム１０は、送信回路２０、伝送チャネル１８、受信回路３０を備える。送信回路２０と受信回路３０は、伝送チャネル１８を介して、画像データを構成するピクセルデータをシリアル形式に変換して高速シリアル伝送を行う。クロック信号は、伝送チャネル１８を構成するシリアルレーンＬＳを伝搬するシリアルデータに埋め込まれる。図１には、単一のシリアルレーンＬＳのみが示されるが、複数のシリアルレーンがパラレルに設けられる場合もある。

画像データを構成するピクセルデータ（以下、ＲＧＢデータとも称する）は、そのピクセルに含まれるＲ、Ｇ、Ｂ３色のサブピクセルの輝度データ（以下、サブピクセルデータあるいはＲデータ、Ｇデータ、Ｂデータと称する）で構成される。送信回路２０は、画像処理装置１２からＲＧＢデータと、それと同期したピクセルクロックＣＫＰＸを受ける。ピクセルクロックＣＫＰＸの周期は、ＲＧＢデータの生成周期に比例する。

また送信回路２０は、ＲＧＢデータに付随して画像処理装置１２により生成された同期信号ＳＹＮＣをさらに受ける。同期信号ＳＹＮＣは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号ＤＥを含む。なお、後述するＫシンボルを用いる場合、データイネーブル信号ＤＥは省略することも可能である。

送信回路２０は、送信ピクセルバッファ２００、エンコーダ２０４、パラレルシリアル変換器２０６、ＰＬＬ（Phase Locked Loop）回路２１０を備え、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。

送信ピクセルバッファ２００は、画像処理装置１２から出力された表示装置１４に送信すべき情報、すなわちピクセルデータＲＧＢおよび同期信号ＳＹＮＣを、ピクセルクロックＣＫＰＸを利用してラッチし、保持する。ピクセルデータＲＧＢおよび同期信号ＳＹＮＣは、８ビットを単位として送信ピクセルバッファ２００に格納される。

エンコーダ２０４は、送信ピクセルバッファ２００に保持される８ビットのパラレルデータにスクランブル処理を施す。そしてスクランブル処理されたデータを所定の方式（たとえば８Ｂ１０Ｂ）で符号化し、冗長ビットを付加することによりクロック信号を埋め込む。こうして生成されたデータを、Ｄシンボル（Ｄコートとも称する）。

送信ピクセルバッファ２００は、ピクセルデータＲＧＢおよび同期信号ＳＹＮＣを、１０ビットを単位として格納してもよい。この場合、１０Ｂ１２Ｂ符号化が用いられる。

加えて、エンコーダ２０４は、所定数個のＤシンボルごとに、等間隔に同期制御コードであるＫシンボル（Ｋコードともいう））を挿入する。エンコーダ２０４からは、連続する所定数（ｐ−１）個（ｐは整数）のＤシンボルと、１個のＫシンボルと、が交互に配置された態様で出力される。つまりＫシンボルの周期（Ｋコード周期Ｔｋ）は、ｐワードとなる。本実施の形態においてｐ＝１０とする。

Ｋコードは、Ｄコードと区別可能に定められる。たとえば８Ｂ１０Ｂ符号化や１０Ｂ１２Ｂ符号で生成されたＤコードは、所定ビット数に１回の割合でレベル遷移が発生する。したがって、Ｋコードは、所定数ビットを超えるビット数にわたり、１または０を持続するように生成してもよい。

スクランブル処理について説明する。エンコーダ２０４は、所定のワード数ｑ（以下、スクランブル周期Ｔｓという）ごとに初期化され、所定のワード数ｒ（以下、遷移周期Ｔｔという）ごとに変化する疑似乱数（スクランブルコード）を生成し、疑似乱数をもちいて、送信ピクセルバッファ２００に格納されたデータにスクランブル処理を施す。本実施の形態では、スクランブル周期Ｔｓは、ｑ＝１０００ワードとする。また遷移周期Ｔｔはｒ＝１ワードであるが、変形例において、ｒを２以上としてもよい。

疑似乱数の生成には、線形フィードバックシフトレジスタＬＦＳＲ（Linear Feedback Shift Register）を利用してもよい。この場合、レジスタ内のデータは、遷移周期Ｔｔごと、つまり１ワードごとにシフトすることとなる。エンコーダ２０４は、疑似乱数とパラレルデータのＸＯＲ（排他的論理和）をとることで、スクランブル処理を施してもよい。なお、スクランブル処理の具体的な方法は、特に限定されない。

図３（ａ）、（ｂ）は、エンコーダ２０４が生成するＤシンボル、Ｋシンボルの配置を示す図である。図３（ａ）に示すように、スクランブル周期Ｔｓ内には、１個のＫシンボルＫと、連続する複数（ｐ−１）個のＤシンボルが、交互に配置される。スクランブル周期Ｔｓにはｍ（＝ｑ／ｐ）個のＫシンボルが含まれる。本実施の形態では、ｍ＝１００となる。

図３（ｂ）は、図３（ａ）からＫシンボルのみを抜き出して示している。スクランブル周期Ｔｓに含まれる複数ｍ個のＫシンボルは、互いに区別可能な、第１コード（以下、初期化コード）Ｋ０、第２コード（以下、上位同期コード）Ｋ２、第３コード（以下、下位同期コード）Ｋ１を含む。

初期化コードＫ０は、スクランブル周期Ｔｓの開始を示す。
上位同期コードＫ２は、初期化コードＫ０以外の残りに対して、等間隔に割り当てられる。
下位同期コードＫ１は、初期化コードＫ０および上位同期コードＫ２以外の残りに割り当てられる。

初期化コードＫ０は、１番目のＫシンボルであり、上位同期コードＫ２は、Ｋシンボルの所定数ｎ個ごとに１個割り当てられる。つまり、（１＋ｎ×ｊ）番目のＫシンボルが上位同期コードＫ２となる。ただし、ｊ＝０，１，２，…である。残りのＫシンボルは下位同期コードＫ１に割り当てられる。本実施の形態では、ｎ＝４とする。

つまり、初期化コードＫ０の周期である第１周期Ｔ１は、スクランブル周期Ｔｓと等しく、ｑワードである。下位同期コードＫ１の周期である第３周期Ｔ３は、Ｋコード周期Ｔｋと等しく、ｐワードである。上位同期コードＫ２の周期である第２周期Ｔ２は、Ｔｋ×ｎと等しく、ｐ×ｎワードである。

ＰＬＬ回路２１０は、ピクセルクロックＣＫＰＸを逓倍して、シリアルクロックＣＫＳを生成する。パラレルシリアル変換器２０６は、シリアルクロックＣＫＳと同期して、エンコーダ２０４から出力されるＤシンボルあるいはＫシンボルを順次、パラレルシリアル変換する。差動ドライバ２０８は、シリアルデータＳＤをシリアルレーンＬＳに出力する。

続いて受信回路３０について説明する。受信回路３０は、差動レシーバ３００、ＣＤＲ回路３０１、シリアルパラレル変換器３０２、デコーダ３０６、受信ピクセルバッファ３０８、クロック生成部３１０を備え、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。

差動レシーバ３００は、シリアルデータＳＤを受信し、各ビットのハイレベル、ローレベルを判定する。ＣＤＲ回路３０１は、差動レシーバ３００の出力を監視し、シリアルデータＳＤに埋め込まれたクロック信号を抽出して、サンプリングクロックＣＫＳを再生する。

シリアルパラレル変換器３０２は、差動レシーバ３００が受信したシリアルデータＳＤをパラレルデータに変換する。シリアルパラレル変換器３０２の出力は、ＤシンボルまたはＫシンボルとなる。

デコーダ３０６は、Ｄシンボルについては、８Ｂ１０Ｂ復号を行う。デコーダ３０６は、エンコーダ２０４に含まれる疑似乱数生成手段と同じ手段（たとえばＬＦＳＲ）を有する。デコーダ３０６は、Ｋシンボルにもとづいて、送信回路２０で使用されているのと同期して遷移する疑似乱数を生成し、それを用いてＤシンボルをデスクランブルする。具体的には、初期化コードＫ０を受信すると、疑似乱数を初期化し、その後、１ワードごとに疑似乱数を変化させていく。

クロック生成部３１０は、送信回路２０側のピクセルクロックＣＫＰＸと同一の周波数を有するピクセルクロックＣＫＰＸを生成する。受信ピクセルバッファ３０８よりも下流の処理は、ピクセルクロックＣＫＰＸと同期して行われる。

受信ピクセルバッファ３０８は、デコーダ３０６によりデコードされた同期信号ＳＹＮＣおよびピクセルデータＲＧＢを格納する。これらの情報は、表示装置１４に順次出力される。

以上が伝送システム１０の構成である。続いてその動作を説明する。

図４（ａ）、（ｂ）は、従来の伝送システムの動作波形図であり、図４（ｃ）は、図２の伝送システム１０の動作波形図である。

図４（ａ）、（ｂ）を参照し、あらためて従来の伝送システムの問題点を説明する。上述のように、スクランブル周期の先頭に、初期化コードＫ０が挿入され、その後、同期コードＫ１が挿入される。Ｘ_０−９、Ｘ_{１０−１９}、…は、送信回路のエンコーダで生成される疑似乱数（ＴＸ）および受信回路のデコーダで生成される疑似乱数（ＲＸ）を示す。疑似乱数は、初期化コードＫ０を受信すると、Ｘ_０に初期化され、その後、１ワードごとに、Ｘ_１、Ｘ_２、Ｘ_３…と遷移する。Ｋシンボルを正しく受信すると、受信側の疑似乱数Ｘは、送信側のそれと一致する。

ところが、あるサイクルｔ０において伝送エラーが発生し、同期コードＫ１の受信に失敗すると、送信回路のスクランブラと受信回路のデスクランブラの同期が失われ、疑似乱数Ｘが不一致となり、復号エラーが生ずる。

図４（ａ）には、６０〜７０ワードの間で、Ｋコード周期Ｔｋより短い伝送エラーが発生した状態が示される。この場合、時刻ｔ０に伝送エラーが生じてから、次に同期コードＫ１を正しく受信するまでの時刻ｔ１の間、復号エラーが持続する。同期コードＫ１を正しく受信した時刻ｔ１以降は、正しくデータをデスクランブルできる。

図４（ｂ）には、６０〜８０ワードの間で、Ｋコード周期Ｔｋより長い同期エラーが発生し、同期コードＫ１の受信に失敗した状態が示される。一旦、同期コードＫ１の受信に失敗すると、次に初期化コードＫ０を正しく受信するまでの間、受信回路においてシリアルデータの位置を知ることはできない。つまり長期間にわたり、復号エラーが持続することとなってしまう。

図４（ｃ）を参照し、図２の伝送システム１０の利点を説明する。
ある時刻ｔ０に伝送エラーが発生し、送受信回路間の同期が失われると、復号エラーが生ずる。
時刻ｔ１に、送信回路２０から次の上位同期コードＫ２が送信され、受信回路３０が正しく受信する。上述のように、初期化コードＫ０が、ｉ番目に割り当てられ、上位同期コードＫ２がＫシンボルｎ個ごとに１回割り当てられる場合に一般化すると、上位同期コードＫ２は、（ｉ＋ｎ×ｊ）番目のＫシンボルに割り当てられることとなり、（ｉ＋ｎ×ｊ）×ｐ番目のワードに割り当てられることとなる。つまり受信回路３０は、上位同期コードＫ２が発生すべきシリアルデータの位置を知っているから、上位同期コードＫ２にもとづいて現在のシリアルデータの位置を補正し、疑似乱数を正しい値Ｘ_４０に戻す。これにより、時刻ｔ１以降は、正しいデスクランブルが可能となる。以上が伝送システム１０の動作である。

実施の形態に係る伝送システム１０によれば、初期化コードＫ０よりも高い頻度（短い間隔）で、上位同期コードＫ２を挿入することにより、上位同期コードＫ２の周期Ｔ２より短い伝送エラーにともなう復号エラーの持続時間を、上位同期コードＫ２の周期以内に短縮することができる。これにより、画像の乱れが、ユーザに認識されるのを防止できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

（変形例１）
図５は、変形例１に係る伝送システム１０ａのブロック図である。
送信回路２０ａは、図２の送信回路２０と同様である。８Ｂ１０Ｂあるいは１０Ｂ１２Ｂ符号化により生成されるシリアルデータは、受信回路３０ａにおいて、伝送エラーを検出可能なフォーマットであるといえる。

受信回路３０ａは、図２の受信回路３０に加えて、エラー検出器３１２、同期信号生成部３１４、訂正用バッファ３１６、エラー補正部３１８を備える。

エラー検出器３１２は、シリアルパラレル変換器３０２により生成されたパラレルデータにもとづいて、伝送エラーの有無を判定する。エラー検出器３１２は、伝送エラーが検出されると、パラレルデータが正しくないものと判定し、伝送エラーが検出されない場合、パラレルデータが正しいものと判定する。上述のように、８Ｂ１０Ｂあるいは１０Ｂ１２Ｂ符号化を用いた場合、Ｄシンボルがとるべきパターンは定まっている。またＫシンボルがとるべきパターンも定まっている。したがって受信したデータが、いずれのパターンとも一致しない場合、伝送エラーと判定することができる（デコードエラー）。

また上述のように、送信回路２０ａにおいて、Ｄシンボルにはスクランブル処理が施されている。したがってデコーダ３０６によるデスクランブル処理によってエラーが検出された場合、エラー検出器３１２は、伝送エラーが発生したものと判定してもよい（スクランブルエラー）。

同期信号生成部３１４は、同期信号ＳＹＮＣを受け、表示装置１４に同期信号ＳＹＮＣを出力する。ここで同期信号ＳＹＮＣ、具体的には、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、イネーブル信号ＤＥは、時間的に規則的に変化する。つまり受信回路３０は、各ピクセルにおいて、同期信号ＳＹＮＣがとるべき正しい値（期待値パターン）を予測することができる。そこでエラー検出器３１２は、同期信号ＳＹＮＣをその期待値パターンと比較することにより、パラレルデータが正しいデータであるか、誤ったデータであるかを判定する。

たとえば、ある同期信号ＳＹＮＣについて、連続する４ピクセルに着目する。同期信号ＳＹＮＣは、連続する４ピクセル内で２回遷移することは起こりえない。したがって、同期信号ＳＹＮＣのレベル遷移（エッジ）に着目し、連続する４ピクセル内で、２回以上のレベル遷移を検出した場合、伝送エラーと判定してもよい（同期エラー）。

加えて、同期信号生成部３１４は、同期信号ＳＹＮＣと期待値パターンの比較結果にもとづいて、同期信号ＳＹＮＣを補正してもよい。つまり受信した同期信号ＳＹＮＣが、期待値パターンから外れたときは、期待値パターンにもとづいて同期信号ＳＹＮＣを補正してもよい。これにより、同期信号ＳＹＮＣに伝送エラーが生じた場合であっても、正しい同期信号ＳＹＮＣを再生し、画像を正しく表示できる。

訂正用バッファ３１６は、エラー検出器３１２によってパラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれるピクセルデータＲＧＢを保持しておく。たとえば訂正用バッファ３１６は、現在受信したピクセルからさかのぼって１ライン分のピクセルデータを保持するラインバッファである。たとえば表示装置１４が、６４０×４８０ピクセルの表示領域を有する場合、ラインバッファは直前の連続する６４０ピクセル分のピクセルデータＲＧＢを保持する。あるピクセルに対して、正しくないピクセルデータＲＧＢが発生した場合、ラインバッファには、その近傍のピクセルの正しいピクセルデータＲＧＢを格納してもよい。

エラー補正部３１８は、エラー検出器３１２によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータＲＧＢを、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’に応じた値に置換する。

補正されたＲＧＢデータは、後段の表示装置１４に供給される。

以上が伝送システム１０ａの構成である。続いてその動作を説明する。

上述のように、伝送チャネル１８を伝送するシリアルデータＳＤ１〜ＳＤ４は、受信回路３０によりエラー検出可能な形式を有している。そしてエラー検出器３１２は、誤り検出符号ＥＤＢにもとづいて、伝送エラーを検出する。

訂正用バッファ３１６に格納されるピクセルデータは、エラー検出器３１２によるエラー検出の有無に応じて更新されていく。エラー補正部３１８は、伝送エラーが検出されるとき、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’を選択し、伝送エラーが検出されないとき、受信ピクセルバッファ３０８のピクセルデータＲＧＢ’を選択し、選択されたピクセルデータに応じた値を、表示装置１４に出力する。

エラー補正部３１８の処理について説明する。

（第１の補正処理）
図６は、第１の補正処理を示す図である。たとえばエラー補正部３１８は、エラー検出器３１２によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータＲＧＢを、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’に置換する。図６において座標（Ｘ，Ｙ）は、現在受信しているピクセルを示す。ピクセルデータＲＧＢ’は、エラーが検出されたピクセルの近傍のピクセルのデータである。近傍のピクセルとは、水平方向に（左方向に）隣接するピクセルＰ_Ｈであってもよいし、ひとつ前のラインに垂直方向（上方向）に隣接するピクセルＰ_Ｖであってもよい。

なお、１行目のピクセルについては、上方向に隣接するラインが存在しない。そこで、訂正用バッファ３１６は、１フレーム前の１行目のピクセルデータをさらに保持してもよい。これにより、過去のフレームデータＦＲにもとづいて、補正が可能となる。

（第２の処理）
エラー補正部３１８は、エラー検出器３１２によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータＲＧＢを、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’から演算される値に置換する。たとえば現在のピクセル（Ｘ，Ｙ）の近傍の複数のピクセルのデータＲＧＢ’を平均した値を利用してもよい。

（第３の処理）
訂正用バッファ３１６は、１ライン分ではなく、１フレーム分のピクセルデータを保持してもよい。この場合、１フレーム前の同一ピクセルのピクセルデータを参照して、現在の誤ったデータを補正できる。

以上が伝送システム１０ａの動作である。
画像データを構成するひとつのピクセルに注目すると、そのピクセルの輝度は、その近傍のピクセルの輝度に近い場合が多く、あるいは、同一ピクセルの１フレーム前の輝度に近い場合が多い。訂正用バッファ３１６は、過去において正しいと判定されたパラレルデータに含まれるピクセルデータを、正しい輝度を示すピクセルデータとして保持しておく。これにより、誤っていると判定されたパラレルデータに含まれるピクセルデータ、つまり誤った輝度を示すピクセルデータを、正しい輝度を示すピクセルデータから復元することができ、画像の乱れを抑制できる。

（変形例２）
図７は、変形例２に係る伝送システム１０ｂのブロック図である。
図７の送信回路２０ｂは、図５の送信回路２０ａに加えて、誤り検出符号生成部２０２を備える。
誤り検出符号生成部２０２は、受信回路３０ｂ側において、伝送エラーを検出するために必要な信号処理を行う。具体的には、伝送チャネル１８を伝送するシリアルデータに埋め込まれる誤り検出符号ＥＤＢ（Error Detection Bit）を生成する。誤り検出は、公知技術を用いればよく、本発明において特に限定されるものではない。たとえばチェックサムデータ方式、パリティビット方式、ＢＣＣ（Block Check Character）方式、ＣＲＣ（Cyclic Redundancy Check）を利用してもよい。誤り検出符号ＥＤＢは、Ｄシンボルの中に含まれる。

続いて受信回路３０ｂを説明する。図７の受信回路３０ｂにおいて、エラー検出器３１２は、受信ピクセルバッファ３０８に格納された誤り検出符号ＥＤＢを参照し、伝送エラーの有無を判定する。エラー検出器３１２は、伝送エラーが検出されると、パラレルデータが正しくないものと判定し、伝送エラーが検出されない場合、パラレルデータが正しいものと判定する。

この変形例によれば、デコードエラー、デスクランブルエラー、同期エラーに加えて、あるいはそれらに代えて、誤り検出符号ＥＤＢにもとづいて伝送エラーを検出し、画像データを補正することができる。

（変形例３）
上位同期コードＫ２のうち、等間隔に選択されるコードＫ２ａを、その他の上位同期コードＫ２ｂと区別可能な値としてもよい。この場合、Ｋ２ｂの周期より長く、Ｋ２ａの周期より短い伝送エラーが発生したときに、復号エラーの持続時間を、Ｋ２ａの周期より短くすることができる。

（変形例４）
実施の形態では、画像データを伝送する場合を説明したが本発明はそれには限定されず、その他の種類のデータ伝送に適用してもよい。

最後に、伝送システム１０の用途を説明する。
図８は、電子機器を示す斜視図である。図８の電子機器５００は、ノートＰＣやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器５００は、筐体５０２に内蔵された画像処理装置１２、伝送システム１０、表示装置１４を備える。表示装置１４は、具体的には、ディスプレイパネル５０４およびその駆動回路５０６を備える。駆動回路５０６は、タイミングコントローラ５０６ａ、ゲートドライバ５０６ｂおよびデータドライバ５０６ｃを備える。

あるいは伝送システム１０は、車載用のカーナビゲーションシステム、あるいはコンソールパネルに設置されるディスプレイへのデータ伝送に利用可能である。車載では、ノイズに対する強い耐性が求められるため、伝送システム１０の用途として好適である。また伝送システム１０は、ぱちんこ遊技機などに利用することもできる。ぱちんこ遊技機では、球が釘にあたるときにノイズが発生し、伝送エラーの原因となるが、伝送システム１０を用いることで画像乱れを低減できる。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…電子機器、１０…伝送システム、１２…画像処理装置、１４…表示装置、１８…伝送チャネル、２０…送信回路、３０…受信回路、２００…送信ピクセルバッファ、２０２…誤り検出符号生成部、２０４…エンコーダ、２０６…パラレルシリアル変換器、２０８…差動ドライバ、２１０…ＰＬＬ回路、３００…差動レシーバ、３０１…ＣＤＲ回路、３０２…シリアルパラレル変換器、３０４…ＤＬＬ回路、３０６…デコーダ、３０８…受信ピクセルバッファ、３１０…クロック生成部、３１２…エラー検出器、３１４…同期信号生成部、３１６…訂正用バッファ、３１８…エラー補正部。

Claims (17)

1. クロック信号が重畳されたシリアルデータを送信する送信回路であって、
   送信すべき情報を含むパラレルデータにスクランブル処理を施し、所定方式の符号化によりクロック信号が埋め込まれたＤシンボルを生成し、スクランブル処理に関する同期制御コードであるＫシンボルをｐワード（ｐ≧２）に１個の割合で等間隔に挿入しながら、前記Ｄシンボルを出力するエンコーダと、
   前記エンコーダから出力される前記Ｄシンボルおよび前記Ｋシンボルをシリアルデータに変換するパラレルシリアル変換器と、
   を備え、
   前記スクランブル処理の１周期に含まれる複数のＫシンボルは、
   スクランブル周期の開始を示す１番目の初期化コードと、
   ｎを所定数、ｊ＝１，２…とするとき、１＋（ｎ×ｊ）番目に割り当てられる上位同期コードと、
   前記初期化コードおよび前記上位同期コード以外の残りに割り当てられた下位同期コードと、
   を含み、
   前記シリアルデータを受信する受信回路において、
   前記初期化コードは、デスクランブル処理に使用する疑似乱数の初期化に使用され、
   前記下位同期コードは、当該下位同期コードを受信したワード位置を、ｐワードを単位として正しい位置に補正し、前記疑似乱数を正しい値に戻すために使用され、
   前記上位同期コードは、当該上位同期コードを受信したワード位置を、（ｐ×ｎ）ワードを単位として正しい位置に補正し、前記疑似乱数を正しい値に戻すために使用されることを特徴とする送信回路。
2. 前記パラレルデータは、画像データを構成するピクセルデータを含み、
   前記スクランブル処理の周期は、前記画像データの１ラインを単位とすることを特徴とする請求項１に記載の送信回路。
3. クロック信号が重畳されたシリアルデータを受信する受信回路であって、
   前記シリアルデータは、送信すべき情報を含むパラレルデータにスクランブル処理を施した上で、所定方式の符号化によりクロック信号が埋め込まれたＤシンボルと、複数ｐワードに１個の割合で等間隔に挿入されたスクランブル処理に関する同期制御コードであるＫシンボルと、を含んでおり、
   前記スクランブル処理の１周期に含まれる複数の前記Ｋシンボルは、
   スクランブル周期の開始を示す１番目の初期化コードと、
   ｎを所定数、ｊ＝１，２…とするとき、１＋（ｎ×ｊ）番目に割り当てられる上位同期コードと、
   前記初期化コードおよび前記上位同期コード以外の残りに割り当てられた下位同期コードと、
   を含み、
   前記受信回路は、
   前記シリアルデータをパラレルデータに変換するシリアルパラレル変換器と、
   前記パラレルデータが前記Ｄシンボルであるか前記Ｋシンボルであるかを判定し、（i）前記Ｄシンボルであるとき、デコードおよびデスクランブル処理を施し、（ii)前記Ｋシンボルであるとき、前記初期化コードから前記下位同期コードのいずれであるかを判定し、判定されたコードにもとづいて、前記デスクランブル処理を、送信回路におけるスクランブル処理と同期させるデコーダと、
   を備え、
   前記デコーダは、
   前記初期化コードにもとづき、デスクランブル処理に使用する疑似乱数を初期化し、
   前記下位同期コードにもとづき、当該下位同期コードを受信したワード位置を、ｐワードを単位として正しい位置に補正し、前記疑似乱数を正しい値に戻し、
   前記上位同期コードにもとづき、当該上位同期コードを受信したワード位置を、（ｐ×ｎ）ワードを単位として正しい位置に補正し、前記疑似乱数を正しい値に戻すことを特徴とする受信回路。
4. 前記パラレルデータは、画像データを構成するピクセルデータを含み、
   前記スクランブル処理の周期は、前記画像データの１ラインを単位とすることを特徴とする請求項３に記載の受信回路。
5. 前記パラレルデータは、画像データを構成するピクセルデータを含み、
   前記シリアルパラレル変換器により生成される前記パラレルデータにもとづいて、当該パラレルデータが正しいデータであるか誤ったデータであるかを判定するエラー検出器と、
   前記エラー検出器によって前記パラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれる前記ピクセルデータを保持しておく訂正用バッファと、
   前記エラー検出器によって誤ったデータであると判定された前記パラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに応じた値に置換する補正部と、
   をさらに備えることを特徴とする請求項３または４に記載の受信回路。
6. 前記エラー検出器は、前記デコーダのデコード結果あるいはデスクランブル結果にもとづいて、前記パラレルデータが正しいデータであるか誤ったデータであるかを判定することを特徴とする請求項５に記載の受信回路。
7. 送信回路において、前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、誤り検出用の少なくともひとつのビットを含み、
   前記エラー検出器は、前記誤り検出用の少なくともひとつのビットにもとづいて、前記パラレルデータが正しいデータであるか誤ったデータであるかを判定することを特徴とする請求項５または６に記載の受信回路。
8. 前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、時間的に規則的に変化する同期信号を含んでおり、
   前記エラー検出器は、前記パラレルデータに含まれる前記同期信号をその期待値パターンと比較することにより、前記パラレルデータが正しいデータであるか、誤ったデータであるかを判定することを特徴とする請求項５から７のいずれかに記載の受信回路。
9. 前記同期信号をその期待値パターンと比較し、前記同期信号が期待値パターンと異なるとき、前記同期信号を前記期待値パターンにもとづいて補正する同期信号生成部をさらに備えることを特徴とする請求項８に記載の受信回路。
10. 請求項１または２に記載の送信回路と、
    請求項３から９のいずれかに記載の受信回路と、
    を備えることを特徴とする伝送システム。
11. 請求項１０に記載の伝送システムを備えることを特徴とする電子機器。
12. シリアルデータの伝送方法であって、
    送信回路において、送信すべき情報を含むパラレルデータにスクランブル処理を施し、所定方式の符号化によりクロック信号が埋め込まれたＤシンボルを生成するステップと、
    送信回路において、連続する所定数（ｐ−１）個のＤシンボルと、スクランブル処理に関する同期制御コードであるＫシンボルと、を交互に配置するステップと、
    送信回路において、前記Ｄシンボルおよび前記Ｋシンボルをシリアルデータに変換するパラレルシリアル変換し、受信回路に伝送するステップと、
    受信回路において、前記シリアルデータをパラレルデータに変換するステップと、
    前記パラレルデータが前記Ｄシンボルであるか前記Ｋシンボルであるかを判定するステップと、
    受信回路において、前記パラレルデータが前記Ｄシンボルであるとき、デコードおよびデスクランブル処理を施すステップと、
    受信回路において前記パラレルデータが前記Ｋシンボルであるとき、初期化コードから下位同期コードのいずれであるかを判定し、判定されたコードにもとづいて、前記デスクランブル処理を、前記送信回路におけるスクランブル処理と同期させるステップと、
    を備え、
    前記スクランブル処理の１周期に含まれる複数のＫシンボルは、
    スクランブル周期の開始を示す１番目の初期化コードと、
    ｎを所定数、ｊ＝１，２…とするとき、１＋（ｎ×ｊ）番目に割り当てられる上位同期コードと、
    前記初期化コードおよび前記上位同期コード以外の残りに割り当てられた下位同期コードと、
    を含み、
    受信回路において、（i）前記初期化コードにもとづき、デスクランブル処理に使用する疑似乱数を初期化し、（ii）前記下位同期コードにもとづき、当該下位同期コードを受信したワード位置を、ｐワードを単位として正しい位置に補正し、前記疑似乱数を正しい値に戻し、(iii)前記上位同期コードにもとづき、当該上位同期コードを受信したワード位置を、（ｐ×ｎ）ワードを単位として正しい位置に補正し、前記疑似乱数を正しい値に戻すことを特徴とする伝送方法。
13. 前記パラレルデータは、画像データを構成するピクセルデータを含み、
    前記受信回路において、前記パラレルデータにもとづいて、当該パラレルデータが正しいデータであるか誤ったデータであるかを判定するステップと、
    前記受信回路において、前記パラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれる前記ピクセルデータを訂正用バッファに保持しておくステップと、
    誤ったデータであると判定された前記パラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに応じた値に置換するステップと、
    をさらに備えることを特徴とする請求項１２に記載の伝送方法。
14. 前記判定するステップは、デコード結果あるいはデスクランブル結果にもとづいて、前記パラレルデータが正しいデータであるか誤ったデータであるかを判定することを特徴とする請求項１３に記載の伝送方法。
15. 送信回路において前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、誤り検出用の少なくともひとつのビットを含み、
    前記判定するステップは、前記誤り検出用の少なくともひとつのビットにもとづいて、前記パラレルデータが正しいデータであるか誤ったデータであるかを判定することを特徴とする請求項１３または１４に記載の伝送方法。
16. 送信回路において前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、時間的に規則的に変化する同期信号を含んでおり、
    前記判定するステップは、前記パラレルデータに含まれる前記同期信号をその期待値パターンと比較することにより、前記パラレルデータが正しいデータであるか、誤ったデータであるかを判定することを特徴とする請求項１３から１５のいずれかに記載の伝送方法。
17. 受信回路において、前記同期信号をその期待値パターンと比較し、前記同期信号が期待値パターンと異なるとき、前記同期信号を前記期待値パターンにもとづいて補正するステップをさらに備えることを特徴とする請求項１６に記載の伝送方法。

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