JP2007096903A - パラレルシリアル変換回路およびそれを用いた電子機器 - Google Patents

Abstract

【課題】クロック周波数やデータ幅を柔軟に設定可能なパラレルシリアル変換回路を提供する。
【解決手段】パラレルシリアル変換回路１００は、クロック周波数ｆ、ｍ×ｎ（ｍ、ｎは自然数）ビットのパラレルデータを、クロック周波数ｆ×ｍ×ｎ、１ビットのシリアルデータに変換する。第１変換部１０は、ｍ×ｎビットのパラレルデータを、クロック周波数ｆ×ｎ、ｍビットのパラレルデータＤｐに変換する。第２変換部１２は、第１変換部１０から出力されるクロック周波数ｆ×ｎ、ｍビットのパラレルデータＤｐを、クロック周波数ｆ×ｎ×ｍ、１ビットのシリアルデータＤｏｕｔに変換する。クロック信号生成回路２０は、第１変換部１０に、周波数ｆ×ｎのクロック信号ＣＫ１を、第２変換部１２に、周波数ｆ×ｎ×ｍのクロック信号ＣＫ２をそれぞれ供給する。
【選択図】図１

Description

本発明は、パラレルシリアル変換回路に関する。

携帯電話端末やＰＤＡ、ＤＶＤレコーダなど、多くの電子機器に、信号処理用の複数のＬＳＩが搭載されている。こうした電子機器においては、情報処理量の増加にともない、複数のＬＳＩ間で送受信するデータ量も増加の一途をたどっている。ＬＳＩ間のデータの送受信をパラレル信号を介して行う場合、ビット幅の増加に伴い、信号線の本数およびＬＳＩのピン数が増加するため、セットの小型化の障壁となってしまう。

そこで、近年、低電圧差動信号（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ、以下、ＬＶＤＳという）を用いたデータ伝送が行われるようになっている（たとえば特許文献１参照）。ＬＶＤＳを用いたデータ伝送は、パラレルデータを、高速なクロック信号を用いてパラレルシリアル変換し、差動信号を用いてデータ転送を行うものである。このようなＬＶＤＳによるデータ伝送技術は、たとえば折り畳み型携帯電話端末の２つ筐体を接続するヒンジ部の配線数を低減するために用いられている。

特開平６−１０４９３６号公報 特開２００５−２４４４６４号公報

パラレルシリアル変換には、高速なクロック信号が必要とされる。こうした高速なクロック信号の生成には、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられている。このＰＬＬは、入力された基準クロック信号を逓倍して出力するものであって、位相比較器、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ：以下、ＶＣＯという）、分周器およびループフィルタを含んで構成されるのが一般的である。

しかしながら、ＬＶＤＳを用いたデータ伝送では、１００ＭＨｚを超える高速なクロックを必要とする。このような高速なクロックを一般的なＰＬＬを用いて生成する場合、ＶＣＯおよび分周器の動作周波数を高く設定する必要が生じる。ＶＣＯや分周器の動作周波数を高く設定すると、回路の消費電流が増加し、また回路設計の難易度が高くなる。

また、ＶＣＯ内部のリングオシレータを構成する複数の遅延回路（インバータ）から出力される、たがいに位相がシフトした多相クロック信号を利用してパラレルシリアル変換する方法も考えられる。しかしながら、この場合、リングオシレータの回路面積が大きくなる上、遅延回路の段数によって、パラレルシリアル変換可能なデータ幅が固定されてしまうという問題がある。

本発明はこのような状況に鑑みてなされたものであり、その目的は、クロック周波数やデータ幅を柔軟に設定可能なパラレルシリアル変換回路の提供にある。

本発明のある態様は、クロック周波数ｆ、ｍ×ｎ（ｍ、ｎは自然数）ビットのパラレルデータを、クロック周波数ｆ×ｍ×ｎ、１ビットのシリアルデータに変換するパラレルシリアル変換回路である。このパラレルシリアル変換回路は、ｍ×ｎビットのパラレルデータを、クロック周波数ｆ×ｎ、ｍビットのパラレルデータに変換する第１変換部と、第１変換部から出力されるクロック周波数ｆ×ｎ、ｍビットのパラレルデータを、クロック周波数ｆ×ｎ×ｍ、１ビットのシリアルデータに変換する第２変換部と、第１変換部に、周波数ｆ×ｎのクロック信号を、第２変換部に、周波数ｆ×ｍ×ｎのクロック信号をそれぞれ供給するクロック信号生成回路と、を備える。

この態様によると、パラレルシリアル変換を２段階に分けて行うことにより、クロック周波数や、データ幅の設定を柔軟に行うことができる。

第２変換部は、周波数ｆ×ｎであって互いに位相がシフトしたｍ個の多相クロック信号にもとづき、パラレルシリアル変換してもよい。この態様によれば、多相クロック信号の周波数を実質的にｆ×ｍ×ｎに設定するとともに、個々の信号の周波数を、ｆ×ｎに抑えることができる。

クロック信号生成回路は、ｍ段の遅延回路を含む電圧制御発振器と、電圧制御発振器の出力信号を１／ｎに分周する分周器と、分周器の出力信号と、外部から入力される基準クロック信号の位相誤差に応じた電圧を、電圧制御発振器に出力する位相比較器と、を含んでもよい。このクロック信号生成回路は、電圧制御発振器の出力信号を、第１変換部に供給するとともに、電圧制御発振器の各遅延回路の出力信号を、多相クロック信号として第２変換部に供給してもよい。

この場合、分周器の分周比を変更することにより、パラレルシリアル変換するデータ幅をｍビット刻みで変更することができる。また、電圧制御発振器の発振周波数は、ｆ×ｍ（Ｈｚ）となるため、シリアルデータのクロック周波数よりも低く抑えることができ、回路の消費電流を低減することができる。

パラレルシリアル変換回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。シリアルパラレル変換回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

パラレルシリアル変換回路は、パラレルシリアル変換回路の出力信号を差動信号に変換して、差動信号線に出力する差動信号トランスミッタ回路をさらに備えてもよい。差動信号を用いてデータ伝送を行うことにより、ノイズ耐性を向上することができる。

本発明の別の態様は、折り畳み型の電子機器である。この電子機器は、第１筐体に搭載された液晶パネルと、第２筐体に搭載され、液晶パネルに表示すべきデータを生成する演算処理部と、第１、第２筐体を接続する接続部に敷設される差動信号線と、演算処理部により生成されたデータをパラレルシリアル変換し、差動信号線を介して液晶パネルへと送信する上述のパラレルシリアル変換回路と、を備える。

この態様によると、電子機器の消費電力を低減することができるとともに、第１筐体と第２筐体間の接続部に敷設すべき配線数を低減することができ、セットを小型化することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るパラレルシリアル変換回路によれば、クロック周波数とデータ幅を柔軟に設定することができる。

図１は、本発明の実施の形態に係るパラレルシリアル変換回路１００の構成を示す回路図である。このパラレルシリアル変換回路１００は、データ幅（ｍ×ｎ）ビット、周波数ｆのパラレル入力データＤｉｎを、パラレルシリアル変換して、１ビットのシリアル出力データＤｏｕｔに変換する。以下の実施の形態では、ｍ＝５、ｎ＝３、ｆ＝１０ＭＨｚの場合を例として説明する。

パラレルシリアル変換回路１００は、第１変換部１０、第２変換部１２、クロック信号生成回路２０を備える。パラレルシリアル変換回路１００は、第１変換部１０、第２変換部１２、クロック信号生成回路２０が、ひとつの半導体基板上に一体集積化されて構成される。本実施の形態に係るパラレルシリアル変換回路１００は、以下で説明するように、２段階に分割してパラレルシリアル変換する。

第１変換部１０には、パラレル入力データＤｉｎが入力されており、ｍ×ｎ（＝１５）ビットのパラレルデータを、クロック周波数ｆ×ｎ（＝３０ＭＨｚ）、ｍ（＝５）ビットのパラレルデータＤｐに変換する。

第２変換部１２は、第１変換部１０から出力されるクロック周波数３０ＭＨｚ、５ビットのパラレルデータＤｐを、クロック周波数ｆ×ｍ×ｎ（＝１５０）ＭＨｚ、１ビットのシリアル出力データＤｏｕｔに変換する。

クロック信号生成回路２０は、第１変換部１０に対して、周波数ｆ×ｎ（＝３０ＭＨｚ）のクロック信号ＣＫ１を供給する。また、クロック信号生成回路２０は、第２変換部１２に対して、周波数ｆ×ｍ×ｎ（＝１５０ＭＨｚ）のクロック信号ＣＫ２を供給する。なお、後述するように、クロック信号ＣＫ２は、周波数３０ＭＨｚで、互いに位相が２π／５ずつシフトした５つのクロック信号であり、実質的に１５０ＭＨｚの周波数を有している。以下、クロック信号生成回路２０の構成について説明する。

クロック信号生成回路２０は、一般的なＰＬＬと同様に構成され、位相比較器２２、ＶＣＯ２４、分周器２６、タイミング生成部２８を含む。分周器２６は、ＶＣＯ２４の出力信号の周波数を１／３（＝１／ｎ）に分周する。位相比較器２２は、分周器２６の出力信号ＣＫｆｂと、外部から入力される基準クロック信号ＣＫｒｅｆを比較し、位相誤差に応じた制御電圧Ｖｃｎｔを、ＶＣＯ２４へと出力する。ＶＣＯ２４は、位相比較器２２から出力される制御電圧Ｖｃｎｔに応じた周波数で発振する。

クロック信号生成回路２０においては、基準クロック信号ＣＫｒｅｆと、分周器２６の出力信号ＣＫｆｂの位相差が０に近づくように帰還がかかり、クロック信号生成回路２０からは、外部から与えられる基準クロック信号ＣＫｒｅｆを３倍に逓倍したクロック信号ＣＫｏｕｔが出力される。したがって、本実施の形態において、クロック信号ＣＫｏｕｔの周波数は、３０ＭＨｚとなる。

タイミング生成部２８は、分周器２６において分周したクロック信号にもとづき、第１変換部１０のパラレルシリアル変換のタイミングを指定するロード信号ＬＯＡＤを生成する。ロード信号ＬＯＡＤは、第１変換部１０へと出力される。

図２は、ＶＣＯ２４の構成を示す回路図である。本実施の形態に係るＶＣＯ２４は、リングオシレータ３０、バイアス回路３４を含む。リングオシレータ３０は、ｍ（＝５）段の遅延回路３２を縦列に接続して構成される。遅延回路３２は、インバータなどで構成される。以下、１段目から５段目の各遅延回路３２を区別するため、それぞれに３２ｃ、３２ａ、３２ｄ、３２ｂ、３２ｅの符号を付す。

バイアス回路３４は、位相比較器２２から出力される制御電圧Ｖｃｎｔにもとづいて、遅延回路３２ａ〜３２ｅのバイアス電流を調節する。その結果、ＶＣＯ２４からは、制御電圧Ｖｃｎｔに応じた周波数を有する出力クロック信号ＣＫｏｕｔが出力される。出力クロック信号ＣＫｏｕｔは、クロック信号ＣＫ１として第１変換部１０に出力される。

ここで、リングオシレータ３０を構成する遅延回路３２ａ〜３２ｅの各出力信号ＣＫ２ａ〜ＣＫ２ｅに着目する。出力信号ＣＫ２ａ〜ＣＫ２ｅは、周波数が３０ＭＨｚで、位相が互いに２π／ｍ＝２π／５づつシフトした信号である。ＶＣＯ２４は、出力信号ＣＫ２ａ〜ＣＫ２ｅを、多相クロック信号ＣＫ２として第２変換部１２に出力する。多相クロック信号ＣＫ２ａ〜ＣＫ２ｅは、Ｔｐ＝１／１５０ＭＨｚの時間間隔で、順にハイレベルが現れる信号であるため、実質的な周波数は１５０ＭＨｚと考えることができる。

図１に戻る。上述のように、ＶＣＯ２４の出力クロック信号ＣＫｏｕｔの周波数は３０ＭＨｚであり、これがクロック信号ＣＫ１として第１変換部１０へと供給される。また、ＶＣＯ２４の遅延回路３２ａ〜３２ｅから出力される多相クロック信号ＣＫ２ａ〜ＣＫ２ｅとして第２変換部１２へと出力される。第１変換部１０は、クロック信号ＣＫ１およびロード信号ＬＯＡＤにもとづきパラレルシリアル変換を行い、第２変換部１２は、クロック信号ＣＫ２にもとづき、パラレルシリアル変換を行う。

第１変換部１０は、一般的なシフトレジスタを用いた構成とすればよいため、内部構成の説明は省略する。また、本実施の形態に係るパラレルシリアル変換回路１００の第２変換部１２は、たとえば図３に示すようにして構成することができる。図３は、第２変換部１２の構成例を示す回路図である。

第２変換部１２は、入力部４０、トランスファゲート４２ａ〜４２ｅ、ＡＮＤゲート４４ａ〜４４ｅを含む。第１変換部１０から出力されるパラレルデータＤｐは、入力部４０に入力される。入力部４０と、第２変換部１２の出力端子４６の間には、トランスファゲート４２ａ〜４２ｅが設けられている。

ＡＮＤゲート４４ａは、クロック信号ＣＫ２ｅと、クロック信号ＣＫ２ａの反転信号＊ＣＫ２ａの論理積をトランスファゲート４２ａに出力する。トランスファゲート４２ａは、ＡＮＤゲート４４ａの出力がハイレベルの期間オンし、ローレベルの期間オフする。同様にして、ＡＮＤゲート４４ｂ〜４４ｅは、多相クロック信号ＣＫ２ａ〜ＣＫ２ｅの出力信号にもとづいて、トランスファゲート４２ｂ〜４２ｅのオンオフを制御する。

このように構成された第２変換部１２の出力端子４６からは、多相クロック信号ＣＫ２ａ〜ＣＫ２ｅにもとづき、パラレルデータＤｐが順にシリアルデータに変換されて出力される。

以上のように構成されたパラレルシリアル変換回路１００の動作について、タイムチャートを参照しながら説明する。図４（ａ）〜（ｆ）は、図１のパラレルシリアル変換回路１００の動作状態を表すタイムチャートである。図４（ａ）は、基準クロック信号ＣＫｒｅｆを、同図（ｂ）は、パラレル入力データＤｉｎを、同図（ｃ）は、ＶＣＯ２４の出力クロック信号ＣＫｏｕｔ（＝ＣＫ１）を、同図（ｄ）は、ロード信号ＬＯＡＤを、同図（ｅ）は、パラレルデータＤｐを、同図（ｆ）は、多相クロック信号ＣＫ２を、同図（ｇ）はシリアル出力データＤｏｕｔを示す。

同図（ｂ）のパラレル入力データＤｉｎは、データ幅１５ビットで、同図（ａ）の基準クロックＣＫｒｅｆと同期してパラレルシリアル変換回路１００に入力される。基準クロックＣＫｒｅｆの１クロックに相当する時刻Ｔ０〜Ｔ１の期間に、１５ビットのパラレル入力データＤｉｎ［１〜１５］が入力される。第１変換部１０は、入力されたパラレル入力データＤｉｎを内部のシフトレジスタに保持する。

時刻Ｔ１に、ロード信号ＬＯＡＤがハイレベルからローレベルに切り替わったのを契機として、時刻Ｔ１から時刻Ｔ２の期間、第１変換部１０は、クロック信号ＣＫ１が入力されるたびに、シフトレジスタの１〜５番目のアドレスに保持されたデータを、パラレルデータＤｐとして第２変換部１２に出力し、さらにシフトレジスタに保持されたデータを、５ビット分づつ、順次シフトする。

同図（ｃ）に示すように、クロック信号生成回路２０により生成されるクロック信号ＣＫｏｕｔ（＝ＣＫ１）の周波数は、基準クロック信号ＣＫｒｅｆの３倍の周波数となっている。その結果、第１変換部１０からは、３０ＭＨｚの周波数で、５ビットのデータ幅を有するパラレルデータＤｐが出力される。

第２変換部１２には、クロック信号ＣＫ１ごとに入力されるパラレルデータＤｐが入力される。この第２変換部１２には、上述したように、クロック信号ＣＫ１と同一の周波数であって、互いに位相がシフトした多相クロック信号ＣＫ２ａ〜ＣＫ２ｅが入力されている。第２変換部１２からは、多相クロック信号ＣＫ２ａ〜ＣＫ２ｅの遷移ごとに、シリアル出力データＤｏｕｔが出力される。

このように、本実施の形態に係るパラレルシリアル変換回路１００によれば、パラレル入力信号Ｄｉｎを、２段階でパラレルシリアル変換することができる。

ここで、比較のために、実施の形態で説明したパラレルシリアル変換を、第１変換部１０のみで行う場合（以下、比較方式１という）について考える。比較方式１では、第１変換部１０に１５ビットのシフトレジスタを実装し、またクロック信号生成回路２０に１／１５の分周器を実装し、ＶＣＯによって１５０ＭＨｚのクロック信号を生成して、パラレルシリアル変換を行うこととなる。この場合、ＶＣＯおよび分周器の動作周波数が１５０ＭＨｚと非常に高くなるため、回路の消費電流は高くなってしまう。

一方で、本実施の形態に係るパラレルシリアル変換回路１００によれば、ＶＣＯ２４から出力されるクロック信号ＣＫｏｕｔの周波数は３０ＭＨｚであり、比較方式１の場合に比べて、動作周波数を下げることができ、回路の消費電流を低減することができる。

また、比較のために、実施の形態で説明したパラレルシリアル変換を、第２変換部１２のみで行う場合（以下、比較方式２という）について考える。比較方式２では、第２変換部１２に１５個のトランスファゲートを実装するとともに、ＶＣＯのリングオシレータに、１５段の遅延回路を実装し、１５位相の多相クロック信号ＣＫ２を生成することとなる。この場合、分周器を使用せずにすむというメリットがあるが、リングオシレータのサイズが大きくなるとともに、パラレルシリアル変換可能なデータ幅が固定されてしまう。

一方で、本実施の形態に係るパラレルシリアル変換回路１００によれば、分周器２６の分周比を変化させることによって、５ビット刻みでパラレルシリアル変換可能なデータ幅を変化させることができる。また、リングオシレータも、５段の遅延回路で構成すればよいため、回路規模の増大を抑えることができる。

実施の形態で説明したパラレルシリアル変換回路１００は、ＬＶＤＳを用いたデータ転送に好適に用いることができる。図５は、図１のパラレルシリアル変換回路１００を用いたＬＶＤＳトランスミッタを搭載した電子機器２００の構成を示す図である。電子機器２００は、たとえば、折り畳み型の携帯電話である。電子機器２００は、第１筐体２０２、第２筐体２０４、および第１筐体２０２と第２筐体２０４を接続する接続部２０６を備える。

第１筐体２０２には、液晶パネル２１８、液晶ドライバ２１６、ＬＶＤＳレシーバ２１４が実装される。また、第２筐体２０４には、マイクロプロセッサ２１０、パラレルシリアル変換回路１００、ＬＶＤＳトランスミッタ２１２が実装されるマイクロプロセッサ２１０は、ベースバンドＩＣなどであって、液晶パネル２１８に表示すべきデータを生成する。第１筐体２０２、第２筐体２０４を接続する接続部２０６には、差動信号線２２０が敷設される。

パラレルシリアル変換回路１００は、マイクロプロセッサ２１０によって生成されたデータを、パラレルシリアル変換し、ＬＶＤＳトランスミッタ２１２に出力する。ＬＶＤＳトランスミッタ２１２は、差動信号線２２０を介して接続されたＬＶＤＳレシーバ２１４に対して、シリアルデータを差動信号として伝送する。

液晶ドライバ２１６は、ＬＶＤＳレシーバ２１４において受信した差動信号にもとづき、液晶パネル２１８を駆動し、マイクロプロセッサ２１０において生成された画像データを表示する。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、データ幅１５ビットのパラレルデータをパラレルシリアル変換する場合について説明したが、データ幅は、自然数ｍ、ｎの積ｍ×ｎであればいくつでもよい。また、第１変換部１０および第２変換部１２において、それぞれ何ビットづつパラレルシリアル変換を行うかは、回路の消費電流や、回路面積などに応じて適宜設計すればよい。

図３には、一例として第２変換部１２の構成を示したが、回路形式はこれに限定されるものではなく、多相クロック信号ＣＫ２に応じて、順次パラレルデータＤｐをシリアルデータとして出力可能な構成であればよい。

実施の形態においては、パラレルシリアル変換回路１００が一体集積化される場合について説明したが、一部がディスクリート部品で構成されていてもよい。どの部分を集積化するかは、コストや占有面積、用途などに応じて決めればよい。

実施の形態に係るパラレルシリアル変換回路の構成を示す回路図である。 本実施の形態に係るパラレルシリアル変換回路に使用されるＶＣＯの構成を示す回路図である。 本実施の形態に係るパラレルシリアル変換回路に使用される第２変換部の構成例を示す回路図である。 図１のパラレルシリアル変換回路の動作状態を表すタイムチャートである。 図１のパラレルシリアル変換回路を用いたＬＶＤＳトランスミッタを搭載した電子機器の構成を示すブロック図である。

符号の説明

１００ パラレルシリアル変換回路、 １０ 第１変換部、 １２ 第２変換部、 ２０ クロック信号生成回路、 ２２ 位相比較器、 ２４ ＶＣＯ、 ２６ 分周器、 ２８ タイミング生成部、 ３０ リングオシレータ、 ３２ 遅延回路、 ３４ バイアス回路、 ４０ 入力部、 ４２ トランスファゲート、 ４４ ＡＮＤゲート、 ４６ 出力端子、 ２００ 電子機器、 ２０２ 第１筐体、 ２０４ 第２筐体、 ２０６ 接続部、 ２１０ マイクロプロセッサ、 ２１２ ＬＶＤＳトランスミッタ、 ２１４ ＬＶＤＳレシーバ、 ２１６ 液晶ドライバ、 ２１８ 液晶パネル、 ２２０ 差動信号線。

Claims (6)

1. クロック周波数ｆ、ｍ×ｎ（ｍ、ｎは自然数）ビットのパラレルデータを、クロック周波数ｆ×ｍ×ｎ、１ビットのシリアルデータに変換するパラレルシリアル変換回路であって、
   ｍ×ｎビットのパラレルデータを、クロック周波数ｆ×ｎ、ｍビットのパラレルデータに変換する第１変換部と、
   前記第１変換部から出力されるクロック周波数ｆ×ｎ、ｍビットのパラレルデータを、クロック周波数ｆ×ｎ×ｍ、１ビットのシリアルデータに変換する第２変換部と、
   前記第１変換部に、周波数ｆ×ｎのクロック信号を、第２変換部に、周波数ｆ×ｍ×ｎのクロック信号をそれぞれ供給するクロック信号生成回路と、
   を備えることを特徴とするパラレルシリアル変換回路。
2. 前記第２変換部は、周波数ｆ×ｎであって互いに位相がシフトしたｍ個の多相クロック信号にもとづき、パラレルシリアル変換することを特徴とする請求項１に記載のパラレルシリアル変換回路。
3. 前記クロック信号生成回路は、
   ｍ段の遅延回路を含む電圧制御発振器と、
   前記電圧制御発振器の出力信号を１／ｎに分周する分周器と、
   前記分周器の出力信号と、外部から入力される基準クロック信号の位相誤差に応じた電圧を、前記電圧制御発振器に出力する位相比較器と、
   を含み、
   前記電圧制御発振器の出力信号を、前記第１変換部に供給するとともに、前記電圧制御発振器の各遅延回路の出力信号を、多相クロック信号として前記第２変換部に供給することを特徴とする請求項２に記載のパラレルシリアル変換回路。
4. ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から３のいずれかに記載のパラレルシリアル変換回路。
5. 前記パラレルシリアル変換回路の出力信号を差動信号に変換して、差動信号線に出力する差動信号トランスミッタ回路をさらに備えることを特徴とする請求項１から３のいずれかに記載のパラレルシリアル変換回路。
6. 第１筐体に搭載された液晶パネルと、
   第２筐体に搭載され、前記液晶パネルに表示すべきデータを生成する演算処理部と、
   前記第１、第２筐体を接続する接続部に敷設される差動信号線と、
   前記演算処理部により生成されたデータをパラレルシリアル変換し、前記差動信号線を介して前記液晶パネルへと送信する請求項５に記載のパラレルシリアル変換回路と、
   を備えることを特徴とする折り畳み型の電子機器。

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