JP2005142650A - パラレル−シリアル変換器 - Google Patents

Abstract

【課題】 汎用性が高く、高速動作可能なパラレル−シリアル変換器を提供する。
【解決手段】 低速クロックＬＳＣＬＫ及び変換モードを制御するモード信号ＭＯＤＥに基づき、入力パラレルデータＰＤを第１〜第４分割データＤＩＶ１〜ＤＩＶ４に分割する分割回路１ａと、低速クロックＬＳＣＬＫ、モード信号ＭＯＤＥ、及び低速クロックＬＳＣＬＫと比して高周波の第１〜第４クロックＣＬＫ１〜ＣＬＫ４に基づき、第１〜第４分割データＤＩＶ１〜ＤＩＶ４のそれぞれをパラレル−シリアル変換して第１〜第４変換データＳＤ１〜ＳＤ４を生成するシリアルデータ生成回路２と、第１〜第４変換データＳＤ１〜ＳＤ４を順次選択して出力シリアルデータＳＯＵＴを生成する選択回路３とを備える。
【選択図】 図１

Description

本発明は、パラレルデータをシリアルデータに変換するパラレル−シリアル変換器に関する。

通常、送信データをシリアル転送する通信回路の出力部には、内部回路からのパラレルデータをシリアルデータに変換するパラレル−シリアル変換器が備えられる。内部回路はビット単位又はバイト単位でデータを扱うため、１０ビット又は８ビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換器が主流である。近年における通信速度の高速化により、高速動作可能なパラレル−シリアル変換器の実現が望まれている。

パラレル−シリアル変換器の動作速度を向上させるために、第１の背景技術として、入力パラレルデータを偶数及び奇数ビット列に分け、２相クロックを用いて偶数及び奇数ビット列のそれぞれをパラレル−シリアル変換する手法が知られている。シリアルデータに変換された偶数及び奇数ビット列は交互に選択されて出力シリアルデータとなる。例えば３．２［Gｂ／ｓ］の出力シリアルデータのデータレートを実現する為には、２相クロックの周波数は１．６［ＧＨｚ］となる。また、第２の背景技術として、２対１のパラレル−シリアル変換器をツリー状に多段接続して２ⁿ対１のパラレル−シリアル変換を実行する手法が提案されている（例えば、特許文献１参照。）。
特開２００２−９６２９号公報

上述した第１の背景技術においては、例えば４対１及び５対１のパラレル−シリアル変換を実行可能であるが、偶数ビット用パラレル−シリアル変換器及び奇数ビット用パラレル−シリアル変換器のそれぞれの入力ビット数が多く、２相クロックの周波数を非常に高くする必要がある。したがって、タイミング調整が難しく、入力パラレルデータのデータレートが増加した場合に誤動作を生じる恐れがある。第２の背景技術においては、高速動作可能であるが入力パラレルデータのビット数が２ⁿ以外の場合には適用できない。このように、汎用性が高く、高速動作可能なパラレル−シリアル変換器の実現が望まれている。

上記問題点を鑑み、本発明は、汎用性が高く、高速動作可能なパラレル−シリアル変換器を提供することを目的とする。

上記目的を達成する為に、本発明の特徴は、（イ）低速クロック及び変換モードを制御するモード信号に基づき、入力パラレルデータを第１〜第４分割データに分割する分割回路；（ロ）低速クロック、モード信号、及び低速クロックと比して高周波の第１〜第４クロックに基づき、第１〜第４分割データのそれぞれをパラレル−シリアル変換して第１〜第４変換データを生成するシリアルデータ生成回路；（ハ）第１〜第４変換データを順次選択して出力シリアルデータを生成する選択回路を備えるパラレル−シリアル変換器であることを要旨とする。

本発明によれば、汎用性が高く、高速動作可能なパラレル−シリアル変換器を提供できる。

次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

本発明の実施の形態に係るパラレル−シリアル変換器１０ａは、図１に示すように、分割回路１ａ、分割回路１ａに接続されたシリアルデータ生成回路２、及びシリアルデータ生成回路２に接続された選択回路３を備える。分割回路１ａは、低速クロックＬＳＣＬＫ及び変換モードを制御するモード信号ＭＯＤＥに基づき、入力パラレルデータＰＤを第１〜第４分割データＤＩＶ１〜ＤＩＶ４に分割する。ここで「変換モード」とは、入力パラレルデータＰＤのビット数に対応したパラレル−シリアル変換器１０ａの動作を意味する。シリアルデータ生成回路２は、モード信号ＭＯＤＥ及び低速クロックＬＳＣＬＫと比して高周波の第１〜第４クロックＣＬＫ１〜ＣＬＫ４に基づき、第１〜第４分割データＤＩＶ１〜ＤＩＶ４のそれぞれをパラレル−シリアル変換して第１〜第４変換データＳＤ１〜ＳＤ４を生成する。選択回路３は、第１〜第４変換データＳＤ１〜ＳＤ４を順次選択して出力シリアルデータＳＯＵＴを生成する。

更に、分割回路１ａは、切り換え制御回路１１、及び切り換え制御回路１１に接続された切り換え回路１２を備える。切り換え制御回路１１は、図２（ｃ）及び図３（ｃ）に示すように、低速クロックＬＳＣＬＫ及びモード信号ＭＯＤＥに基づいて切り換え信号ＳＷを生成する。切り換え回路１２は、切り換え信号ＳＷに基づいて入力パラレルデータＰＤを第１〜第４分割データＤＩＶ１〜ＤＩＶ４に変換する。尚、モード信号ＭＯＤＥは、図２（ｂ）に示すように、例えば入力パラレルデータＰＤのビット数が８、即ち８対１変換時においてはロウレベルに設定される。これに対して入力パラレルデータＰＤのビット数が１０、即ち１０対１変換時においては、図３（ｂ）に示すようにハイレベルに設定される。

詳細には、切り換え制御回路１１は図４に示すように、モード信号入力端子１１ｃ、ラッチ回路１１ａ、及び論理積（ＡＮＤ）回路１１ｂを備える。ラッチ回路１１ａは、クロック端子ＣＫに図１に示すクロック生成回路２２が接続され、データ出力端子ＱにＡＮＤ回路１１ｂの入力が接続され、反転データ出力端子Ｑバーとデータ入力端子Ｄとが互いに接続される。ＡＮＤ回路１１ｂの他方の入力はモード信号入力端子１１ｃに接続される。ラッチ回路１１ａは、低速クロックＬＳＣＬＫの立ち上がりと同期してラッチ信号Ｌ１を生成する。ＡＮＤ回路１１ｂは、モード信号ＭＯＤＥとラッチ信号Ｌ１とをＡＮＤ演算して切り換え信号ＳＷを生成する。

また切り換え回路１２は、図５に示すように、第１〜第１０入力端子１２０ａ〜１２０ｊ、第１〜第１２選択信号端子１２４ａ〜１２４ｌ、及び第１〜第４セレクタ部１２１ａ〜１２１ｄを備える。第１〜第１０入力端子１２０ａ〜１２０ｊは、入力パラレルデータＰＤを構成する第１〜第１０入力信号ＩＮ１〜ＩＮ１０をそれぞれ受け取る。ここで、第１入力信号ＩＮ１は入力パラレルデータＰＤの最上位ビット（ＭＳＢ）に相当する。これに対して第１０入力信号ＩＮ１０は入力パラレルデータＰＤの最下位ビット（ＬＳＢ）に相当する。

第１セレクタ部１２１ａは、切り換え信号ＳＷ、第１入力信号ＩＮ１、第３入力信号ＩＮ３、第５入力信号ＩＮ５、第７入力信号ＩＮ７、及び第９入力信号ＩＮ９に基づいて第１〜第３選択信号Ｓ１〜Ｓ３を生成する。第２セレクタ部１２１ｂは、切り換え信号ＳＷ、第２入力信号ＩＮ２、第４入力信号ＩＮ４、第６入力信号ＩＮ６、第８入力信号ＩＮ８、及び第１０入力信号ＩＮ１０に基づいて第４〜第６選択信号Ｓ４〜Ｓ６を生成する。第３セレクタ部１２１ｃは、切り換え信号ＳＷ、第１入力信号ＩＮ１、第３入力信号ＩＮ３、第５入力信号ＩＮ５、第７入力信号ＩＮ７、及び第９入力信号ＩＮ９に基づいて第７〜第９選択信号Ｓ７〜Ｓ９を生成する。第４セレクタ部１２１ｄは、切り換え信号ＳＷ、第２入力信号ＩＮ２、第４入力信号ＩＮ４、第６入力信号ＩＮ６、第８入力信号ＩＮ８、及び第１０入力信号ＩＮ１０に基づいて第１０〜第１２選択信号を生成する。

このようにして第１〜第３選択信号Ｓ１〜Ｓ３により第１分割信号ＤＩＶ１が構成される。同様に、第４〜第６選択信号Ｓ４〜Ｓ６により第２分割信号ＤＩＶ２が構成され、第７〜第９選択信号Ｓ７〜Ｓ９により第３分割信号ＤＩＶ３が構成され、第１０〜第１２選択信号Ｓ１０〜Ｓ１２により第４分割信号ＤＩＶ４が構成される。

また、第１セレクタ部１２１ａは第１〜第３セレクタ１２ａ〜１２ｃを備える。第１セレクタ１２ａは第１入力端子１２０ａ及び第３入力端子１２０ｃに入力が接続され、第１選択信号端子１２４ａに出力が接続される。第２セレクタ１２ｂは第５入力端子１２０ｅ及び第７入力端子１２０ｇに入力が接続され、第２選択信号端子１２４ｂに出力が接続される。第３セレクタ１２ｃは第９入力端子１２０ｉ及び電源ＶＤＤに入力が接続され、第３選択信号端子１２４ｃに出力が接続される。第１セレクタ１２ａは、切り換え信号ＳＷがハイレベル時に第１入力信号ＩＮ１を、切り換え信号ＳＷがロウレベル時に第３入力信号ＩＮ３を第１選択信号Ｓ１として選択する。第２セレクタ１２ｂは、切り換え信号ＳＷがハイレベル時に第５入力信号ＩＮ５を、切り換え信号ＳＷがロウレベル時に第７入力信号ＩＮ７を第２選択信号Ｓ２として選択する。第３セレクタ１２ｃは切り換え信号ＳＷがハイレベル時に第９入力信号ＩＮ９を、切り換え信号ＳＷがロウレベル時には電源ＶＤＤからのハイレベル信号を第３選択信号Ｓ３として選択する。

更に、第２セレクタ部１２１ｂは第４セレクタ１２ｄ〜第６セレクタ１２ｆを備える。第４セレクタ１２ｄは第２入力端子１２０ｂ及び第４入力端子１２０ｄに入力が接続され、第４選択信号端子１２４ｄに出力が接続される。第５セレクタ１２ｅは第６入力端子１２０ｆ及び第８入力端子１２０ｈに入力が接続され、第４選択信号端子１２４ｄに出力が接続される。第６セレクタ１２ｆは第１０入力端子１２０ｊ及び電源ＶＤＤに入力が接続され、第６選択信号端子１２４ｆに出力が接続される。第４セレクタ１２ｄは、切り換え信号ＳＷがハイレベル時に第２入力信号ＩＮ２を、切り換え信号ＳＷがロウレベル時に第４入力信号ＩＮ４を第４選択信号Ｓ４として選択する。第５セレクタ１２ｅは、切り換え信号ＳＷがハイレベル時に第６入力信号ＩＮ６を、切り換え信号ＳＷがロウレベル時に第８入力信号ＩＮ８を第５選択信号Ｓ５として選択する。第６セレクタ１２ｆは、切り換え信号ＳＷがハイレベル時に第１０入力信号ＩＮ１０を、切り換え信号ＳＷがロウレベル時に電源ＶＤＤからのハイレベル信号を第６選択信号Ｓ６として選択する。

また、第３セレクタ部１２１ｃは第７〜第９セレクタ１２ｇ〜１２ｉを備える。第７セレクタ１２ｇは第１入力端子１２０ａ及び第３入力端子１２０ｃに入力が接続され、第７選択信号端子１２４ｇに出力が接続される。第８セレクタ１２ｈは第５入力端子１２０ｅ及び第７入力端子１２０ｇに入力が接続され、第８選択信号端子１２４ｈに出力が接続される。第９セレクタ１２ｉは第９入力端子１２０ｉ及び電源ＶＤＤに入力が接続され、第９選択信号端子１２４ｉに出力が接続される。第７セレクタ１２ｇは、切り換え信号ＳＷがハイレベル時に第３入力信号ＩＮ３を、切り換え信号ＳＷがロウレベル時に第１入力信号ＩＮ１を第７選択信号Ｓ７として選択する。第８セレクタ１２ｈは、切り換え信号ＳＷがハイレベル時に第７入力信号ＩＮ７を、切り換え信号ＳＷがロウレベル時に第５入力信号ＩＮ５を第８選択信号Ｓ８として選択する。第９セレクタ１２ｉは、切り換え信号ＳＷがハイレベル時に電源ＶＤＤからのハイレベル信号を、切り換え信号ＳＷがロウレベル時に第９入力信号ＩＮ９を第９選択信号Ｓ９として選択する。

第４セレクタ部１２１ｄは第１０セレクタ１２ｊ〜第１２セレクタ１２ｌを備える。第１０セレクタ１２ｊは第２入力端子１２０ｂ及び第４入力端子１２０ｄに入力が接続され、第１０選択信号端子１２４ｊに出力が接続される。第１１セレクタ１２ｋは第６入力端子１２０ｆ及び第８入力端子１２０ｈに入力が接続され、第１１選択信号端子１２４ｋに出力が接続される。第１２セレクタ１２ｌは第１０入力端子１２０ｊ及び電源ＶＤＤに入力が接続され、第１２選択信号端子１２４ｌに出力が接続される。第１０セレクタ１２ｊは、切り換え信号ＳＷがハイレベル時に第４入力信号ＩＮ４を、切り換え信号ＳＷがロウレベル時に第２入力信号ＩＮ２を第１０選択信号Ｓ１０として選択する。第１１セレクタ１２ｋは、切り換え信号ＳＷがハイレベル時に第８入力信号ＩＮ８を、切り換え信号ＳＷがロウレベル時に第６入力信号ＩＮ６を第１１選択信号Ｓ１１として選択する。第１２セレクタ１２ｌは、切り換え信号ＳＷがハイレベル時に電源ＶＤＤからのハイレベル信号を、切り換え信号ＳＷがロウレベル時に第１０入力信号ＩＮ１０を第１２選択信号Ｓ１２として選択する。

一方、図１に示すシリアルデータ生成回路２は、切り換え制御回路１１に接続されたクロック生成回路２２、クロック生成回路２２に接続されたロード信号生成回路２３、及びクロック生成回路２２とロード信号生成回路２３とに接続された変換回路部２１を備える。クロック生成回路２２は、第１〜第４クロックＣＬＫ１〜ＣＬＫ４を生成し、モード信号ＭＯＤＥに応じて低速クロックＬＳＣＬＫを生成する。ここで、第１〜第４クロックＣＬＫ１〜ＣＬＫ４は互いに９０°位相が異なる４相クロックである。具体的には、第１クロックＣＬＫ１の位相は第４クロックＣＬＫ４の位相と比して９０°進んでいる。第２クロックＣＬＫ２の位相は第１クロックＣＬＫ１の位相と比して９０°進んでいる。第３クロックＣＬＫ３の位相は第２クロックＣＬＫ２の位相と比して９０°進んでいる。第４クロックＣＬＫ４の位相は第３クロックＣＬＫ３の位相と比して９０°進んでいる。

また、クロック生成回路２２は、例えば、図示を省略する基準クロック発生源、プログラマブル分周器、及びパルス幅制御回路を内蔵する。基準クロック発生源は基準クロックを発生させる。プログラマブル分周器は基準クロックを分周する。パルス幅制御回路は低速クロックＬＳＣＬＫのパルス幅を制御する。クロック生成回路２２は、出力シリアルデータＳＯＵＴのデータレートが例えば３．２［Ｇｂ／ｓ］である場合、第１〜第４クロックＣＬＫ１〜４のそれぞれの周波数を８００［ＭＨｚ］に設定する。また８対１変換時において第１〜第４クロックＣＬＫ１〜ＣＬＫ４のそれぞれの周波数が８００［ＭＨｚ］である場合、低速クロックＬＳＣＬＫの周波数及びデューティー比は、図２（ａ）に示すように４００［ＭＨｚ］及び５０％にそれぞれ設定される。これに対して１０対１変換時において第１〜第４クロックＣＬＫ１〜ＣＬＫ４の周波数が８００［ＭＨｚ］である場合、低速クロックＬＳＣＬＫの周波数及びデューティー比は、図３（ａ）に示すように３２０［ＭＨｚ］及び４０％にそれぞれ設定される。このように、クロック生成回路２２は、モード信号ＭＯＤＥに応じて低速クロックＬＳＣＬＫのデューティー比及び周波数を制御する。

更に、変換回路部２１は第１〜第４変換回路２１ａ〜２１ｄを備える。第１〜第４変換回路２１ａ〜２１ｄは、クロック生成回路２２、切り換え回路１２、及びロード信号生成回路２３に入力が接続され、選択回路３に出力がそれぞれ接続される。第１変換回路２１ａは、低速クロックＬＳＣＬＫ、第１ロード信号ＬＯＡＤ１、及び第１クロックＣＬＫ１に基づき、第１分割データＤＩＶ１を第１変換データＳＤ１に変換する。第２変換回路２１ｂは、低速クロックＬＳＣＬＫ、第２ロード信号ＬＯＡＤ２、及び第２クロックＣＬＫ２に基づき、第２分割データＤＩＶ２を第２変換データＳＤ２に変換する。第３変換回路２１ｃは、低速クロックＬＳＣＬＫ、第３ロード信号ＬＯＡＤ３、及び第３クロックＣＬＫ３に基づき、第３分割データＤＩＶ３を第３変換データＳＤ３に変換する。第４変換回路２１ｄは、低速クロックＬＳＣＬＫ、第４ロード信号ＬＯＡＤ４、及び第４クロックＣＬＫ４に基づき、第４分割データＤＩＶ４を第４変換データＳＤ４に変換する。

具体的には、第１変換回路２１ａは図６に示すように、入力ラッチ回路２１０ｅ、マルチプレクサ部２１０ｆ、及び出力ラッチ回路２１０ｇを備える。入力ラッチ回路２１０ｅは、第１分割データＤＩＶ１を低速クロックＬＳＣＬＫと同期してラッチする。出力ラッチ回路２１０ｇは、ラッチされた第１分割データＤＩＶ１を第１クロックＣＬＫ１と同期して更にラッチして第１変換データＳＤ１を生成する。マルチプレクサ部２１０ｆは、第１ロード信号ＬＯＡＤ１に基づき、入力ラッチ回路２１０ｅがラッチした第１分割データＤＩＶ１を出力ラッチ回路２１０ｇに伝達する。更に、入力ラッチ回路２１０ｅは、第１入力フリップフロップ（Ｆ／Ｆ）２２１、第２入力Ｆ／Ｆ２１２、及び第３入力Ｆ／Ｆ２１３を備える。第１入力Ｆ／Ｆ２１１は、低速クロックＬＳＣＬＫの立ち上がりと同期して第１選択信号Ｓ１をラッチする。第２入力Ｆ／Ｆ２１２は、低速クロックＬＳＣＬＫの立ち上がりと同期して第２選択信号Ｓ２をラッチする。第３入力Ｆ／Ｆ２１３は、低速クロックＬＳＣＬＫの立ち上がりと同期して第３選択信号Ｓ３をラッチする。

また、出力ラッチ回路２１０ｇは、第１〜第３出力Ｆ／Ｆ２１７〜２１９を備える。マルチプレクサ部２１０ｆは、第１〜第３マルチプレクサ２１４〜２１６を備える。第３マルチプレクサ２１９は、第１ロード信号ＬＯＡＤ１がハイレベル時に第３入力Ｆ／Ｆ２１３がラッチした第３入力信号Ｓ３を第３出力Ｆ／Ｆ２１９に伝達する。第２マルチプレクサ２１５は、第１ロード信号ＬＯＡＤ１がハイレベル時に第２入力Ｆ／Ｆ２１２がラッチした第２選択信号Ｓ２を第２出力Ｆ／Ｆ２１８に伝達し、第１ロード信号ＬＯＡＤ１がロウレベル時に第３出力Ｆ／Ｆ２１９がラッチした第３選択信号Ｓ３を第２出力Ｆ／Ｆ２１８に伝達する。第１マルチプレクサ２１４は、第１ロード信号ＬＯＡＤ１がハイレベル時に第１入力Ｆ／Ｆ２１１がラッチした第１選択信号Ｓ１を第１出力Ｆ／Ｆ２１７に伝達し、第１ロード信号ＬＯＡＤ１がロウレベル時に第２出力Ｆ／Ｆ２１８がラッチした第２選択信号Ｓ２又は第３選択信号Ｓ３を第２出力Ｆ／Ｆ２１８に伝達する。第２変換回路２１ｂ〜第４変換回路２１ｄのそれぞれの構成は、第１変換回路２１ａの構成と同様である。

更に、図１に示すロード信号生成回路２３は、低速クロックＬＳＣＬＫ及び第１〜第４クロックＣＬＫ１〜ＣＬＫ４に基づいて第１〜第４ロード信号ＬＯＡＤ１〜ＬＯＡＤ４を生成する。変換回路部２１は、第１〜第４ロード信号ＬＯＡＤ１〜ＬＯＡＤ４、第１〜第４クロックＣＬＫ１〜ＣＬＫ４、及び低速クロックＬＳＣＬＫに基づき、第１〜第４分割データＤＩＶ１〜ＤＩＶ４を第１〜第４変換データＳＤ１〜ＳＤ４に変換する。

詳細には、ロード信号生成回路２３は、図７に示すように、ロード信号用低速クロック端子２３０ａ、第１〜第４ロード信号用クロック端子２３０ｂ〜２３０ｅ、第１〜第４ロード信号出力端子２３０ｆ〜２３０ｉ、及び第１〜第４Ｆ／Ｆ２３１〜２３４を備える。第１Ｆ／Ｆ２３１はロード信号用低速クロック端子２３０ａ及び第２ロード信号用クロック端子２３０ｃに入力が接続され、第１ロード信号出力端子２３０ｆに出力が接続される。第２Ｆ／Ｆ２３２は第１Ｆ／Ｆ２３１の出力及び第３ロード信号用クロック端子２３０ｄに入力が接続され、第２ロード信号出力端子２３０ｇに出力が接続される。第３Ｆ／Ｆ２３３はロード信号用低速クロック端子２３０ａ及び第４ロード信号用クロック端子２３０ｅに入力が接続され、第３ロード信号出力端子２３０ｈに出力が接続される。第４Ｆ／Ｆ２３４は第３Ｆ／Ｆ２３３の出力及び第１ロード信号用クロック端子２３０ｂに入力が接続され、第４ロード信号出力端子２３０ｉに出力が接続される。

また、第１Ｆ／Ｆ２３１は、第２クロックＣＬＫ２の立ち上がりと同期して低速クロックＬＳＣＬＫをラッチして第１ロード信号ＬＯＡＤ１を生成する。第２Ｆ／Ｆ２３２は、第３クロックＣＬＫ３の立ち上がりと同期して第１ロード信号ＬＯＡＤ１をラッチして第２ロード信号ＬＯＡＤ２を生成する。第３Ｆ／Ｆ２３３は、第４クロックＣＬＫ４の立ち上がりと同期して低速クロックＬＳＣＬＫをラッチして第３ロード信号ＬＯＡＤ３を生成する。第４Ｆ／Ｆ２３４は、第１クロックＣＬＫ１の立ち上がりと同期して第３ロード信号ＬＯＡＤ３をラッチして第４ロード信号ＬＯＡＤ４を生成する。

以下に、図１〜図９を用いて本発明の実施の形態に係るパラレル−シリアル変換器１０ａの動作を８対１変換を例に説明する。

（イ）図１に示すクロック生成回路２２は、図８（ｂ）に示す低速クロックＬＳＣＬＫ及び図８（ｃ）〜（ｆ）に示す第１〜第４クロックＣＬＫ１〜ＣＬＫ４を生成する。また、外部から図１に示す切り換え回路１２に、図８（ａ）に示す８ビットの入力パラレルデータＰＤが供給される。モード信号ＭＯＤＥは、８対１変換時においては図２（ｂ）に示すようにロウレベルに設定される。図２（ａ）の時刻ｔＡにおいて低速クロックＬＳＣＬＫがハイレベルに立ち上がる。低速クロックＬＳＣＬＫがハイレベルに立ち上がると、図４に示すラッチ回路１１ａはロウレベルのラッチ信号Ｌ１を生成する。この結果、ＡＮＤ回路１１ｂはハイレベルの切り換え信号ＳＷを図５に示す切り換え信号入力端子１２５に供給する。

（ロ）次に、ハイレベルの切り換え信号ＳＷは、切り換え信号入力端子１２５を介して第１〜第１２セレクタ１２ａ〜１２ｌに伝達される。ハイレベルの切り換え信号ＳＷが第１セレクタ１２ａ、第２セレクタ１２ｂ、及び第３セレクタ１２ｃに伝達されると、第１選択信号Ｓ１、第２選択信号Ｓ２、及び第３選択信号Ｓ３として第１入力信号ＩＮ１、第５入力信号ＩＮ５、及び第９入力信号ＩＮ９がそれぞれ選択される。但し、入力パラレルデータＰＤのビット数が８なので、第９入力信号ＩＮ９は第９入力信号１２０ｉに供給されていない。第９入力信号ＩＮ９は第９入力信号１２０ｉに供給されていないので、第３セレクタ１２ｃに選択された第９入力信号ＩＮ９は無効となる。更に、図６に示す入力ラッチ回路２１０ｅは、低速クロックＬＳＣＬＫの立ち上がりと同期して第１〜第３選択信号Ｓ１〜Ｓ３をラッチする。

（ハ）同様に、第４選択信号Ｓ４、第５選択信号Ｓ５、及び第６選択信号Ｓ６として第２入力信号ＩＮ２、第６入力信号ＩＮ６、及び第１０入力信号ＩＮ１０がそれぞれ選択される。尚、第１０入力信号ＩＮ１０は第１０入力端子１２０ｊに供給されていないので、第１０入力信号ＩＮ１０は無効となる。また、第７選択信号Ｓ７、第８選択信号Ｓ８、及び第９選択信号Ｓ９として第３入力信号ＩＮ３、第７入力信号ＩＮ７、及び電源ＶＤＤからのハイレベル信号がそれぞれ選択される。第１０選択信号Ｓ１０、第１１選択信号Ｓ１１、及び第１２選択信号Ｓ１２として第４入力信号ＩＮ４、第８入力信号ＩＮ８、及び電源ＶＤＤからのハイレベル信号がそれぞれ選択される。

（ニ）次に、図７に示す第１ロード信号用Ｆ／Ｆ２３１は、図８の時刻ｔ１において、第２クロックＣＬＫ２の立ち上がりと同期して低速クロックＬＳＣＬＫをラッチして図８（ｇ）に示す第１ロード信号ＬＯＡＤ１を生成する。第２ロード信号用Ｆ／Ｆ２３２は、図８の時刻ｔ２において、第３クロックＣＬＫ３の立ち上がりと同期して第１ロード信号ＬＯＡＤ１をラッチして第２ロード信号ＬＯＡＤ２を生成する。第３Ｆ／Ｆ２３３は、図８の時刻ｔ３において、第４クロックＣＬＫ４と同期して低速クロックＬＳＣＬＫをラッチして第３ロード信号ＬＯＡＤ３を生成する。第４Ｆ／Ｆ２３４は、図８の時刻ｔ４において、第１クロックＣＬＫ１と同期して第３ロード信号ＬＯＡＤ３をラッチして第４ロード信号ＬＯＡＤ４を生成する。低速クロックＬＳＣＬＫのデューティー比が５０％であるので、図８（ｇ）〜（ｊ）に示すように第１〜第４ロード信号ＬＯＡＤ１〜ＬＯＡＤ４のそれぞれのデューティー比は５０％となる。また、第１〜第４ロード信号ＬＯＡＤ１〜ＬＯＡＤ４のそれぞれの周波数は低速クロックＬＳＣＬＫの周波数と等しい。

（ホ）次に、図６に示す第１〜第３マルチプレクサ２１４〜２１６は、第１ロード信号ＬＯＡＤ１に基づき、入力ラッチ回路２１０ｅがラッチした第１〜第３選択信号Ｓ１〜Ｓ３を第１〜第３出力Ｆ／Ｆ２１７〜２１９にそれぞれ伝達する。第１Ｆ／Ｆ２１７は、第１クロックＣＬＫ１の立ち上がりと同期して第１マルチプレクサ２１４からの第１選択信号Ｓ１をラッチする。この結果、図８（ｋ）の時刻ｔ４において、第１変換データＳＤ１として第１選択信号Ｓ１、即ち第１入力データＩＮ１を図１に示す選択回路３に供給する。一方、第２Ｆ／Ｆ２１８は、第１クロックＣＬＫ１の立ち上がりと同期して第２マルチプレクサ２１５からの第２選択信号Ｓ２をラッチする。第３Ｆ／Ｆ２１９は、第１クロックＣＬＫ１の立ち上がりと同期して第３マルチプレクサ２１６からの第３選択信号Ｓ３をラッチする。

（へ）次に、図８（ｌ）の時刻ｔ５に示すように、図６に示す第２変換回路２１ｂは、第２変換データＳＤ２として第２選択信号Ｓ２、即ち第２入力信号ＩＮ２を選択回路３に供給する。図８（ｍ）の時刻ｔ６に示すように、第３変換回路２１ｃは、第３変換データＳＤ３として第７選択信号Ｓ７、即ち第３入力信号ＩＮ３を選択回路３に供給する。図８（ｎ）の時刻ｔ７に示すように、第４変換回路２１ｄは、第４変換データＳＤ４として第１０選択信号Ｓ１０、即ち第４入力信号ＩＮ４を選択回路３に供給する。一方、図７に示す第１ロード信号用Ｆ／Ｆ２３１は、図８の時刻ｔ５において、ロウレベルの低速クロックＬＳＣＬＫを第２クロックＣＬＫ２の立ち上がりと同期してラッチする。この結果、図８（ｇ）の時刻ｔ５に示すように、第１ロード信号ＬＯＡＤ１がロウレベルに立ち下がる。第１ロード信号ＬＯＡＤ１がロウレベルに立ち下がると、図６に示す第１マルチプレクサ２１４は第２出力Ｆ／Ｆ２１８がラッチした第２選択信号Ｓ２を第１出力Ｆ／Ｆ２１７に伝達する。

（ト）次に、選択回路３は、図８（ｋ）〜（ｎ）に示す第１〜第４変換データＳＤ１〜ＳＤ４を順次選択し、図８（ｏ）に示す出力シリアルデータＳＯＵＴを生成する。この結果、第１〜第４入力信号ＩＮ１〜ＩＮ４がパラレル−シリアル変換される。

（チ）次に、図８の時刻ｔ８において、図６に示す第１出力Ｆ／Ｆ２１７は第１マルチプレクサ２１４からの第２選択信号Ｓ２をラッチする。したがって、図８（ｎ）の時刻ｔ８に示すように、第１変換信号ＳＤ１として第２選択信号Ｓ２、即ち第５入力信号ＩＮ５が、図１に示す選択回路３に供給される。同様にして図８（ｋ）の時刻ｔ９に示すように、図６に示す第２変換回路２１ｂは、第２変換データＳＤ２として第５選択信号Ｓ５、即ち第６入力信号ＩＮ６を選択回路３に供給する。図８（ｌ）の時刻ｔ１０に示すように、第３変換回路２１ｃは、第３変換データＳＤ３として第８選択信号Ｓ８、即ち第７入力信号ＩＮ７を選択回路３に供給する。図８（ｍ）の時刻ｔ１１に示すように、第４変換回路２１ｄは、第４変換データＳＤ４として第１１選択信号Ｓ１１、即ち第８入力信号ＩＮ８を選択回路３に供給する。また、図８（ａ）の時刻ｔ８において、次サイクルの入力パラレルデータＰＤが図１に示す切り換え回路１２に供給される。

（リ）次に、選択回路３は、図８（ｋ）〜（ｎ）に示す第１〜第４変換データＳＤ１〜ＳＤ４を順次選択し、図８（ｏ）に示す出力シリアルデータＳＯＵＴを生成する。よって、第５〜第８入力信号ＩＮ５〜ＩＮ８がパラレル−シリアル変換される。この結果、入力パラレルデータＰＤを構成する第１〜第８入力信号ＩＮ１〜ＩＮ８は出力シリアルデータＳＯＵＴに変換される。図８（ａ）に示す入力パラレルデータＰＤのデータサイクル２以降におけるパラレル−シリアル変換器１０ａの動作は、データサイクル１におけるパラレル−シリアル変換器１０ａの動作と同様である。

以下に、１０対１変換時におけるパラレル−シリアル変換器１０ａの動作を説明する。但し、８対１変換時の動作と同様の動作については、重複する説明を省略する。

（イ）先ず、図１に示すクロック生成回路２２は、図９（ｃ）に示す低速クロックＬＳＣＬＫ及び図９（ｄ）〜（ｇ）に示す第１〜第４クロックＣＬＫ１〜ＣＬＫ４を生成する。また、外部から図１に示す切り換え回路１２に図９（ａ）に示す１０ビットの入力パラレルデータＰＤが供給される。また、モード信号ＭＯＤＥは、図７（ｂ）に示すようにハイレベルに設定される。図３（ａ）の時刻ｔＡにおいて低速クロックＬＳＣＬＫがハイレベルに立ち上がる。低速クロックＬＳＣＬＫがハイレベルに立ち上がると、図４に示すラッチ回路１１ａは反転データ出力端子Ｑバーからのロウレベル信号をラッチしてＡＮＤ回路１１ｂに伝達する。モード信号ＭＯＤＥがハイレベル且つラッチ信号Ｌ１がロウレベルであるので、ＡＮＤ回路１１ｂは、図３（ｃ）の時刻ｔＡにおいてロウレベルの切り換え信号ＳＷを生成する。この結果、１０対１変換時においては、図３（ａ）及び（ｃ）に示すように、切り換え信号ＳＷは低速クロックＬＳＣＬＫの立ち上がりと同期してハイレベルとロウレベルを繰り返す。

（ロ）更に図３の時刻ｔＢにおいて、低速クロックＬＳＣＬＫがハイレベルに立ち上がると、ラッチ回路１１ａは反転データ出力端子Ｑバーからのハイレベル信号をラッチしてＡＮＤ回路１１ｂに伝達する。モード信号ＭＯＤＥがハイレベル且つラッチ信号Ｌ１がハイレベルであるので、図３（ｃ）に示すように、ＡＮＤ回路１１ｂは時刻ｔＢにおいてハイレベルの切り換え信号ＳＷを生成する。この結果、図９（ｂ）及び（ｃ）に示すように、切り換え信号ＳＷの周期は低速クロックＬＳＣＬＫの周期の２倍となる。

（ハ）図９の時刻ｔ１〜ｔ２の期間においては、パラレル―シリアル変換器１０ａは８対１変換時と同様に動作する。図９（ｂ）の時刻ｔ２において、図９（ｃ）に示す低速クロックＬＳＣＬＫの立ち上がりと同期して切り換え信号ＳＷがロウレベルに立ち下がる。切り換え信号ＳＷがロウレベルに立ち下がると、ロウレベルの切り換え信号ＳＷが図５に示す第１〜第１２セレクタ１２ａ〜１２ｌに供給される。この結果、第１選択信号Ｓ１、第２選択信号Ｓ２、及び第３選択信号Ｓ３として第３入力信号ＩＮ３、第７入力信号ＩＮ７、及び電源ＶＤＤからのハイレベル信号がそれぞれ選択される。更に、図６に示す入力ラッチ回路２１０ｅは、低速クロックＬＳＣＬＫの立ち上がりと同期して第１〜第３選択信号Ｓ１〜Ｓ３をラッチする。

（ニ）同様に、第４選択信号Ｓ４、第５選択信号Ｓ５、及び第６選択信号Ｓ６として第４入力信号ＩＮ４、第８入力信号ＩＮ８、及び電源ＶＤＤからのハイレベル信号がそれぞれ選択される。また、第７選択信号Ｓ７、第８選択信号Ｓ８、及び第９選択信号Ｓ９として第１入力信号ＩＮ１、第５入力信号ＩＮ５、及び第９入力信号ＩＮ９がそれぞれ選択される。第１０選択信号Ｓ１０、第１１選択信号Ｓ１１、及び第１２選択信号Ｓ１２として第２入力信号ＩＮ２、第６入力信号ＩＮ６、及び第１０入力信号ＩＮ１０がそれぞれ選択される。

（ホ）また、図９の時刻ｔ２において低速クロックＬＳＣＬＫがハイレベルに立ち上がると、図６に示す入力ラッチ回路２１０ｅは、第１選択信号Ｓ１、第２選択信号Ｓ２、及び第３選択信号Ｓ３、即ち第３入力信号ＩＮ３、第７入力信号ＩＮ７、及び電源ＶＤＤからのハイレベル信号をラッチする。尚、この時点では第１出力Ｆ／Ｆ２１７は、切り換え信号ＳＷがハイレベル時における第２選択信号Ｓ２、即ち第５入力信号ＩＮ５をラッチしている。第２出力Ｆ／Ｆ２１８は切り換え信号ＳＷがハイレベル時における第３選択信号Ｓ３、即ち第９入力信号ＩＮ９をラッチしている。

（ヘ）次に、図９（ｄ）の時刻ｔ４において、第１クロックＣＬＫ１がハイレベルに立ち上がる。時刻ｔ４の時点においては、図９（ｈ）に示すように第１ロード信号ＬＯＡＤ１はロウレベルである。よって、第１クロックＣＬＫ１がハイレベルに立ち上がると、第２出力Ｆ／Ｆ２１８がラッチした第３選択信号Ｓ３は第１出力Ｆ／Ｆ２１７に転送される。この結果、図９（ｌ）に示すように、第１出力Ｆ／Ｆ２１７は第１変換データＳＤ１として第３選択信号Ｓ３、即ち第９入力信号ＩＮ９を図１に示す選択回路３に供給する。同様に、第２変換回路２１ｂは、図９（ｍ）に示すように第６選択信号Ｓ６、即ち第１０入力信号ＩＮ１０を第２変換データＳＤ２として供給する。

（ト）次いで、選択回路３は、図９（ｌ）〜（ｏ）に示す第１〜第４変換データＳＤ１〜ＳＤ４を順次選択し、図９（ｐ）に示す出力シリアルデータＳＯＵＴを生成する。この結果、入力パラレルデータＰＤ、即ち第１〜第１０入力信号ＩＮ１〜ＩＮ１０がパラレル−シリアル変換される。尚、図９（ａ）のデータサイクル２に示す入力パラレルデータＰＤに関して、図９（ｊ）の時刻ｔ４において、第３ロード信号ＬＯＡＤ３がハイレベルに立ち上がる。更に図９（ｋ）の時刻ｔ５において、第４ロード信号ＬＯＡＤ４がハイレベルに立ち上がる。一方、図９（ｆ）の時刻ｔ６において第３クロックＣＬＫ３がハイレベルに立ち上がる。第３クロックＣＬＫ３がハイレベルに立ち上がると、図６に示す第３変換回路２１ｃは、１０対１変換モードにおける第７選択信号Ｓ７、即ち第１入力信号ＩＮ１を第３変換データＳＤ３として選択回路３に供給する。

（チ）その後図９（ｇ）の時刻ｔ７において第４クロックＣＬＫ４がハイレベルに立ち上がる。第４クロックＣＬＫ４がハイレベルに立ち上がると、第４変換回路２１ｄは、１０対１変換モードにおける第１０選択信号Ｓ１０、即ち第２入力信号ＩＮ２を第４変換データＳＤ４として選択回路３に供給する。データサイクル２の入力パラレルデータＰＤ内の第３〜第１０入力信号ＩＮ３〜ＩＮ１０は、８対１変換時と同様に出力シリアルデータＳＯＵＴに変換される。

このように、本発明の実施の形態に係るパラレル−シリアル変換器１０ａによれば、入力パラレルデータＰＤのビット数が偶数及び奇数のいずれ場合においてもパラレル−シリアル変換を実行できる。特に、１０対１変換及び８対１変換を実行可能なので、汎用性の高いパラレル−シリアル変換器１０ａを提供できる。更に、４相クロックを用いることにより、２相クロックを用いたパラレル−シリアル変換器と比して変換回路部２１の動作周波数を半分にすることができる。例えば、図８（ｇ）の時刻ｔ１に示す第１ロード信号ＬＯＡＤ１の立ち上がりと、図８（ｃ）の時刻ｔ４に示す第１クロックＣＬＫ１の立ち上がりとのタイミングマージンを十分に確保できる。したがって、入力パラレルデータＰＤのデータレートが増加した場合においても安定してパラレル−シリアル変換を実行し、高速動作可能なパラレル−シリアル変換器１０ａを提供できる。

（実施の形態の変形例）
本発明の実施の形態の変形例に係るパラレル−シリアル変換器１０ｂとして、図１０に示すように分割回路１ｂが、入力パラレルデータＰＤのビット数に応じてモード信号ＭＯＤＥを生成するモード信号生成回路１０１を備える構成でも良い。モード信号生成回路１０１は、入力パラレルデータＰＤのビット数が８であると検知した場合、ロウレベルのモード信号ＭＯＤＥを生成する。これに対してモード信号生成回路１０１は、入力パラレルデータＰＤのビット数が１０であると検知した場合、ハイレベルのモード信号ＭＯＤＥを生成する。このように、図１０に示すパラレル−シリアル変換器１０ｂによればモード信号ＭＯＤＥを自動的に生成できる。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

上述した実施の形態においては、切り換え回路１２を第１〜第１２セレクタ１２ａ〜１２ｌにより構成する一例を説明した。しかし、論理回路又は順序回路により切り換え回路１２を構成しても良い。

また、実施の形態に係るパラレル−シリアル変換器１０ａ及び１０ｂを同一半導体チップ上にモノリシックに集積化し、半導体集積回路として形成しても良い。

更に、実施の形態に係るパラレル−シリアル変換器１０ａ及び１０ｂの原理をシリアル−パラレル変換に応用しても良い。或いは、パラレル−シリアル変換及びシリアル−パラレル変換の両方を実行可能な構成に応用しても良い。

また、図５に示す第３セレクタ１２ｃ、第６セレクタ１２ｆ、第９セレクタ１２ｉ、及び第１２セレクタ１２ｌのそれぞれの入力に電源ＶＤＤを接続する一例を説明した。しかし、電源ＶＤＤに代えてグラウンドＧＮＤを接続しても良い。

このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

本発明の実施の形態に係るパラレル−シリアル変換器の構成を示すブロック図である。 本発明の実施の形態に係るパラレル−シリアル変換器の８対１変換時の動作の一部を示すタイムチャートである。 本発明の実施の形態に係るパラレル−シリアル変換器の１０対１変換時の動作の一部を示すタイムチャートである。 本発明の実施の形態に係る切り換え制御回路の構成を示すブロック図である。 本発明の実施の形態に係る切り換え回路の構成を示すブロック図である。 本発明の実施の形態に係る変換回路部の構成を示すブロック図である。 本発明の実施の形態に係るロード信号生成回路の構成を示すブロック図である。 本発明の実施の形態に係るパラレル−シリアル変換器の８対１変換時の動作を示すタイムチャートである。 本発明の実施の形態に係るパラレル−シリアル変換器の１０対１変換時の動作を示すタイムチャートである。 本発明の実施の形態の変形例に係るパラレル−シリアル変換器の構成を示すブロック図である。

符号の説明

１ａ，１ｂ…分割回路
２…シリアルデータ生成回路
３…選択回路
１０ａ，１０ｂ…パラレル−シリアル変換器
１１…切り換え制御回路
１１ａ…ラッチ回路
１１ｂ…ＡＮＤ回路
１１ｃ…モード信号入力端子
１２…切り換え回路
１２ａ〜１２ｌ…第１〜第１２セレクタ
２１…変換回路部
２１ａ〜２１ｄ…第１〜第４変換回路
２２…クロック生成回路
２３…ロード信号生成回路
１０１…モード信号生成回路
１２０ａ〜１２０ｊ…第１〜第１０入力端子
１２１ａ〜１２１ｄ…第１〜第４セレクタ部
１２４ａ〜１２４ｌ…第１〜第１２選択信号端子
１２５…切り換え信号入力端子
２１０ｅ…入力ラッチ回路
２１０ｆ…マルチプレクサ部
２１０ｇ…出力ラッチ回路
２１１〜２１３…第１〜第３入力Ｆ／Ｆ
２１４〜２１６…第１〜第３マルチプレクサ
２１７〜２１９…第１〜第３出力Ｆ／Ｆ
２３０ａ…ロード信号用低速クロック端子
２３０ａ〜２３０ｅ…第１〜第４ロード信号用クロック端子
２３０ｆ〜２３０ｉ…第１〜第４ロード信号出力端子
２３１〜２３４…第１〜第４ロード信号用Ｆ／Ｆ

Claims (7)

1. 低速クロック及び変換モードを制御するモード信号に基づき、入力パラレルデータを第１〜第４分割データに分割する分割回路と、
   前記低速クロック、前記モード信号、及び前記低速クロックと比して高周波の第１〜第４クロックに基づき、前記第１〜第４分割データのそれぞれをパラレル−シリアル変換して第１〜第４変換データを生成するシリアルデータ生成回路と、
   前記第１〜第４変換データを順次選択して出力シリアルデータを生成する選択回路
   とを備えることを特徴とするパラレル−シリアル変換器。
2. 前記分割回路は、前記入力パラレルデータのビット数に応じて前記モード信号を生成するモード信号生成回路を更に備えることを特徴とする請求項１に記載のパラレル−シリアル変換器。
3. 前記分割回路は、
   前記低速クロック及び前記モード信号に基づいて切り換え信号を生成する切り換え制御回路と、
   前記切り換え信号に基づいて前記入力パラレルデータを前記第１〜第４分割データに変換する切り換え回路
   とを備えることを特徴とする請求項１に記載のパラレル−シリアル変換器。
4. 前記切り換え回路は、
   前記切り換え信号、及び前記入力パラレルデータの内の第１入力信号、第３入力信号、第５入力信号、第７入力信号、及び第９入力信号に基づいて第１〜第３選択信号を前記第１分割データとして生成する第１セレクタ部と、
   前記切り換え信号、及び前記入力パラレルデータの内の第２入力信号、第４入力信号、第６入力信号、第８入力信号、及び第１０入力信号に基づいて第４〜第６選択信号を前記第２分割データとして生成する第２セレクタ部と、
   前記切り換え信号、前記第１入力信号、前記第３入力信号、前記第５入力信号、前記第７入力信号、及び前記第９入力信号に基づいて第７〜第９選択信号を前記第３分割データとして生成する第３セレクタ部と、
   前記切り換え信号、前記第２入力信号、前記第４入力信号、前記第６入力信号、前記第８入力信号、及び前記第１０入力信号に基づいて第１０〜第１２選択信号を前記第４分割データとして生成する第４セレクタ部
   とを備えることを特徴とする請求項３に記載のパラレル−シリアル変換器。
5. 前記シリアルデータ生成回路は、
   前記第１〜第４クロックを生成し、前記モード信号に応じて前記低速クロックを生成するクロック生成回路と、
   前記低速クロック及び前記第１〜第４クロックに基づいて第１〜第４ロード信号を生成するロード信号生成回路と、
   前記第１〜第４ロード信号、前記第１〜第４クロック、及び前記低速クロックに基づき、前記第１〜第４分割データを前記第１〜第４変換データに変換する変換回路部
   とを備えることを特徴とする請求項１に記載のパラレル−シリアル変換器。
6. 前記クロック生成回路は、前記モード信号に応じて前記低速クロックのデューティー比及び周波数を制御することを特徴とする請求項５に記載のパラレル−シリアル変換器。
7. 前記変換回路部は、
   前記低速クロック、前記第１ロード信号、及び前記第１クロックに基づき、前記第１分割データを前記第１変換データに変換する第１変換回路と、
   前記低速クロック、前記第２ロード信号、及び前記第２クロックに基づき、前記第２分割データを前記第２変換データに変換する第２変換回路と、
   前記低速クロック、前記第３ロード信号、及び前記第３クロックに基づき、前記第３分割データを前記第３変換データに変換する第３変換回路と、
   前記低速クロック、前記第４ロード信号、及び前記第４クロックに基づき、前記第４分割データを前記第４変換データに変換する第４変換回路
   とを備えることを特徴とする請求項５に記載のパラレル−シリアル変換器。

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