JP2012019252A

JP2012019252A - パラレルシリアル変換装置

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Publication number: JP2012019252A
Application number: JP2010153529A
Authority: JP
Inventors: Shoichiro Kashiwakura; 正一郎柏倉
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2010-07-06
Filing date: 2010-07-06
Publication date: 2012-01-26
Anticipated expiration: 2030-07-06
Also published as: US20120007755A1; JP5547569B2; CN102332924A; US8462028B2; CN102332924B

Abstract

【課題】高速動作を損なうことなく、少なくとも２つのパラレルデータ幅の入力データのパラレルシリアル変換を実現できるパラレルシリアル変換装置を提供する。
【解決手段】パラレル入力端子Ｄ０〜Ｄ１５に入力するデータのビット配列の並びを入れ替えてビットスワップパラレルデータを生成するビットスワップ回路１００と、そのビットスワップ回路１００から出力するビットスワップパラレルデータをシリアルデータに変換するパラレルシリアル変換回路２００と、入力クロック信号ＣＬＫを分周して２倍、４倍、８倍、１６倍の分周クロック信号を生成しパラレルシリアル変換回路２００に入力する分周クロック信号生成回路３００と、同タイミングのパラレルデータのシリアル変換毎にリセット信号ＲＳＴＺを生成して分周クロック信号生成回路３００をリセットするリセット信号生成回路４００から構成される。
【選択図】図１

Description

本発明は、高速シリアル通信等に用いられるパラレルシリアル変換装置に関するものである。

高速シリアル通信分野においては、信号処理ではその容易性を考慮して低速のパラレルデータを用いて所望のデジタル信号処理を施し、通信の際には、低速のパラレルデータを高速のシリアルデータに変換してから、伝送線上に送信する手法が一般的である。

パラレルデータをシリアルデータに変換するパラレルシリアル変換装置としては、特許文献１に記載のように、シフトレジスタを利用したものや、特許文献２に記載のように、１／２パラレルシリアル変換回路を単位ユニットとして、これをツリー型に多段接続したものが一般的である。また、特許文献３（図１３、図１７）に記載のように、分周比設定信号に応じた幅のパラレルデータをシリアルデータに変換するものもある。

特開平８−６５１７３号公報特開２００２−９６２９号公報特開２００４−３３６５５８号公報

ところが、特許文献１および３に記載のものでは、出力周波数と同じ高速のシフトレジスタを設ける必要があり、特に多ビットをシリアル化を実現する場合には、高速動作部分が増えるので、レイアウト設計での難易度が高くなる問題がある。また、特許文献２に記載のものは、高速動作部分がシリアル出力直前の２−１マルチプレクサ部のみであるので、設計容易性は高まり、消費電力も最小となるが、２ⁿの比でのみしかパラレルシリアル変換することができない問題がある。また、特許文献３に記載のものは、高速動作の問題点を解消するため、最高動作速度部分は特許文献２のようなツリー型を採り、最高速度以下の部分からシフトレジスタ構成とする例（図１８）も開示されている。しかし、分周比設定信号に応じた１つのパラレルデータ幅の入力データをシリアルデータに変換するものであり、複数のパラレルデータ幅に対応できるものではない。しかも、分周比設定信号による設定の対象となる部分がシフトレジスタ構成を持っているため、高速化への対応には限界がある。

本発明の目的は、高速動作を損なうことなく、任意の少なくとも２種類のパラレルデータ幅の入力データをシリアルデータに変換できるようにしたパラレルシリアル変換装置を提供することでる。

上記目的を達成するために、請求項１にかかる発明のパラレルシリアル変換装置は、Ｎ個（２^ｎ−１＜Ｎ≦２^ｎ、ｎは２以上の整数）のパラレル入力端子に入力される入力パラレルデータのビットを入れ替えたビットスワップパラレルデータを生成するビットスワップ回路と、クロック信号の周期のＭ１倍（Ｍ１は２＜Ｍ１≦Ｎの整数）、および、Ｍ２倍（Ｍ２は２≦Ｍ２＜Ｍ１の整数）から設定信号によって選ばれた周期を有する動作信号を出力するパラレルデータ幅設定回路と、前記動作信号の供給を受けて動作し、前記ビットスワップパラレルデータのビットから、該動作信号の周期に応じて、Ｍ１ビットもしくはＭ２ビットを所定の順番に取り込み、前記クロック信号に同期したシリアルデータとしてシリアル出力端子から出力するパラレルシリアル変換回路とを有し、前記ビットスワップ回路が、前記ビットスワップパラレルデータのビットを前記所定の順番に取り込んだ１ビット目からＭ１ビット目もしくはＭ２ビット目までが前記入力パラレルデータの１ビット目からＭ１ビット目もしくはＭ２ビット目までに対応するように、前記ビットを入れ替えることにより、前記入力パラレルデータの１ビット目からＭ１ビット目もしくはＭ２ビット目までが順番に配列されたシリアルデータを前記シリアル出力端子から出力することを特徴とする。
請求項２にかかる発明は、請求項１に記載のパラレルシリアル変換装置において、前記所定の順番が、前記パラレルビット幅設定信号の周期に応じて変化し、前記ビットスワップ回路が、前記周期に応じた順番に前記ビットを入れ替えることを特徴とする。
請求項３にかかる発明は、請求項１または２に記載のパラレルシリアル変換装置において、前記パラレルシリアル変換回路が、１段目からｎ段目までの各段に、前記ビットスワップパラレルデータのうちの２ビットの一方を選択する単位パラレルシリアル変換部を２^ｎ−ｋ個（ｋ＝１，２，・・・，ｎ）備え、前段の２個の単位パラレルシリアル変換部が選択した２ビットが次段の１個の単位パラレルシリアル変換回路に入力されるように接続した構造を有し、前記パラレルデータ幅設定回路が、前記１段目からｎ段目までの各段に供給する第１から第ｎの動作信号を生成することを特徴とする。
請求項４にかかる発明は、請求項３に記載のパラレルシリアル変換装置において、前記パラレルデータ幅設定回路が、前記クロック信号を順番に２分周して第１から第ｎまでの分周クロック信号を生成する１段目からｎ段目までの分周回路を有する分周クロック生成回路と、前記第１段目からｎ段目までの分周回路を前記クロック信号の周期のＭ１倍、および、Ｍ２倍から前記設定信号によって選ばれた周期でリセットするリセット信号を生成するリセット信号生成回路とを含み、該第１段目からｎ段目までの分周回路から前記第ｎから第１までの動作信号を出力することを特徴とする。

本発明によれば、入力パラレルデータのビットを入れ替えるビットスワップ回路を設けたので、任意の少なくとも２種類のデータ幅の入力パラレルデータを、一定の順番に、シリアルデータに変換することができる利点がある。特に、パラレルシリアル変換回路をツリー型とすることにより、高速動作と低消費電力を実現することができる。

本発明の第１の実施例のパラレルシリアル変換装置の機能ブロック図である。第１の実施例のパラレルシリアル変換装置の具体的な回路図である。第１の実施例の入力パラレルデータが１６ビット／１２ビットの場合のビットスワップ回路の回路図である。第１の実施例の入力パラレルデータが１６ビット／１２ビットの場合のリセット信号生成回路の回路図である。第１の実施例の入力パラレルデータが１６ビットの場合の動作のタイミングチャートである。第１の実施例の入力パラレルデータが１２ビットの場合の動作のタイミングチャートである。本発明の第２の実施例のパラレルシリアル変換装置の具体的な回路図である。第２の実施例のリセット信号生成回路の回路図である。第２の実施例の入力パラレルデータが１２ビットの場合の動作のタイミングチャートである。

＜第１の実施例＞
図１に本発明の第１の実施例のパラレルシリアル変換装置のブロック構成を示し、図２にその具体例を示す。パラレルシリアル変換装置は、入力パラレルデータのビット配列の並びを入れ替えてビットスワップパラレルデータを生成するビットスワップ回路１００と、そのビットスワップ回路１００から出力するビットスワップパラレルデータをシリアルデータに変換するツリー型のパラレルシリアル変換回路２００と、入力クロック信号ＣＬＫを分周して複数種の分周クロック信号を生成しパラレルシリアル変換回路２００に入力する分周クロック信号生成回路３００と、パラレルデータのデータ幅に応じた周期毎にリセット信号ＲＳＴＺ（請求項の動作信号）を生成して分周クロック信号生成回路３００をリセットするリセット信号生成回路４００とから構成される。分周クロック信号生成回路３００とリセット信号生成回路４００が、請求項のパラレルデータ幅設定回路を構成する。

ビットスワップ回路１００は、ここでは１６ビットと１２ビットのデータについてのビット入れ替えの場合を示す。なお、１０ビットのデータは参考のために示した。本例は、請求項のＭ１，Ｍ２は、Ｍ１＝１６、Ｍ２＝１２の場合である。図３はビットスワップ回路１００が１６ビット／１２ビット用の場合の構成であり、１６個の入力端子Ｄ０〜Ｄ１５のデータを、１６個の出力端子ｄ０〜ｄ１５のデータに変換する。入力データが１６ビットのときは、設定信号ＭＯＤＥ＝１となり、マルチプレクサ１０１〜１０４が“１”側の入力を選択し、入力端子Ｄ０〜Ｄ１５と出力端子ｄ０〜ｄ１５の対応関係が、図２に示す通りとなる。また、入力データが１２ビットのときは、設定信号ＭＯＤＥ＝０となり、入力端子Ｄ０〜Ｄ１１に１２ビットデータが入力し、マルチプレクサ１０１〜１０４が“０”側の入力を選択し、入力端子Ｄ０〜Ｄ１５と出力端子ｄ０〜ｄ１５の対応関係が、図２に示す通りとなる。このとき、入力端子Ｄ１２〜Ｄ１５のデータは無効であるので、いずれの出力端子にも出力されない。そして、出力端子ｄ２，ｄ６，ｄ１０，ｄ１４のデータは無効データとなる。

リセット信号生成回路４００は、クロック信号ＣＬＫを入力して、入力パラレルデータが１６ビットのときは１６回に１回Ｌｏｗ期間があるリセット信号ＲＳＴＺを生成し、入力パラレルデータが１２ビットのときは１２回に１回Ｌｏｗ期間があるリセット信号ＲＳＴＺを生成する。図４はリセット信号生成回路４００が１６ビット／１２ビット用の場合の構成であり、１６ビットリセット信号生成回路４０１と１２ビットリセット信号生成回路４０２とマルチプレクサ４０３からなる。設定信号ＭＯＤＥ＝１のとき、１６ビットリセット信号生成回路４０１の出力信号がリセット信号ＲＳＴＺとなり、設定信号ＭＯＤＥ＝０のとき、１２ビットリセット信号生成回路４０２の出力信号がリセット信号ＲＳＴＺとなる。

分周クロック信号生成回路３００は、クロック信号ＣＬＫを入力して２分周クロック信号ｄｉｖ２＿ｃｌｋを生成するＴＦＦ回路（分周回路）３０１、その２分周クロック信号ｄｉｖ２＿ｃｌｋを入力して４分周クロック信号ｄｉｖ４＿ｃｌｋを生成するＴＦＦ回路３０２、その４分周クロック信号ｄｉｖ４＿ｃｌｋを入力して８分周クロック信号ｄｉｖ８＿ｃｌｋを生成するＴＦＦ回路３０３、その８分周クロック信号ｄｉｖ８＿ｃｌｋを入力して１６分周クロック信号ｄｉｖ１６＿ｃｌｋを生成するＴＦＦ回路３０４を備える。そして、これらＴＦＦ回路３０１〜３０４は、リセット信号生成回路４００で生成されたリセットＲＳＴＺ信号がＬｏｗになる毎に、初期化される。

パラレルシリアル変換回路２００は、ビットスワップ回路１００の出力端子ｄ０〜ｄ１５から入力されるビットスワップパラレルデータのうちの２ビットの一方を選択する単位パラレルシリアル変換部をツリー型に４段接続し、前段の２個の単位パラレルシリアル変換部が選択した２ビットが次段の１個の単位パラレルシリアル変換回路に入力されるようにした構造を有する。そして、ＦＦ回路群ｄｉｖ１６＿ＦＦ，ｄｉｖ４＿ＦＦ，ｄｉｖ２＿ＦＦ，ｄｏｕｔ＿ＦＦ、マルチプレクサ群ｄｉｖ８＿ｍｕｘ，ｄｉｖ４＿ｍｕｘ，ｄｉｖ２＿ｍｕｘ，ｄｏｕｔ＿ｍｕｘを備えている。

ＦＦ回路群ｄｉｖ１６＿ＦＦは、ビットスワップ回路１００の出力端子ｄ０〜ｄ１５のデータを１６分周クロック信号ｄｉｖ１６＿ｃｌｋの立ち上がりエッジで保持する１６個のＦＦ回路からなる。マルチプレクサ群ｄｉｖ８＿ｍｕｘは、１６分周クロック信号ｄｉｖ１６＿ｃｌｋのＬｏｗ期間でＦＦ回路群ｄｉｖ１６＿ＦＦ内の上下隣接する２個のＦＦ回路の上側のＦＦ回路の出力データを選択し、Ｈｉｇｈ期間で下側のＦＦ回路の出力データを選択する合計８個のマルチプレクサからなる。マルチプレクサ群ｄｉｖ４＿ｍｕｘは、８分周クロック信号ｄｉｖ８＿ｃｌｋのＬｏｗ期間でマルチプレクサ群ｄｉｖ８＿ｍｕｘ内の上下隣接する２個のマルチプレクサの上側のマルチプレクサの出力を選択し、Ｈｉｇｈ期間で下側のマルチプレクサの出力を選択する４個のマルチプレクサからなる。ＦＦ回路群ｄｉｖ４＿ＦＦは、そのマルチプレクサ群ｄｉｖ４＿ｍｕｘの各マルチプレクサの出力データを４分周クロック信号ｄｉｖ４＿ｃｌｋの立ち上がりエッジで保持する４個のＦＦ回路からなる。マルチプレクサ群ｄｉｖ２＿ｍｕｘは、４分周クロック信号ｄｉｖ４＿ｃｌｋのＬｏｗ期間でＦＦ回路群ｄｉｖ４＿ＦＦ内の上下隣接する２個のＦＦ回路の上側のＦＦ回路の出力データを選択し、Ｈｉｇｈ期間で下側のＦＦ回路の出力データを選択する２個のマルチプレクサからなる。ＦＦ回路群ｄｉｖ２＿ＦＦは、そのマルチプレクサ群ｄｉｖ２＿ｍｕｘの各マルチプレクサの出力データを２分周クロック信号ｄｉｖ２＿ｃｌｋの立ち上がりエッジで保持する２個のＦＦ回路からなる。マルチプレクサｄｏｕｔ＿ｍｕｘは、２分周クロック信号ｄｉｖ２＿ｃｌｋのＬｏｗ期間でＦＦ回路群ｄｉｖ２＿ＦＦ内の上側のＦＦ回路の出力データを選択し、Ｈｉｇｈ期間で下側のＦＦ回路の出力データを選択する。ＦＦ回路ｄｏｕｔ＿ＦＦは、そのマルチプレクサｄｏｕｔ＿ｍｕｘの出力データをクロック信号ｄｉｖ＿ｃｌｋ（＝ＣＬＫ）の立ち上がりエッジで保持する。

次に、パラレル入力端子Ｄ０〜Ｄ１６に入力するパラレルデータが１６ビットと１２ビットの場合のパラレルシリアル変換動作を説明する。図５には、入力パラレルデータが１６ビットの場合のタイミングチャートを、図６には、入力パラレルデータが１２ビットの場合のタイミングチャートを示す。図５および図６の上部には、クロック信号ｃｌｋ、および分周クロック信号と、リセット信号ＲＳＴＺを示す。分周クロック信号生成回路３００の分周クロック信号ｄｉｖ＿ｃｌｋ，ｄｉｖ２＿ｃｌｋ，ｄｉｖ４＿ｃｌｋ，ｄｉｖ８＿ｃｌｋ，ｄｉｖ１６＿ｃｌｋの値は、ダウンカウンタのカウント値を表す。本実施例では、４ビットのため、リセット信号ＲＳＴＺをＨｉｇｈに保てば、１５→１４→１３→・・・・→２→１→０→１５→１４・・・・・と、１６クロックで繰り返しながらカウントする。

図５のタイミングチャートに示すように、１６クロックに１回リセット信号ＲＳＴＺをネゲートすると、リセット信号ＲＳＴＺがＬｏｗの期間に分周クロック信号ｄｉｖ＿ｃｌｋ，ｄｉｖ２＿ｃｌｋ，ｄｉｖ４＿ｃｌｋ，ｄｉｖ８＿ｃｌｋ，ｄｉｖ１６＿ｃｌｋは０となり、１６クロック周期でカウンタは動作する。また、図６のタイミングチャートに示すように、１２クロックに１回リセット信号ＲＳＴＺをネゲートすると、１５→１４→１３→・・・→６→５→０→１５→１４→・・・・のように動作し、下位の４から１までがスキップされて、１２クロック周期でカウンタは動作する。

図５および図６の、下部から中央部にかけて、パラレルシリアル変換回路２００の入力端子ｄ０〜ｄ１５から入力されたパラレルデータが、カウンタ遷移の順番に従って、所定の順番で順次シリアルデータとしてシリアル出力端子ＤＯＵＴに出力される過程が示されている。“ｄｉｖ１６＿ＦＦ”、“ｄｉｖ４＿ＦＦ”、“ｄｉｖ２＿ＦＦ”は、それぞれのＦＦから出力されるデータを表す。“ｄｉｖ４＿ｍｕｘ”、“ｄｉｖ２＿ｍｕｘ”、“ｄｏｕｔ＿ｍｕｘ”は、それぞれのマルチプレクサから出力されるデータを表す。

一般のパラレルシリアル変換装置では、パラレルデータをシリアル化する順番が仕様によって一意に定められている。ところが、本実施例では、リセット信号ＲＳＴＺの周期によって、パラレルシリアル変換回路２００の入力端子ｄ０〜ｄ１５に入力されるパラレルデータが出力端子ＤＯＵＴに出力される順番が変化する。例えば、図５、図６に示すように、出力端子ｄ０のデータは、１６ビットモードでは１６番目、１２ビットモードでは１２番目にシリアル出力端子ＤＯＵＴに出力する。入力端子ｄ２のデータは、１６ビットモードでは１２番目に出力するが、１２ビットモードでは割り当てられるデータがないため、出力されない。上記のように、１６ビットモードと１２ビットモードで、パラレルシリアル変換の実行時に割り当てられるパラレルシリアル変換回路２００の入力端子ｄ０〜ｄ１５が変化する。このため、入力端子ｄ０〜ｄ１５を、そのまま、パラレルシリアル変換装置のパラレル入力端子とすることはできない。

そこで、本実施例では、パラレルシリアル変換装置の入力端子であるパラレル入力端子Ｄ０〜Ｄ１５とパラレルシリアル変換回路２００の入力端子ｄ０〜ｄ１５との間に、ビットスワップ回路１００を設け、リセット信号ＲＳＴＺのサイクルに合わせて、パラレルデータの入れ替えが行われる。

これによって、入力端子Ｄ０，Ｄ１，・・・，Ｄ１５のデータを０，１，・・・・，Ｅ，Ｆ，１０，１１，１２，・・・とすると、１６ビットモードでは、０，１，・・・・，Ｅ，Ｆ，１０，１１，１２，・・・の順番のシリアルデータとなり、１６個のパラレル入力端子Ｄ０，Ｄ１，・・・，Ｄ１５に、Ｄ０側から順に入力される、パラレルデータの１ビット目から１６ビット目までが順番に配列されたシリアルデータに変換することができる。１２ビットモードでは、０，１，・・・・，Ａ，Ｂ，１０，１１，１２，・・・の順番のシリアルデータとなり、１６個のパラレル入力端子Ｄ０，Ｄ１，・・・，Ｄ１５のうちの、Ｄ０側から１２個（Ｄ０，Ｄ１，・・・，Ｄ１１）に、Ｄ０側から順に入力される、パラレルデータの１ビット目から１２ビット目までが順に配列されたシリアルデータに変換することができる。

このように、ビットスワップ回路１００を設けることにより、パラレルデータの幅（Ｍビットとする）にかかわらず、パラレルデータを、仕様によって定められた一定の順番にシリアル化することができる。具体的には、本実施例では、１番目からＭ番目までのパラレル入力端子に順に入力される、パラレルデータの１ビット目からＭビット目までが順に配列されたシリアルデータに変換することができる。

ここで、特許文献３には、分周比設定信号５０６に対応して分周比が変化するパラレルシリアル変換回路５０１を使用することにより、１個のパラレルシリアル変換回路を設計するだけで、パラレル側データの本数が複数通りの場合について動作させ、設計量を削減する技術が開示されている（図３および段落００９１参照）。しかし、特許文献３の技術によって設計されるのは、複数通りの幅から選ばれた１つの幅のパラレルデータを１個のパラレルシリアル変換回路部を利用してシリアルデータに変換するパラレルシリアル変換装置であり、本願発明のパラレルシリアル変換装置のように、設定信号に応じて変更される、２種類以上の幅のパラレルデータをシリアルデータに変換可能なパラレルシリアル変換装置ではない。このため、特許文献３では、本実施例のように出力されるデータの順番が変化することはなく、ビットスワップ回路は不要である。

パラレルシリアル変換回路２００は、ツリー型であり、出力端子ＤＯＵＴの直前のマルチプレクサｄｏｕｔ＿ｍｕｘおよびＦＦ回路ｄｏｕｔ＿ＦＦのみが最高速周波数で動作し、それより前段部分はその半分の周波数以下で動作する。このため、高速回路部分が極小である。また、マルチプレクサ群ｄｉｖ８＿ｍｕｘとマルチプレクサ群ｄｉｖ４＿ｍｕｘの間には、クロック信号ｄｉｖ８＿ｃｌｋによって動作する８個のＦＦ回路を挿入してもよいが、この部分はクロック周波数が低くなっていて、タイミングに余裕があるため、省略している。これにより、回路規模の縮小、消費電力の削減が可能となる。また、クロック信号生成回路３００においても、初段の分周用のＴＦＦ回路３０１の１段のみが最大動作周波数で動作し、余計な回路が一切含まれないため、設計が容易で高速動作に最適である。

そして、本実施例では、ツリー型のパラレルシリアル変換回路２００のためのクロック信号生成回路３００にリセット信号ＲＳＴＺを加えるだけで、高速動作を損なうことなく、２種類以上の任意のパラレルデータ幅の入力データをシリアルデータに変換するパラレルシリアル変換装置が実現できる。ｎ段のツリー型のパラレルシリアル変換では、入力パラレル端子数Ｎは、２ⁿ個である場合が効率的であるが、２^n-1＜Ｎ≦２ⁿの範囲に設定できる。また、上記実施例では、入力パラレルデータ幅Ｍが、１６ビット、１２ビット、１０ビット等のように、２^n-1＜Ｎ≦２ⁿの範囲の偶数の場合について説明したが、２^n-1以下や、奇数についても対応可能である。奇数の場合は、例えば、クロック信号の立ち上がりエッジで有効になり、次の立ち下がりエッジで無効なるリセット信号で分周回路をリセットすればよい。つまり、入力パラレルデータ幅Ｍは、２≦Ｍ≦Ｎに設定できる。

また、ビットスワップ回路１００が必要になるのは、パラレルシリアル変換の実行時に割り当てられるパラレルシリアル変換回路２００のパラレル入力端子が変化する場合であり、具体的には、ツリー型のパラレルシリアル変換を行う場合である。しかし、ツリー型以外のパラレルシリアル変換回路を利用する場合であっても、そのパラレルシリアル変換回路によっては同様の変化が起こる場合あり、このときは、ビットスワップ回路が必要になる。

なお、図２では非同期リセットを用いて分周クロック信号生成回路３００をリセットしているが、これに限られるものではなく、同期リセットの回路を用いてもよい。また、分周クロック信号生成回路３００のＴＦＦ回路３０１〜３０４はリセット信号ＲＳＴＺで０に初期化されているが、これに限られるものではなく、任意の値に初期化しても、パラレルシリアル変換回路２００の規則性に合致するようにパラレルデータへのデータマッピングを行えば、本発明は適用可能である。

＜第２の実施例＞図７に第２の実施例のパラレルシリアル変換装置の具体例を示す。本実施例では、第１の実施例で用いていたリセット信号ＲＳＴＺをエッジ検出回路５００で生成している。エッジ検出回路５００は、リセット信号生成回路４００Ａで生成されたＳＥＬ信号の立ち上がりエッジを検出し、この立ち上がりタイミングに合わせて、第１の実施例と同等のリセット信号ＲＳＴＺを生成している。リセット信号生成回路４００Ａを１６ビット／１２ビット用とするときは、図８に示すように、クロック信号ＣＬＫを１６分周する１６分周回路４０４と、同クロック信号ＣＬＫを１２分周する１２分周回路４０５と、設定信号ＭＯＤＥ＝１のとき１６分周回路４０４の出力を選択し、設定信号ＭＯＤＥ＝０のとき１２分周回路４０５の出力を選択するマルチプレクサ４０６から構成される。

立ち上がりエッジの頻度は、第１の実施例のリセット信号ＲＳＴＺの頻度と同じになるため、ＳＥＬ信号は低速で十分である。本実施例のようにＳＥＬ信号の立ち上がりを検出する回路５００を設けることで、ＳＥＬ信号に要求される動作周波数が低下するため、タイミング等の設計難易度を下げることが可能になる。図９に入力パラレルデータが１２ビットの場合の動作のタイミングチャートを示した。

１００：ビットスワップ回路
２００：パラレルシリアル変換回路
３００：分周クロック生成回路
４００，４００Ａ：リセット信号生成回路

Claims

Ｎ個（２^ｎ−１＜Ｎ≦２^ｎ、ｎは２以上の整数）のパラレル入力端子に入力される入力パラレルデータのビットを入れ替えたビットスワップパラレルデータを生成するビットスワップ回路と、
クロック信号の周期のＭ１倍（Ｍ１は２＜Ｍ１≦Ｎの整数）、および、Ｍ２倍（Ｍ２は２≦Ｍ２＜Ｍ１の整数）から設定信号によって選ばれた周期を有する動作信号を出力するパラレルデータ幅設定回路と、
前記動作信号の供給を受けて動作し、前記ビットスワップパラレルデータのビットから、該動作信号の周期に応じて、Ｍ１ビットもしくはＭ２ビットを所定の順番に取り込み、前記クロック信号に同期したシリアルデータとしてシリアル出力端子から出力するパラレルシリアル変換回路とを有し、
前記ビットスワップ回路が、前記ビットスワップパラレルデータのビットを前記所定の順番に取り込んだ１ビット目からＭ１ビット目もしくはＭ２ビット目までが前記入力パラレルデータの１ビット目からＭ１ビット目もしくはＭ２ビット目までに対応するように、前記ビットを入れ替えることにより、前記入力パラレルデータの１ビット目からＭ１ビット目もしくはＭ２ビット目までが順番に配列されたシリアルデータを前記シリアル出力端子から出力することを特徴とするパラレルシリアル変換装置。
前記所定の順番が、前記パラレルビット幅設定信号の周期に応じて変化し、前記ビットスワップ回路が、前記周期に応じた順番に前記ビットを入れ替えることを特徴とする請求項１に記載のパラレルシリアル変換装置。
前記パラレルシリアル変換回路が、１段目からｎ段目までの各段に、前記ビットスワップパラレルデータのうちの２ビットの一方を選択する単位パラレルシリアル変換部を２^ｎ−ｋ個（ｋ＝１，２，・・・，ｎ）備え、前段の２個の単位パラレルシリアル変換部が選択した２ビットが次段の１個の単位パラレルシリアル変換回路に入力されるように接続した構造を有し、
前記パラレルデータ幅設定回路が、前記１段目からｎ段目までの各段に供給する第１から第ｎの動作信号を生成することを特徴とする請求項１または２に記載のパラレルシリアル変換装置。
前記パラレルデータ幅設定回路が、前記クロック信号を順番に２分周して第１から第ｎまでの分周クロック信号を生成する１段目からｎ段目までの分周回路を有する分周クロック生成回路と、前記第１段目からｎ段目までの分周回路を前記クロック信号の周期のＭ１倍、および、Ｍ２倍から前記設定信号によって選ばれた周期でリセットするリセット信号を生成するリセット信号生成回路とを含み、該第１段目からｎ段目までの分周回路から前記第ｎから第１までの動作信号を出力することを特徴とする請求項３に記載のパラレルシリアル変換装置。