JP2003168979A - バイナリコード発生装置 - Google Patents
バイナリコード発生装置Info
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- JP2003168979A JP2003168979A JP2001365226A JP2001365226A JP2003168979A JP 2003168979 A JP2003168979 A JP 2003168979A JP 2001365226 A JP2001365226 A JP 2001365226A JP 2001365226 A JP2001365226 A JP 2001365226A JP 2003168979 A JP2003168979 A JP 2003168979A
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Abstract
(57)【要約】
【課題】 バイナリコードのビット数が増大しても最高
動作周波数を低下させることなく、バイナリコードを発
生することができるバイナリコード発生装置を提供す
る。 【解決手段】 バイナリコードのビットＤ０〜Ｄ３毎
に、Ｄフリップフロップ１、２，３、４〜７、８〜１５
をそれぞれ縦続接続したシフトレジスタを設ける。各シ
フトレジスタの段数（Ｄフリップの数）は、バイナリコ
ードの各ビットに現れる周期性（‘０’又は‘１’が繰
り返される回数）に基づいて設定する。
動作周波数を低下させることなく、バイナリコードを発
生することができるバイナリコード発生装置を提供す
る。 【解決手段】 バイナリコードのビットＤ０〜Ｄ３毎
に、Ｄフリップフロップ１、２，３、４〜７、８〜１５
をそれぞれ縦続接続したシフトレジスタを設ける。各シ
フトレジスタの段数（Ｄフリップの数）は、バイナリコ
ードの各ビットに現れる周期性（‘０’又は‘１’が繰
り返される回数）に基づいて設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、バイナリコードを
発生するバイナリコード発生装置に関する。
発生するバイナリコード発生装置に関する。
【０００２】
【従来の技術】図４は、従来のバイナリコード発生装置
の構成例を示すブロック図である。尚、図４では４ビッ
トの同期式のバイナリ発生装置を例に挙げて図示してい
る。図４に示したように、従来のバイナリコード発生装
置５０は、Ｄフリップフロップ５１，５３，５６，５
９、排他的論理和演算回路（以下、ＥＸＯＲ回路とい
う）５２，５５，５８、論理積回路（以下、ＡＮＤ回路
という）５４，５７を含んで構成される。Ｄフリップフ
ロップ５１，５３，５６，５９各々のクロック入力端に
は、クロック発生回路６０からのクロックＣＬＫが入力
されており、Ｄフリップフロップ５１はその反転出力端
と入力端とが接続されている。尚、図示は省略している
が、Ｄフリップフロップ５１，５３，５６，５９各々に
はリセット信号が入力されている。
の構成例を示すブロック図である。尚、図４では４ビッ
トの同期式のバイナリ発生装置を例に挙げて図示してい
る。図４に示したように、従来のバイナリコード発生装
置５０は、Ｄフリップフロップ５１，５３，５６，５
９、排他的論理和演算回路（以下、ＥＸＯＲ回路とい
う）５２，５５，５８、論理積回路（以下、ＡＮＤ回路
という）５４，５７を含んで構成される。Ｄフリップフ
ロップ５１，５３，５６，５９各々のクロック入力端に
は、クロック発生回路６０からのクロックＣＬＫが入力
されており、Ｄフリップフロップ５１はその反転出力端
と入力端とが接続されている。尚、図示は省略している
が、Ｄフリップフロップ５１，５３，５６，５９各々に
はリセット信号が入力されている。
【０００３】ＥＸＯＲ回路５２は、Ｄフリップフロップ
５１の出力とＤフリップフロップ５３の出力との排他的
論理和を演算し、Ｄフリップフロップ５３の入力とす
る。ＡＮＤ回路５４はＤフリップフロップ５１の出力と
Ｄフリップフロップ５３の出力との論理積を演算する。
ＥＸＯＲ回路５５は、ＡＮＤ回路５４の出力とＤフリッ
プフロップ５６の出力との排他的論理和を演算し、Ｄフ
リップフロップ５６の入力とする。
５１の出力とＤフリップフロップ５３の出力との排他的
論理和を演算し、Ｄフリップフロップ５３の入力とす
る。ＡＮＤ回路５４はＤフリップフロップ５１の出力と
Ｄフリップフロップ５３の出力との論理積を演算する。
ＥＸＯＲ回路５５は、ＡＮＤ回路５４の出力とＤフリッ
プフロップ５６の出力との排他的論理和を演算し、Ｄフ
リップフロップ５６の入力とする。
【０００４】ＡＮＤ回路５７はＡＮＤ回路５４の出力と
Ｄフリップフロップ５６の出力との論理積を演算する。
ＥＸＯＲ回路５８は、ＡＮＤ回路５７の出力とＤフリッ
プフロップ５９の出力との排他的論理和を演算し、Ｄフ
リップフロップ５９の入力とする。Ｄフリップフロップ
５１，５３，５６，５９の出力端は、ビットＤ０〜Ｄ３
からなる４ビットのバイナリコードの出力端に接続され
ている。
Ｄフリップフロップ５６の出力との論理積を演算する。
ＥＸＯＲ回路５８は、ＡＮＤ回路５７の出力とＤフリッ
プフロップ５９の出力との排他的論理和を演算し、Ｄフ
リップフロップ５９の入力とする。Ｄフリップフロップ
５１，５３，５６，５９の出力端は、ビットＤ０〜Ｄ３
からなる４ビットのバイナリコードの出力端に接続され
ている。
【０００５】以上から分かるように、ｋ（ｋはｋ≧３を
満たす整数）段目のＤフリップフロップには、（ｋ−
１）段目のＤフリップフロップの出力と（ｋ−２）段目
のＤフリップフロップの出力との論理積を示す信号と、
ｋ段目のＤフリップフロップから出力される信号との排
他的論理和を示す信号が入力される。よって、ｋ段目の
Ｄフリップフロップの出力を反転させるためには、１段
目のＤフリップフロップ５１から（ｋ−１）段目のＤフ
リップフロップ全ての出力が‘１’となる必要がある。
満たす整数）段目のＤフリップフロップには、（ｋ−
１）段目のＤフリップフロップの出力と（ｋ−２）段目
のＤフリップフロップの出力との論理積を示す信号と、
ｋ段目のＤフリップフロップから出力される信号との排
他的論理和を示す信号が入力される。よって、ｋ段目の
Ｄフリップフロップの出力を反転させるためには、１段
目のＤフリップフロップ５１から（ｋ−１）段目のＤフ
リップフロップ全ての出力が‘１’となる必要がある。
【０００６】
【発明が解決しようとする課題】ところで、図４に示し
た従来のバイナリコード発生装置５０は、Ｄフリップフ
ロップ５１，５３，５６，５９の出力をバイナリコード
として用いているが、前述したようにｋ段目のＤフリッ
プフロップの出力を反転させるためには、１段目のＤフ
リップフロップ５１から（ｋ−１）段目のＤフリップフ
ロップ全ての出力が‘１’となる必要がある。
た従来のバイナリコード発生装置５０は、Ｄフリップフ
ロップ５１，５３，５６，５９の出力をバイナリコード
として用いているが、前述したようにｋ段目のＤフリッ
プフロップの出力を反転させるためには、１段目のＤフ
リップフロップ５１から（ｋ−１）段目のＤフリップフ
ロップ全ての出力が‘１’となる必要がある。
【０００７】この演算は、複数のＡＮＤ回路（例えば、
ＡＮＤ回路５４，５７）及び複数のＥＸＯＲ回路（例え
ば、ＥＸＯＲ回路５２，５５，５８）によって行われる
ため、バイナリコードのビット数（Ｄフリップフロップ
の段数）が増加するに伴って、バイナリコード発生装置
５０内に設けられている論理回路（例えば、ＥＸＯＲ回
路５２，５５，５８、ＡＮＤ回路５４，５７）における
遅延時間が増大して、バイナリコード発生装置の最高動
作周波数が低下するといういう問題があった。
ＡＮＤ回路５４，５７）及び複数のＥＸＯＲ回路（例え
ば、ＥＸＯＲ回路５２，５５，５８）によって行われる
ため、バイナリコードのビット数（Ｄフリップフロップ
の段数）が増加するに伴って、バイナリコード発生装置
５０内に設けられている論理回路（例えば、ＥＸＯＲ回
路５２，５５，５８、ＡＮＤ回路５４，５７）における
遅延時間が増大して、バイナリコード発生装置の最高動
作周波数が低下するといういう問題があった。
【０００８】本発明は上記事情に鑑みてなされたもので
あり、バイナリコードのビット数が増大しても最高動作
周波数を低下させることなく、バイナリコードを発生す
ることができるバイナリコード発生装置を提供すること
を目的とする。
あり、バイナリコードのビット数が増大しても最高動作
周波数を低下させることなく、バイナリコードを発生す
ることができるバイナリコード発生装置を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明のバイナリコード発生装置は、複数ビットか
らなるバイナリコードのビット毎に現れる周期性分の段
数を有するシフトレジスタ（１、２，３、４〜７、８〜
１５）を、当該バイナリコードのビット毎に備えたこと
を特徴としている。この発明によれば、バイナリコード
の各ビット毎にシフトレジスタを設け、その段数をバイ
ナリコードのビット毎に現れる周期性分に設定してお
り、バイナリコードのビット数が増大しても各ビットか
ら出力されるバイナリコードの時間的なずれがほとんど
生じないため、最高動作周波数を低下させることなく、
バイナリコードを発生することができる。また、本発明
のバイナリコード発生装置は、前記ビット毎に設けられ
たシフトレジスタ（１、２，３、４〜７、８〜１５）
が、他のビットに設けられたシフトレジスタ（１、２，
３、４〜７、８〜１５）から独立して動作することを特
徴としている。また、本発明のバイナリコード発生装置
は、前記ビット毎に設けられるシフトレジスタ（１、
２，３、４〜７、８〜１５）が、基準クロック（ＣＬ
Ｋ）に同期して動作することを特徴としている。また、
本発明のバイナリコード発生装置は、前記バイナリコー
ドのビット数を０ビット目から（Ｎ−１）ビット目まで
のＮ（Ｎは２以上の自然数）ビットとすると、前記シフ
トレジスタ（１、２，３、４〜７、８〜１５）が０ビッ
ト目から（Ｎ−１）ビット目までの各ビットに２m（０
≦ｍ≦Ｎ−１）段設けられることを特徴としている。ま
た、本発明のバイナリコード発生装置は、前記ビット毎
に設けられるシフトレジスタ（１、２，３、４〜７、８
〜１５）が、最終段の反転出力端が最初の段の入力端に
接続されていることを特徴としている。更に、本発明の
バイナリコード発生装置は、前記シフトレジスタ（１、
２，３、４〜７、８〜１５）が、Ｄフリップフロップを
縦続接続して構成されることを特徴としている。
に、本発明のバイナリコード発生装置は、複数ビットか
らなるバイナリコードのビット毎に現れる周期性分の段
数を有するシフトレジスタ（１、２，３、４〜７、８〜
１５）を、当該バイナリコードのビット毎に備えたこと
を特徴としている。この発明によれば、バイナリコード
の各ビット毎にシフトレジスタを設け、その段数をバイ
ナリコードのビット毎に現れる周期性分に設定してお
り、バイナリコードのビット数が増大しても各ビットか
ら出力されるバイナリコードの時間的なずれがほとんど
生じないため、最高動作周波数を低下させることなく、
バイナリコードを発生することができる。また、本発明
のバイナリコード発生装置は、前記ビット毎に設けられ
たシフトレジスタ（１、２，３、４〜７、８〜１５）
が、他のビットに設けられたシフトレジスタ（１、２，
３、４〜７、８〜１５）から独立して動作することを特
徴としている。また、本発明のバイナリコード発生装置
は、前記ビット毎に設けられるシフトレジスタ（１、
２，３、４〜７、８〜１５）が、基準クロック（ＣＬ
Ｋ）に同期して動作することを特徴としている。また、
本発明のバイナリコード発生装置は、前記バイナリコー
ドのビット数を０ビット目から（Ｎ−１）ビット目まで
のＮ（Ｎは２以上の自然数）ビットとすると、前記シフ
トレジスタ（１、２，３、４〜７、８〜１５）が０ビッ
ト目から（Ｎ−１）ビット目までの各ビットに２m（０
≦ｍ≦Ｎ−１）段設けられることを特徴としている。ま
た、本発明のバイナリコード発生装置は、前記ビット毎
に設けられるシフトレジスタ（１、２，３、４〜７、８
〜１５）が、最終段の反転出力端が最初の段の入力端に
接続されていることを特徴としている。更に、本発明の
バイナリコード発生装置は、前記シフトレジスタ（１、
２，３、４〜７、８〜１５）が、Ｄフリップフロップを
縦続接続して構成されることを特徴としている。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態によるバイナリコード発生装置について詳細に
説明する。図１は、本発明の一実施形態によるバイナリ
コード発生装置の構成を示すブロック図である。尚、図
１に示したバイナリコード発生装置は４ビットＤ０〜Ｄ
３のバイナリコードを発生する同期式のバイナリコード
発生装置を例に挙げて図示している。
実施形態によるバイナリコード発生装置について詳細に
説明する。図１は、本発明の一実施形態によるバイナリ
コード発生装置の構成を示すブロック図である。尚、図
１に示したバイナリコード発生装置は４ビットＤ０〜Ｄ
３のバイナリコードを発生する同期式のバイナリコード
発生装置を例に挙げて図示している。
【００１１】図１に示したように、バイナリコードはビ
ットＤ０〜Ｄ３の計４ビットであり、ビットＤ０にはＤ
フリップフロップ１からなるシフトレジスタ、ビットＤ
１にはＤフリップフロップ２，３を縦続接続した２段の
シフトレジスタ、ビットＤ２にはＤフリップフロップ４
〜７を縦続接続した４段のシフトレジスタ、ビットＤ３
にはＤフリップフロップ８〜１５を縦続接続した８段の
シフトレジスタがそれぞれ設けられている。Ｄフリップ
フロップ１〜１５には、クロック発生装置２０からクロ
ックＣＬＫ（基準クロック）が供給されており、Ｄフリ
ップフロップ１〜１５はクロックＣＬＫに同期して動作
する。尚、Ｄフリップフロップ１〜１５にはそれぞれリ
セット信号ＲＳＴが供給されている
ットＤ０〜Ｄ３の計４ビットであり、ビットＤ０にはＤ
フリップフロップ１からなるシフトレジスタ、ビットＤ
１にはＤフリップフロップ２，３を縦続接続した２段の
シフトレジスタ、ビットＤ２にはＤフリップフロップ４
〜７を縦続接続した４段のシフトレジスタ、ビットＤ３
にはＤフリップフロップ８〜１５を縦続接続した８段の
シフトレジスタがそれぞれ設けられている。Ｄフリップ
フロップ１〜１５には、クロック発生装置２０からクロ
ックＣＬＫ（基準クロック）が供給されており、Ｄフリ
ップフロップ１〜１５はクロックＣＬＫに同期して動作
する。尚、Ｄフリップフロップ１〜１５にはそれぞれリ
セット信号ＲＳＴが供給されている
【００１２】また、バイナリコードのビットＤ０に設け
られたシフトレジスタにおいては、Ｄフリップフロップ
１の反転出力端をその入力端に接続し、ビットＤ１に設
けられたシフトレジスタでは、最終段のＤフリップフロ
ップ３の反転出力端を最初の段のＤフリップフロップ２
の入力端に接続し、ビットＤ２に設けられたシフトレジ
スタでは、最終段のＤフリップフロップ７の反転出力端
を最初の段のＤフリップフロップ４の入力端に接続し、
ビットＤ３に設けられたシフトレジスタでは、最終段の
Ｄフリップフロップ１５の反転出力端を最初の段のＤフ
リップフロップ８の入力端に接続している。
られたシフトレジスタにおいては、Ｄフリップフロップ
１の反転出力端をその入力端に接続し、ビットＤ１に設
けられたシフトレジスタでは、最終段のＤフリップフロ
ップ３の反転出力端を最初の段のＤフリップフロップ２
の入力端に接続し、ビットＤ２に設けられたシフトレジ
スタでは、最終段のＤフリップフロップ７の反転出力端
を最初の段のＤフリップフロップ４の入力端に接続し、
ビットＤ３に設けられたシフトレジスタでは、最終段の
Ｄフリップフロップ１５の反転出力端を最初の段のＤフ
リップフロップ８の入力端に接続している。
【００１３】これは、バイナリコードの周期性を反映さ
せるためである。つまり、バイナリコードのビットＤ０
はクロックＣＬＫが入力される度に値が変化し、ビット
Ｄ１は２つのクロックＣＬＫが入力される度に値が変化
し、ビットＤ２は４つのクロックＣＬＫが入力される度
に値が変化し、ビットＤ３は８つのクロックＣＬＫが入
力される度に値が変化する周期性を有するため、各ビッ
トＤ０〜Ｄ４に設けるシフトレジスタの段数を設定する
とともに、最終段の反転出力端を最初の段の入力端に接
続している。各ビットＤ０〜Ｄ３に設けられたシフトレ
ジスタは、他のビットに設けられたシフトレジスタから
独立して動作する。
せるためである。つまり、バイナリコードのビットＤ０
はクロックＣＬＫが入力される度に値が変化し、ビット
Ｄ１は２つのクロックＣＬＫが入力される度に値が変化
し、ビットＤ２は４つのクロックＣＬＫが入力される度
に値が変化し、ビットＤ３は８つのクロックＣＬＫが入
力される度に値が変化する周期性を有するため、各ビッ
トＤ０〜Ｄ４に設けるシフトレジスタの段数を設定する
とともに、最終段の反転出力端を最初の段の入力端に接
続している。各ビットＤ０〜Ｄ３に設けられたシフトレ
ジスタは、他のビットに設けられたシフトレジスタから
独立して動作する。
【００１４】図４に示した従来のバイナリコード発生装
置では、バイナリコード（Ｄフリップフロップ５３，５
６，５９の出力）を得るためにはＥＸＯＲ回路５２，５
５，５８、ＡＮＤ回路５４，５７等の論理回路での演算
が必要であった。これらの論理回路の演算は、バイナリ
コードのビット間の演算を行うものである。例えば、Ａ
ＮＤ回路５４はＤフリップフロップ５１の出力（バイナ
リコードのビットＤ０）とＤフリップフロップ５３の出
力（バイナリコードのビットＤ１）との演算を行ってい
る。従って、従来はいわばビット間での演算を行ってい
たため最高動作周波数が低下していた。本実施形態で
は、上述のように各ビットＤ０〜Ｄ３に設けられたシフ
トレジスタを、他のビットに設けられたシフトレジスタ
から独立して動作させることにより最高動作周波数の低
下を防止している。
置では、バイナリコード（Ｄフリップフロップ５３，５
６，５９の出力）を得るためにはＥＸＯＲ回路５２，５
５，５８、ＡＮＤ回路５４，５７等の論理回路での演算
が必要であった。これらの論理回路の演算は、バイナリ
コードのビット間の演算を行うものである。例えば、Ａ
ＮＤ回路５４はＤフリップフロップ５１の出力（バイナ
リコードのビットＤ０）とＤフリップフロップ５３の出
力（バイナリコードのビットＤ１）との演算を行ってい
る。従って、従来はいわばビット間での演算を行ってい
たため最高動作周波数が低下していた。本実施形態で
は、上述のように各ビットＤ０〜Ｄ３に設けられたシフ
トレジスタを、他のビットに設けられたシフトレジスタ
から独立して動作させることにより最高動作周波数の低
下を防止している。
【００１５】図２は、本発明の一実施形態によるバイナ
リコード発生装置の真理値を示す図表であり、図３は、
本発明の一実施形態によるバイナリコード発生装置のタ
イミングチャートである。図３示すタイミングチャート
において、リセット信号ＲＳＴが入力されると、Ｄフリ
ップフロップ１〜１５の全てがリセットされ、各Ｄフリ
ップフロップ１〜１５の出力ｑ１〜ｑ１５が全て‘０’
になる。この状態で、１つめのクロックＣＬＫが入力さ
れると、Ｄフリップフロップ１の出力ｑ１（バイナリコ
ードのビットＤ０）、Ｄフリップフロップ２の出力ｑ
２、Ｄフリップフロップ４の出力ｑ４、及びＤフリップ
フロップ８の出力ｑ８は‘１’となる。
リコード発生装置の真理値を示す図表であり、図３は、
本発明の一実施形態によるバイナリコード発生装置のタ
イミングチャートである。図３示すタイミングチャート
において、リセット信号ＲＳＴが入力されると、Ｄフリ
ップフロップ１〜１５の全てがリセットされ、各Ｄフリ
ップフロップ１〜１５の出力ｑ１〜ｑ１５が全て‘０’
になる。この状態で、１つめのクロックＣＬＫが入力さ
れると、Ｄフリップフロップ１の出力ｑ１（バイナリコ
ードのビットＤ０）、Ｄフリップフロップ２の出力ｑ
２、Ｄフリップフロップ４の出力ｑ４、及びＤフリップ
フロップ８の出力ｑ８は‘１’となる。
【００１６】ビットＤ０に設けられたシフトレジスタに
関して、２つめのクロックＣＬＫが入力されると、Ｄフ
リップフロップ１の反転出力端がその入力端に接続され
ているため、Ｄフリップフロップ１の出力ｑ１（バイナ
リコードのビットＤ０）は‘０’となる。３つめのクロ
ックＣＬＫが入力されるとＤフリップフロップ１の出力
ｑ１（バイナリコードのビットＤ０）は‘１’となる。
以降、このような動作を行って、ビットＤ０に設けられ
たシフトレジスタはクロックＣＬＫが入力される度に論
理が反転する信号を出力する。
関して、２つめのクロックＣＬＫが入力されると、Ｄフ
リップフロップ１の反転出力端がその入力端に接続され
ているため、Ｄフリップフロップ１の出力ｑ１（バイナ
リコードのビットＤ０）は‘０’となる。３つめのクロ
ックＣＬＫが入力されるとＤフリップフロップ１の出力
ｑ１（バイナリコードのビットＤ０）は‘１’となる。
以降、このような動作を行って、ビットＤ０に設けられ
たシフトレジスタはクロックＣＬＫが入力される度に論
理が反転する信号を出力する。
【００１７】また、ビットＤ１に設けられたシフトレジ
スタに関して、２つめのクロックＣＬＫが入力される
と、Ｄフリップフロップ２の出力ｑ２は‘１’のままで
あるが、Ｄフリップフロップ３の出力ｑ３（バイナリコ
ードのビットＤ１）は‘１’となる。次に、３つめのク
ロックＣＬＫが入力されると、Ｄフリップフロップ３の
出力ｑ３（バイナリコードのビットＤ１）は‘１’のま
まであるが、Ｄフリップフロップ３の反転出力端がＤフ
リップフロップ２の入力端に接続されているため、Ｄフ
リップフロップ２の出力ｑ２は‘０’となる。そして、
４つめのクロックが入力されると、Ｄフリップフロップ
２の出力ｑ２及びＤフリップフロップ３の出力ｑ３が共
に‘０’となる。以降、このような動作を行って、ビッ
トＤ１に設けられたシフトレジスタはクロックＣＬＫが
２つ入力される度に論理が反転する信号を出力する。
スタに関して、２つめのクロックＣＬＫが入力される
と、Ｄフリップフロップ２の出力ｑ２は‘１’のままで
あるが、Ｄフリップフロップ３の出力ｑ３（バイナリコ
ードのビットＤ１）は‘１’となる。次に、３つめのク
ロックＣＬＫが入力されると、Ｄフリップフロップ３の
出力ｑ３（バイナリコードのビットＤ１）は‘１’のま
まであるが、Ｄフリップフロップ３の反転出力端がＤフ
リップフロップ２の入力端に接続されているため、Ｄフ
リップフロップ２の出力ｑ２は‘０’となる。そして、
４つめのクロックが入力されると、Ｄフリップフロップ
２の出力ｑ２及びＤフリップフロップ３の出力ｑ３が共
に‘０’となる。以降、このような動作を行って、ビッ
トＤ１に設けられたシフトレジスタはクロックＣＬＫが
２つ入力される度に論理が反転する信号を出力する。
【００１８】また、ビットＤ２に設けられたシフトレジ
スタ及びビットＤ３に設けられたシフトレジスタに関し
ては、シフトレジスタ内に設けられるＤフリップフロッ
プの段数が異なるだけで、上述のビットＤ１に設けられ
たシフトレジスタと同様の動作を行う。つまり、ビット
Ｄ２に設けられたシフトレジスタは、クロックＣＬＫが
４つ入力される度に論理が反転する信号を出力し、ビッ
トＤ３に設けられたシフトレジスタは、クロックＣＬＫ
が８つ入力される度に論理が反転する信号を出力する。
以上の説明では、４ビットＤ０〜Ｄ３のバイナリコード
を発生する同期式のバイナリコード発生装置を例に挙げ
たが、本発明は２ビット以上の任意のビット数のバイナ
リコードを発生するバイナリコード発生装置に適用する
ことができる。いま、Ｎ（Ｎは２以上の自然数）ビット
のバイナリコードを発生するバイナリコード発生装置の
構成について考えてみる。このバイナリコード発生装置
は、Ｄ０〜Ｄ（Ｎ−１）ビットの計Ｎビットのバイナリ
コードを発生するものである。
スタ及びビットＤ３に設けられたシフトレジスタに関し
ては、シフトレジスタ内に設けられるＤフリップフロッ
プの段数が異なるだけで、上述のビットＤ１に設けられ
たシフトレジスタと同様の動作を行う。つまり、ビット
Ｄ２に設けられたシフトレジスタは、クロックＣＬＫが
４つ入力される度に論理が反転する信号を出力し、ビッ
トＤ３に設けられたシフトレジスタは、クロックＣＬＫ
が８つ入力される度に論理が反転する信号を出力する。
以上の説明では、４ビットＤ０〜Ｄ３のバイナリコード
を発生する同期式のバイナリコード発生装置を例に挙げ
たが、本発明は２ビット以上の任意のビット数のバイナ
リコードを発生するバイナリコード発生装置に適用する
ことができる。いま、Ｎ（Ｎは２以上の自然数）ビット
のバイナリコードを発生するバイナリコード発生装置の
構成について考えてみる。このバイナリコード発生装置
は、Ｄ０〜Ｄ（Ｎ−１）ビットの計Ｎビットのバイナリ
コードを発生するものである。
【００１９】Ｎビットのバイナリコードを発生するバイ
ナリコード発生装置においては、０ビット目から（Ｎ−
１）ビット目までのＤｍビット（０≦ｍ≦Ｎ−１）に設
けられるシフトレジスタの段数（Ｄフリップフロップの
数）は２mである。Ｄフリップフロップは各シフトレジ
スタ内において縦続接続され、最終段の反転出力端が最
初の段の入力端に接続された構成となっている。
ナリコード発生装置においては、０ビット目から（Ｎ−
１）ビット目までのＤｍビット（０≦ｍ≦Ｎ−１）に設
けられるシフトレジスタの段数（Ｄフリップフロップの
数）は２mである。Ｄフリップフロップは各シフトレジ
スタ内において縦続接続され、最終段の反転出力端が最
初の段の入力端に接続された構成となっている。
【００２０】以上、本実施形態によるバイナリコード発
生装置は、バイナリコードのビット数が増大してもビッ
ト毎に設けられたシフトレジスタが、他のビットに設け
られたシフトレジスタから独立して動作するため最高動
作周波数を低下させることがない。尚、以上説明した実
施形態では、電子回路を組み合わせてバイナリコード発
生装置を構成する場合を例に挙げて説明したが、ソフト
ウェアで実現する場合にも本発明を適用することができ
る。
生装置は、バイナリコードのビット数が増大してもビッ
ト毎に設けられたシフトレジスタが、他のビットに設け
られたシフトレジスタから独立して動作するため最高動
作周波数を低下させることがない。尚、以上説明した実
施形態では、電子回路を組み合わせてバイナリコード発
生装置を構成する場合を例に挙げて説明したが、ソフト
ウェアで実現する場合にも本発明を適用することができ
る。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
バイナリコードの各ビット毎にシフトレジスタを設け、
その段数をバイナリコードのビット毎に現れる周期性分
に設定しており、バイナリコードのビット数が増大して
も各ビットから出力されるバイナリコードの時間的なず
れがほとんど生じないため、最高動作周波数を低下させ
ることなく、バイナリコードを発生することができると
いう効果がある。
バイナリコードの各ビット毎にシフトレジスタを設け、
その段数をバイナリコードのビット毎に現れる周期性分
に設定しており、バイナリコードのビット数が増大して
も各ビットから出力されるバイナリコードの時間的なず
れがほとんど生じないため、最高動作周波数を低下させ
ることなく、バイナリコードを発生することができると
いう効果がある。
【図１】 本発明の一実施形態によるバイナリコード発
生装置の構成を示すブロック図である。
生装置の構成を示すブロック図である。
【図２】 本発明の一実施形態によるバイナリコード発
生装置の真理値を示す図表である。
生装置の真理値を示す図表である。
【図３】 本発明の一実施形態によるバイナリコード発
生装置のタイミングチャートである。
生装置のタイミングチャートである。
【図４】 従来のバイナリコード発生装置の構成例を示
すブロック図である。
すブロック図である。
１ Ｄフリップフロップ（シフトレジスタ）
２，３ Ｄフリップフロップ（シフトレジスタ）
４〜７ Ｄフリップフロップ（シフトレジスタ）
８〜１５ Ｄフリップフロップ（シフトレジスタ）
ＣＬＫ クロック（基準クロック）
Claims (6)
- 【請求項１】 複数ビットからなるバイナリコードのビ
ット毎に現れる周期性分の段数を有するシフトレジスタ
を、当該バイナリコードのビット毎に備えたことを特徴
とするバイナリコード発生装置。 - 【請求項２】 前記ビット毎に設けられたシフトレジス
タは、他のビットに設けられたシフトレジスタから独立
して動作することを特徴とする請求項１記載のバイナリ
コード発生装置。 - 【請求項３】 前記ビット毎に設けられるシフトレジス
タは、基準クロックに同期して動作することを特徴とす
る請求項１又は請求項２記載のバイナリコード発生装
置。 - 【請求項４】 前記バイナリコードのビット数を０ビッ
ト目から（Ｎ−１）ビット目までのＮ（Ｎは２以上の自
然数）ビットとすると、前記シフトレジスタは０ビット
目から（Ｎ−１）ビット目までの各ビットに２m（０≦
ｍ≦Ｎ−１）段設けられることを特徴とする請求項１か
ら請求項３の何れか一項に記載のバイナリコード発生装
置。 - 【請求項５】 前記ビット毎に設けられるシフトレジス
タは、最終段の反転出力端が最初の段の入力端に接続さ
れていることを特徴とする請求項１から請求項４の何れ
か一項に記載のバイナリコード発生装置。 - 【請求項６】 前記シフトレジスタは、Ｄフリップフロ
ップを縦続接続して構成されることを特徴とする請求項
１から請求項５の何れか一項に記載のバイナリコード発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365226A JP2003168979A (ja) | 2001-11-29 | 2001-11-29 | バイナリコード発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365226A JP2003168979A (ja) | 2001-11-29 | 2001-11-29 | バイナリコード発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168979A true JP2003168979A (ja) | 2003-06-13 |
Family
ID=19175281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001365226A Pending JP2003168979A (ja) | 2001-11-29 | 2001-11-29 | バイナリコード発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003168979A (ja) |
-
2001
- 2001-11-29 JP JP2001365226A patent/JP2003168979A/ja active Pending
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060228 |