JP2529902B2 - ビット相関判定回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】例えばフレームを単位とするデー
タ通信における受信装置において、受信データのフレー
ム同期位置を判定する際に受信データとフレーム同期符
号を二つのデータ系列として相関をとるためにビット相
関判定回路が用いられる。本発明は、このような二つの
データ系列間の相関関係を判定するビット相関判定回路
に関するものである。

【０００２】

【従来の技術】一般的に、二つのデータ系列間の相関関
係を判定するビット相関判定回路としての従来回路で
は、各ビットに対応した１ビットの相関出力をカウンタ
で計数する構成がある。図５は従来の相関判定回路の一
例を示すブロック図である。図において、５１はＮビッ
トの排他的論理和（ＥＸ−ＯＲ）ゲートであり、一方の
データ系列としてのＮビットの入力データと他方のデー
タ系列としての参照データとを入力し、この二つのデー
タ系列の各ビットに対応して一致または不一致を表すＮ
個のそれぞれ１ビットの相関信号Ｅ₁ ，Ｅ₂ ，……，Ｅ
_N を出力するＮビット相関器である。５２は並直列変換
シフトレジスタであり、ＥＸ−ＯＲゲート５１のＮ個の
１ビットの相関出力Ｅ₁ ，Ｅ₂ ，……，Ｅ_N を一旦格納
し、入力速度のＮ倍のクロックでシリアルに変換して出
力する。５３は並直列変換シフトレジスタ５２の出力即
ち一致と不一致のビット数を入力しその数のどちらか一
方を計数するカウンタである。５４は比較器であり、カ
ウンタ５３によって計数された計数値を予め定めた許容
値と比較して相関判定を行い判定結果を出力する。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
の回路では、二つのデータ系列が新しく入力される毎に
ＮビットのＥＸ−ＯＲゲート出力のパラレルセット，シ
リアルシフトを行っているので、入力のデータ系列の変
化速度のＮ倍の周波数を有するクロックでシリアルシフ
ト及びカウント動作を完了させねばならず、高い周波数
のクロックで動作させる必要があるため回路規模が大き
くなるとともに、消費電力の増大を招く。特に、入力の
データ系列の変化速度が大きくなると処理速度が追従で
きなくなるという欠点がある。本発明の目的は、上記回
路規模や消費電力の問題点を解決することにより、高速
動作への対応と低消費電力化を同時に図ることのできる
ビット相関判定回路を提供することにある。

【０００４】

【課題を解決するための手段】本発明のビット相関判定
回路は、二つのＮビット（Ｎは自然数）のデータ系列の
相関関係を判定しその判定結果を得るために、前記二つ
のデータ系列が入力される毎に対応する各ビットの一致
“Ｌ”または不一致“Ｈ”を示すＮ個の相関信号が並列
に出力されるＮビット相関器と、該Ｎビット相関器から
の前記Ｎ個の相関信号がそれぞれ入力され前段からの中
継入力信号との関係を判定して次段へ中継出力信号を出
力する縦続接続されたＮ個の相関判定ユニットとを備
え、前記相関判定ユニットのそれぞれは、セット信号ま
たは前記データ系列が入力される毎に与えられるリセッ
ト信号によって状態出力“Ｌ”（セット）または“Ｈ”
（リセット）を出力するフリップフロップ回路と、前段
からの前記中継入力信号と前記相関信号と前記フリップ
フロップ回路の状態出力とが組み合わされ所定の検査パ
ルス信号に同期して次段の相関判定ユニットに与える前
記中継出力信号の出力と前記フリップフロップ回路に与
える前記セット信号の出力を制御する組合せ回路とから
なり、初段の前記組合せ回路の中継入力信号は常に
“Ｌ”に設定され、前記リセット信号によって前記Ｎ個
のフリップフロップ回路がすべてリセット状態“Ｈ”に
初期設定され、前段の相関判定ユニットからの中継入力
信号が“Ｈ”の場合には、常に前記相関信号の極性及び
前記フリップフロップ回路からの状態出力の極性の如何
にかかわらず次段への中継出力信号として“Ｈ”を出力
するとともに前記フリップフロップ回路へのセット信号
を停止し、前段の相関判定ユニットからの中継入力信号
が“Ｌ”の場合には、リセット時には前記相関信号が
“Ｈ”あるいは“Ｌ”のときは次段への中継出力信号と
してそれぞれ“Ｈ”あるいは“Ｌ”を出力し、リセット
後に前記検査パルス信号が前記組合せ回路に与えられる
毎に、前記相関信号が“Ｈ”のときは、前記フリップフ
ロップ回路の状態出力がリセット状態“Ｈ”であれば前
記検査パルスに同期したセット信号を前記フリップフロ
ップ回路に与えて該フリップフロップ回路をセット状態
“Ｌ”にすることにより中継出力信号に“Ｌ”を出力
し、前記フリップフロップ回路の状態出力がセット状態
“Ｌ”であれば次段への中継出力信号として“Ｌ”を出
力し、前記相関信号が“Ｌ”のときは前記フリップフロ
ップ回路からの状態出力の極性の如何ににかかわらず次
段への中継出力信号として“Ｌ”を出力するように制御
され、最終段の相関判定ユニットからの中継出力信号が
前記求める相関判定結果となるように構成したことを特
徴とするものである。

【０００５】

【実施例】本発明のビット相関判定回路は、二つのＮビ
ット（Ｎは自然数）のデータ系列の相関関係を判定して
その判定結果を出力するものである。図１は本発明の実
施例を示すブロック図である。図において、４はＮビッ
ト相関器であり、例えばＮビットＥＸーＯＲゲートであ
る。このＮビット相関器４に二つのＮビット（Ｎは自然
数）のデータ系列たとえば入力データと参照データが入
力され、入力データの更新タイミング毎にＮ個の１ビッ
ト相関信号Ｅ_1,Ｅ_2,・・・Ｅ_N が並列に出力される。こ
のＮ個の１ビット相関信号Ｅ_1,Ｅ_2,・・・Ｅ_N は、二つ
のＮビットのデータ系列の各ビットの一致“Ｌ”（ロウ
レベル）または不一致“Ｈ”（ハイレベル）を示す信号
である。３は相関判定ユニットであり、Ｎ個の１ビット
相関信号Ｅ_1,Ｅ_2,・・・Ｅ_N がそれぞれ入力されるＮ個
の相関判定ユニット３が縦続接続されている。そしてそ
れぞれの相関判定ユニット３の中継信号出力は次段の相
関判定ユニット３の中継信号入力となっている。図２は
図１に示した本発明の要部をなす相関判定ユニット３の
一構成例を示すブロック図であり、フリップフロップ回
路１と組合せ回路２とから構成される。フリップフロッ
プ回路１は外部からのリセット信号または組合せ回路２
からのセット信号によってリセットまたセットされその
結果得られる状態を出力する。外部からのリセット信号
は、入力のデータ系列の更新タイミング毎にすべての相
関判定ユニット３のフリップフロップ回路をリセット状
態に初期化するために用いられる。組合せ回路２は、１
ビットの相関信号とフリップフロップ回路１の状態出力
と前段からの１ビット中継入力信号とが入力されて組み
合わされ、外部から供給される所定の検査パルス（クロ
ック）に従ってフリップフロップ回路１へのセット信号
の出力と次段の相関判定ユニット３への中継出力信号の
出力を制御する。

【０００６】

【作用】図１及び図２の実施例に基づく本発明の作用を
次に説明する。まず、相関判定ユニット３は入力のデー
タ系列の更新タイミング毎にリセット信号によって初期
化（リセット）され、リセット後に入力される検査パル
ス信号に従って中継出力信号を出力する。なお、フリッ
プフロップ回路１の２値の状態出力は、リセット状態を
“Ｈ”で、セット状態を“Ｌ”で、それぞれ表現するも
のとする。また、中継入力信号，中継出力信号もそれぞ
れ“Ｌ”または“Ｈ”で表現する。また、初段の相関判
定ユニット３の中継入力信号は常に“Ｌ”に設定されて
いる。

【０００７】はじめに、２段目以降の任意の相関判定ユ
ニット３への中継入力信号が“Ｈ”の場合、即ち前段の
中継出力信号が“Ｈ”の場合について述べる。この場
合、相関判定ユニット３に入力される自段の相関信号及
びフリップフロップ回路１の状態出力の極性（“Ｌ”ま
たは“Ｈ”）に関わらず中継出力信号に“Ｈ”を出力す
るとともに、相関判定ユニット３内では組合せ回路２に
よる検査パルス信号に同期したセット信号のフリップフ
ロップ回路１への出力を停止してフリップフロップ回路
１をリセット状態“Ｈ”に保つ。

【０００８】次に、相関判定ユニット３への中継入力信
号、即ち前段の中継出力信号が“Ｌ”の場合について説
明する。自段の相関信号入力が“Ｈ”のときには、フリ
ップフロップ回路１の状態出力に従って次の二つの動作
のいずれか一方が実行される。即ち、（動作）フリッ
プフロップ回路１の状態出力が“Ｈ”即ちリセット状態
であれば、中継出力信号に“Ｈ”を出力し、検査パルス
信号に同期したセット信号がフリップフロップ回路１に
入力されて該フリップフロップ回路１がセット状態
“Ｌ”になるので中継出力信号には“Ｌ”が出力され
る。（動作）フリップフロップ回路１の状態出力が
“Ｌ”即ちセット状態であれば、中継出力信号に“Ｌ”
を出力する。一方、自段の相関信号入力が“Ｌ”のとき
には、組合せ回路２に入力されるフリップフロップ回路
１の状態出力の極性にかかわらず中継出力信号に“Ｌ”
を出力する。

【０００９】図４は図２に示した相関判定ユニット３の
さらに詳しい実施例を示す回路例図である。図中、４１
〜４３はＮＡＮＤゲートであり、４４，４５はインバー
タ、４６はＤタイプ・フリップフロップである。図にお
いて、第１のＮＡＮＤゲート４１の一方の入力にはＤタ
イプ・フリップフロップ４６から帰還された信号が入力
され、他方の入力に相関信号が入力される。この第１の
ＮＡＮＤゲート４１の出力は第２のＮＡＮＤゲート４２
の一方の入力及び第１のインバータ４４に出力される。
第２のＮＡＮＤゲート４２は第１のＮＡＮＤゲート４１
からの信号を一方の入力とし、他方の入力には中継入力
信号を第２のインバータ４５で反転した反転出力が入力
されて中継出力信号を出力する。第３のＮＡＮＤゲート
４３には第１のインバータ４４の出力、第２のインバー
タ４５の出力及びクロック（検査パルス信号）が入力さ
れ、Ｄタイプ・フリップフロップ４６へのクロック出力
を制御する。このような構成によって、図２に示したフ
リップフロップ１と組合せ回路２からなる相関判定ユニ
ット３の動作が実施されることは明らかである。

【００１０】上記一連の動作は、リセット時及びその後
に入力される検査パルス信号の入力毎に行われる。すな
わち、まず最終段のユニットの中継出力信号は、二系列
データの各ビットが全て一致（“Ｌ”）している場合は
明らかに“Ｌ”を出力する。次に、不一致ビットがあっ
た場合には当該の不一致ビットに対応する相関信号が
“Ｈ”となるため、図１の構成において、Ｎビット相関
器４から不一致を示す相関信号“Ｈ”が入力される相関
判定ユニットのうち最左端のユニットから右側の全ての
中継出力信号が“Ｈ”となる。

【００１１】以下、理解を助けるため、Ｎ＝６（６ビッ
ト相関）の場合の相関判定動作例について図３を用いて
説明する。図３は本発明による各相関判定ユニット３１
〜３６の出力信号の変化を示す説明図である。図におい
て、３１〜３６は６段縦続接続された相関判定ユニット
であり、初期状態（リセット）及びリセット後の検査パ
ルス信号の１回目入力，２回目入力の各時点における中
継出力信号の状態を当該の相関判定ユニットの下部にそ
れぞれ示している。この例では、ユニット３２と３５に
は不一致を示す“Ｈ”の相関信号が入力されており、他
のユニットには一致を示す“Ｌ”の相関信号が入力され
ている場合を示す。まず初期状態（リセット）では、初
段のユニット３１の中継出力信号は常に“Ｌ”であるか
ら、相関器４から相関信号“Ｈ”が入力されるユニット
のうち最左端のユニット３２以降右側は最終段のユニッ
ト３６に至るまでその中継出力信号は“Ｈ”になる。次
にリセット後の１回目の検査パルス信号が全ての相関判
定ユニット３１〜３６に入力されると、ユニット３２で
は、前段からの中継入力信号が“Ｌ”であり、かつ、自
段の入力相関信号が“Ｈ”であるとともに、フリップフ
ロップ回路１の状態出力が“Ｈ”なのでフリップフロッ
プ回路１へセット信号を与えてフリップフロップ回路１
をセット状態（“Ｌ”）にする。この結果、前段からの
中継入力信号が“Ｌ”，自段の入力相関信号が“Ｈ”，
フリップフロップ回路１からの状態出力が“Ｌ”となる
ので、中継出力信号は“Ｌ”に反転する。しかし、ユニ
ット３５では、前段からの中継入力信号が“Ｈ”である
ため中継出力信号は反転しないので最終段のユニット３
６の出力は“Ｈ”のままである。次に２回目の検査パル
ス信号が全ての相関判定ユニット３１〜３６に入力され
ると、ユニット３５の中継出力信号は１回目入力のとき
のユニット３２の場合と同様に出力が“Ｌ”に反転する
ため最終段のユニット３６からは“Ｌ”が出力される。
このように、リセット後の検査パルス信号が入力される
毎に相関信号入力が“Ｈ”の状態の相関判定ユニットの
うち、中継出力信号が“Ｈ”から“Ｌ”に反転するユニ
ットが最終段側にシフトしていき、結局、不一致ビット
数（この場合は２）と同数の検査パルス信号（２回目）
が入力したときに初めて最終段が“Ｌ”を出力する状態
に至る。従って、相関判定における許容誤りビット数を
ｍとすると、ｍ回目の検査パルス信号の入力により最終
段のユニットから二系列データ間の相関判定結果を示す
中継出力信号が得られる。以上から、本発明による構成
では、相関判定における許容誤りビット数をｍとする
と、相関判定に要する検査パルス信号の速度（クロック
周波数）はおよそ従来のｍ／Ｎ倍でよく、一般に相関信
号長Ｎビットに対し許容誤りビット数ｍは小さく設定さ
れることから、本発明の構成のほうが従来に比べ低い周
波数の動作クロックで動作を行うことが明らかである。

【００１２】

【発明の効果】以上詳細に説明したように、本発明を実
施することにより、二つのＮビットのデータ系列間の相
関関係を従来例に比較して低い周波数の動作クロックで
判定することができるため、高速動作に追従することが
でき、かつ、低消費電力化を図ることができる。また、
従来の構成に必要であった並直列シフトレジスタやカウ
ンタが不要となり、回路規模を小さくできるので、実用
上大きな効果がある。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図

【図２】本発明の主要部の詳細を示すブロック図

【図３】本発明による各相関判定ユニットの出力信号の
変化を示す説明図

【図４】本発明の主要部の実施回路例図

【図５】従来の相関判定回路の一構成例図

【符号の説明】

１ フリップフロップ回路 ２ 組合せ回路 ３，３１〜３６ 相関判定ユニット ４ Ｎビット相関器 ４１〜４３ ＮＡＮＤゲート ４４，４５ インバータ ４６ Ｄタイプ・フリップフロップ ５１ Ｎビット相関器 ５２ 並直列変換シフトレジスタ ５３ カウンタ ５４ 比較器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 二つのＮビット（Ｎは自然数）のデータ
   系列の相関関係を判定しその判定結果を得るために、前
   記二つのデータ系列が入力される毎に対応する各ビット
   の一致“Ｌ”または不一致“Ｈ”を示すＮ個の相関信号
   が並列に出力されるＮビット相関器と、該Ｎビット相関
   器からの前記Ｎ個の相関信号がそれぞれ入力され前段か
   らの中継入力信号との関係を判定して次段へ中継出力信
   号を出力する縦続接続されたＮ個の相関判定ユニットと
   を備え、前記相関判定ユニットのそれぞれは、セット信
   号または前記データ系列が入力される毎に与えられるリ
   セット信号によって状態出力“Ｌ”（セット）または
   “Ｈ”（リセット）を出力するフリップフロップ回路
   と、前段からの前記中継入力信号と前記相関信号と前記
   フリップフロップ回路の状態出力とが組み合わされ所定
   の検査パルス信号に同期して次段の相関判定ユニットに
   与える前記中継出力信号の出力と前記フリップフロップ
   回路に与える前記セット信号の出力を制御する組合せ回
   路とからなり、初段の前記組合せ回路の中継入力信号は
   常に“Ｌ”に設定され、前記リセット信号によって前記
   Ｎ個のフリップフロップ回路がすべてリセット状態
   “Ｈ”に初期設定され、前段の相関判定ユニットからの
   中継入力信号が“Ｈ”の場合には、常に前記相関信号の
   極性及び前記フリップフロップ回路からの状態出力の極
   性の如何にかかわらず次段への中継出力信号として
   “Ｈ”を出力するとともに前記フリップフロップ回路へ
   のセット信号を停止し、前段の相関判定ユニットからの
   中継入力信号が“Ｌ”の場合には、リセット時には前記
   相関信号が“Ｈ”あるいは“Ｌ”のときは次段への中継
   出力信号としてそれぞれ“Ｈ”あるいは“Ｌ”を出力
   し、リセット後に前記検査パルス信号が前記組合せ回路
   に与えられる毎に、前記相関信号が“Ｈ”のときは、前
   記フリップフロップ回路の状態出力がリセット状態
   “Ｈ”であれば前記検査パルスに同期したセット信号を
   前記フリップフロップ回路に与えて該フリップフロップ
   回路をセット状態“Ｌ”にすることにより中継出力信号
   に“Ｌ”を出力し、前記フリップフロップ回路の状態出
   力がセット状態“Ｌ”であれば次段への中継出力信号と
   して“Ｌ”を出力し、前記相関信号が“Ｌ”のときは前
   記フリップフロップ回路からの状態出力の極性の如何に
   にかかわらず次段への中継出力信号として“Ｌ”を出力
   するように制御され、最終段の相関判定ユニットからの
   中継出力信号が前記求める相関判定結果となるように構
   成したビット相関判定回路。