JPH0590970A - Ｃｍｉエンコーダ回路 - Google Patents
Ｃｍｉエンコーダ回路Info
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- JPH0590970A JPH0590970A JP4066838A JP6683892A JPH0590970A JP H0590970 A JPH0590970 A JP H0590970A JP 4066838 A JP4066838 A JP 4066838A JP 6683892 A JP6683892 A JP 6683892A JP H0590970 A JPH0590970 A JP H0590970A
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- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
-
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- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 ＮＲＺ信号をＣＭＩ信号に変換する回路を、
完全な同期回路構成で実現する。 【構成】 ＮＲＺ信号のクロックＣＬＫで動作し、回路
内部の状態を正常とされる有限な組合わせの中で遷移さ
せ、その遷移の軌跡が同時に入力されるＮＲＺ信号のデ
ータＤＩの値によって左右されるステートマシーン１を
持つ。このステートマシーン１は内部の状態が正常でな
い場合にはこれを検出し、自動的に正常な状態に復帰す
る機能を持っている。出力ＤＯのＣＭＩ信号はステート
マシーンの複数の出力を論理的に組合わせることで得ら
れる。
完全な同期回路構成で実現する。 【構成】 ＮＲＺ信号のクロックＣＬＫで動作し、回路
内部の状態を正常とされる有限な組合わせの中で遷移さ
せ、その遷移の軌跡が同時に入力されるＮＲＺ信号のデ
ータＤＩの値によって左右されるステートマシーン１を
持つ。このステートマシーン１は内部の状態が正常でな
い場合にはこれを検出し、自動的に正常な状態に復帰す
る機能を持っている。出力ＤＯのＣＭＩ信号はステート
マシーンの複数の出力を論理的に組合わせることで得ら
れる。
Description
【０００１】
【産業上の利用分野】本発明はデジタルデータエンコー
ダ回路に関し、特にデータをＮＲＺ（Ｎｏｎ−Ｒｅｔｕ
ｒｎ−Ｔｏ−Ｚｅｒｏ）フォーマットからＣＭＩ（Ｃｏ
ｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）フォーマット
に変換するための同期操作デジタルステートマシーン回
路に関する。
ダ回路に関し、特にデータをＮＲＺ（Ｎｏｎ−Ｒｅｔｕ
ｒｎ−Ｔｏ−Ｚｅｒｏ）フォーマットからＣＭＩ（Ｃｏ
ｄｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）フォーマット
に変換するための同期操作デジタルステートマシーン回
路に関する。
【０００２】
【従来の技術】図５は従来のＣＭＩエンコーダ回路の構
成一例を表した図であって、遅延回路１０を有する第１
信号チャネル１１と、フリップフロップ回路およびゲー
トの順序回路から成る第２信号チャネル１２と、フリッ
プフロップから成る第３信号チャネル１３と、以下いず
れもゲートから成る制御信号回路１４、クロックスイッ
チ回路１５、および出力回路１６とを有している（米国
特許第４，１８９，６２１号）。第１信号チャネル１１
はインバータＩＮＶ及び遅延回路１０から成り、第２信
号チャネル１２は、以下フリップフロップ回路をＦＦで
表わすと、ＦＦ1ないしＦＦ3 及びゲート回路２１ない
し２３の順序回路から成り、第３信号チャネル１３はＦ
Ｆ4 で構成され、制御信号回路１４は２つのゲート回路
４１，４２から成り、クロックスイッチ回路１５はイン
バータとゲート回路５１，５２から成っており、出力回
路１６もゲート回路から成っている。
成一例を表した図であって、遅延回路１０を有する第１
信号チャネル１１と、フリップフロップ回路およびゲー
トの順序回路から成る第２信号チャネル１２と、フリッ
プフロップから成る第３信号チャネル１３と、以下いず
れもゲートから成る制御信号回路１４、クロックスイッ
チ回路１５、および出力回路１６とを有している（米国
特許第４，１８９，６２１号）。第１信号チャネル１１
はインバータＩＮＶ及び遅延回路１０から成り、第２信
号チャネル１２は、以下フリップフロップ回路をＦＦで
表わすと、ＦＦ1ないしＦＦ3 及びゲート回路２１ない
し２３の順序回路から成り、第３信号チャネル１３はＦ
Ｆ4 で構成され、制御信号回路１４は２つのゲート回路
４１，４２から成り、クロックスイッチ回路１５はイン
バータとゲート回路５１，５２から成っており、出力回
路１６もゲート回路から成っている。
【０００３】図６は図５のＣＭＩエンコーダの動作を説
明するためにタイミングチャートを示す図であり、各信
号名は図５中の同名の各部所に対応する。最上段のＤＩ
入力と次段の正相クロック（ＣＬＫ）はそれぞれＮＲＺ
信号のデータとクロックで、最下段のＯＵＴはＣＭＩ信
号に変換後の出力データである。この図に見られるよう
に，ＣＭＩ信号のフォーマットは，ＮＲＺデータ信号
“０”をそのデータ１周期分と同じ時間内で（０，１）
変換し、“１”をＣＭＩ出力データ列中で交番に（０，
０）と（１，１）に変換したものである。この図でＤＩ
入力とＯＵＴ出力を比較すると、ＮＲＺ信号は正相クロ
ックの半クロック分ずれてＣＭＩ出力に変換されている
のが分かる。従って図５の回路はＮＲＺ入力が“０”の
ときには正相クロック入力がＣＭＩ出力としてそのまま
出力されればよく、ＮＲＺ入力が“１”のときのＣＭＩ
出力の（０，０），（１，１）の交番出力は、例えばＮ
ＲＺデータの“１”連続入力時を考えると、正相クロッ
クが（１，０）（１，０）（１，０）（１，０）（１，
０）の周期で入力されたときこれを一周期毎に反転させ
て（１，０）（０，１）（１，０）（０，１）（１，
０）として、さらにＣＭＩ出力がＮＲＺ入力にたいして
半クロックずれることを考慮すると、（Ｘ，１）（０，
０）（１，１）（０，０）（１，１）（０，Ｘ）として
実現される。図５の応用例はこのようにＮＲＺ信号のデ
ータ／クロックの入力を受けて、そのクロック入力をデ
ータから作り出した制御信号で制御することでＣＭＩ信
号への変換操作を行っている。
明するためにタイミングチャートを示す図であり、各信
号名は図５中の同名の各部所に対応する。最上段のＤＩ
入力と次段の正相クロック（ＣＬＫ）はそれぞれＮＲＺ
信号のデータとクロックで、最下段のＯＵＴはＣＭＩ信
号に変換後の出力データである。この図に見られるよう
に，ＣＭＩ信号のフォーマットは，ＮＲＺデータ信号
“０”をそのデータ１周期分と同じ時間内で（０，１）
変換し、“１”をＣＭＩ出力データ列中で交番に（０，
０）と（１，１）に変換したものである。この図でＤＩ
入力とＯＵＴ出力を比較すると、ＮＲＺ信号は正相クロ
ックの半クロック分ずれてＣＭＩ出力に変換されている
のが分かる。従って図５の回路はＮＲＺ入力が“０”の
ときには正相クロック入力がＣＭＩ出力としてそのまま
出力されればよく、ＮＲＺ入力が“１”のときのＣＭＩ
出力の（０，０），（１，１）の交番出力は、例えばＮ
ＲＺデータの“１”連続入力時を考えると、正相クロッ
クが（１，０）（１，０）（１，０）（１，０）（１，
０）の周期で入力されたときこれを一周期毎に反転させ
て（１，０）（０，１）（１，０）（０，１）（１，
０）として、さらにＣＭＩ出力がＮＲＺ入力にたいして
半クロックずれることを考慮すると、（Ｘ，１）（０，
０）（１，１）（０，０）（１，１）（０，Ｘ）として
実現される。図５の応用例はこのようにＮＲＺ信号のデ
ータ／クロックの入力を受けて、そのクロック入力をデ
ータから作り出した制御信号で制御することでＣＭＩ信
号への変換操作を行っている。
【０００４】次に図５の動作について説明する。第１信
号チャネル１１はＮＲＺ入力のクロック信号を受け、そ
れを正相クロックとして出力すると共にインバータＩＮ
Ｖにより反転クロックに変え、これをを遅延回路１０に
より予め決められた時間だけ遅延させた後出力する。第
２信号チャネル１２は第１信号チャネル１１の正相反転
両クロック出力で動作し、ＮＲＺ入力のデータ信号ＤＩ
を受けて、その値が“０”であるとき内蔵するＦＦ1 か
らＦＦ3 までの順序回路の出力として“０”の制御信号
を出力し、“１”であるときには“０”と“１”の交番
の制御信号を出力する。また、ＮＲＺデータを反転クロ
ックで打って出力する。第３信号チャネル１３は第１信
号チャネル１１の反転出力クロックで動作し、第２信号
チャネル１２のＮＲＺデータを反転クロックで打った出
力を受けて、その値が“０”／“１”である場合、その
出力即ちＦＦ4 のＱ出力は“１”／“０”の制御信号を
出力する。
号チャネル１１はＮＲＺ入力のクロック信号を受け、そ
れを正相クロックとして出力すると共にインバータＩＮ
Ｖにより反転クロックに変え、これをを遅延回路１０に
より予め決められた時間だけ遅延させた後出力する。第
２信号チャネル１２は第１信号チャネル１１の正相反転
両クロック出力で動作し、ＮＲＺ入力のデータ信号ＤＩ
を受けて、その値が“０”であるとき内蔵するＦＦ1 か
らＦＦ3 までの順序回路の出力として“０”の制御信号
を出力し、“１”であるときには“０”と“１”の交番
の制御信号を出力する。また、ＮＲＺデータを反転クロ
ックで打って出力する。第３信号チャネル１３は第１信
号チャネル１１の反転出力クロックで動作し、第２信号
チャネル１２のＮＲＺデータを反転クロックで打った出
力を受けて、その値が“０”／“１”である場合、その
出力即ちＦＦ4 のＱ出力は“１”／“０”の制御信号を
出力する。
【０００５】第２信号チャネル１２の出力信号と第３信
号チャネル１３の出力信号は制御信号回路１４に入力さ
れ、制御信号回路１４内部で両信号は論理的に組合わさ
れてクロックスイッチ回路１５の制御信号が作り出され
る。この制御信号は２本一組で互いに逆極性な信号であ
る。
号チャネル１３の出力信号は制御信号回路１４に入力さ
れ、制御信号回路１４内部で両信号は論理的に組合わさ
れてクロックスイッチ回路１５の制御信号が作り出され
る。この制御信号は２本一組で互いに逆極性な信号であ
る。
【０００６】クロックスイッチ回路１５はＮＲＺクロッ
ク信号を反転して予め決められた時間だけ遅延させたク
ロック信号を第１信号チャネル１から受け、内部でさら
にその反転信号を生成して、この正反両方の信号を出力
として持つ。この第１信号チャネル１１に於ける遅延回
路１０による遅延の付加は、第２信号チャネル１２、第
３信号チャネル１３での遅延に対する補償である。ここ
での正反の出力は、第１信号チャネル１１への正相クロ
ックから見ると、正の出力は“遅延を付加された反転ク
ロック”で、反の出力は“遅延を付加された正相クロッ
ク”である。クロックスイッチ回路１５ではこの２種の
互いに極性が逆なクロックを、制御信号回路４からのこ
れも互いに極性の逆な２本の制御信号で別個に制御す
る。どちらのクロックをどちらの制御信号で制御するか
は次の通りである。
ク信号を反転して予め決められた時間だけ遅延させたク
ロック信号を第１信号チャネル１から受け、内部でさら
にその反転信号を生成して、この正反両方の信号を出力
として持つ。この第１信号チャネル１１に於ける遅延回
路１０による遅延の付加は、第２信号チャネル１２、第
３信号チャネル１３での遅延に対する補償である。ここ
での正反の出力は、第１信号チャネル１１への正相クロ
ックから見ると、正の出力は“遅延を付加された反転ク
ロック”で、反の出力は“遅延を付加された正相クロッ
ク”である。クロックスイッチ回路１５ではこの２種の
互いに極性が逆なクロックを、制御信号回路４からのこ
れも互いに極性の逆な２本の制御信号で別個に制御す
る。どちらのクロックをどちらの制御信号で制御するか
は次の通りである。
【０００７】第５図において、ＤＩ入力が“０”である
間ＦＦ4 のＱ出力は“１”である。このとき制御信号回
路１４のＮＯＲゲート４１に制御されたクロックスイッ
チ回路１５のＮＯＲゲート５１は“遅延を付加された反
転クロック”をさらに反転して出力する。このときクロ
ックスイッチ回路１５のＮＯＲゲート５２は、制御信号
回路１４のＯＲゲート４２によって禁止されている。出
力回路１６では、前述のＮＯＲゲート５１，５２のＯＲ
を取って出力される信号は“遅延を付加された正相クロ
ック”に等しくなる。これは図５の回路構成では出力の
ＣＭＩ出力は入力のＮＲＺ信号に半ビット分ずれること
を考えれば、この出力はＣＭＩの“０”出力に対応して
いる。
間ＦＦ4 のＱ出力は“１”である。このとき制御信号回
路１４のＮＯＲゲート４１に制御されたクロックスイッ
チ回路１５のＮＯＲゲート５１は“遅延を付加された反
転クロック”をさらに反転して出力する。このときクロ
ックスイッチ回路１５のＮＯＲゲート５２は、制御信号
回路１４のＯＲゲート４２によって禁止されている。出
力回路１６では、前述のＮＯＲゲート５１，５２のＯＲ
を取って出力される信号は“遅延を付加された正相クロ
ック”に等しくなる。これは図５の回路構成では出力の
ＣＭＩ出力は入力のＮＲＺ信号に半ビット分ずれること
を考えれば、この出力はＣＭＩの“０”出力に対応して
いる。
【０００８】逆にＤＩとして“１”が入力されたとき、
ＦＦ4 のＱの出力は“０”で制御信号回路１４に影響を
与えず、替わって、ＮＲＺデータに“１”の連続する限
り第２信号チャネル１２の交番の出力信号が制御信号回
路１４に影響を与える。この交番出力が“０”のときク
ロックスイッチ回路１５ではＮＯＲゲート５１が禁止さ
れＮＯＲゲート５２がイネーブルとなって、出力回路１
６からは“遅延を付加された反転クロック”が出力され
る。交番出力が“１”のときには、反対にＮＯＲゲート
５２が禁止されＮＯＲゲート５１がイネーブルとなっ
て、出力回路１６からは“遅延を受けた正相クロック”
が出力される。このように“遅延を付加された正相クロ
ック”と“遅延を付加された反転クロック”が１クロッ
ク周期毎に交互に出力回路１６から出力されることで、
ＮＲＺデータ入力が“１”連続時のＣＭＩ変換が実現さ
れる。
ＦＦ4 のＱの出力は“０”で制御信号回路１４に影響を
与えず、替わって、ＮＲＺデータに“１”の連続する限
り第２信号チャネル１２の交番の出力信号が制御信号回
路１４に影響を与える。この交番出力が“０”のときク
ロックスイッチ回路１５ではＮＯＲゲート５１が禁止さ
れＮＯＲゲート５２がイネーブルとなって、出力回路１
６からは“遅延を付加された反転クロック”が出力され
る。交番出力が“１”のときには、反対にＮＯＲゲート
５２が禁止されＮＯＲゲート５１がイネーブルとなっ
て、出力回路１６からは“遅延を受けた正相クロック”
が出力される。このように“遅延を付加された正相クロ
ック”と“遅延を付加された反転クロック”が１クロッ
ク周期毎に交互に出力回路１６から出力されることで、
ＮＲＺデータ入力が“１”連続時のＣＭＩ変換が実現さ
れる。
【０００９】
【発明が解決しようとする課題】この従来のＣＭＩエン
コーダ回路では、ＮＲＺのデータ／クロック信号入力の
内クロック信号をそのまま同期を取られることなく出力
信号生成用の信号として利用している。この出力生成用
クロック信号はＮＲＺデータ信号の値の如何によって変
調されＣＭＩ信号となる。そして出力信号生成用のクロ
ック信号とＮＲＺデータの値を判定することで得られる
出力信号生成用のクロックの変調制御信号の相対的な遅
延時間の差を調節するためにクロック信号に遅延回路で
遅延を持たせている。同期回路構成によらないこうした
遅延回路を用いた解決法はこのエンコーダ回路を使用し
たデジタル回路に同期回路構成による方法に比較して不
確実性をもたらす。さらに遅延回路及びその構成部品は
非常に厳格なトレランスを必要とし、一般に同期回路の
構成部品に比較して高価である。また、遅延回路をもた
せた回路構成では、ノイズの発生を抑える工夫が特に必
要である。
コーダ回路では、ＮＲＺのデータ／クロック信号入力の
内クロック信号をそのまま同期を取られることなく出力
信号生成用の信号として利用している。この出力生成用
クロック信号はＮＲＺデータ信号の値の如何によって変
調されＣＭＩ信号となる。そして出力信号生成用のクロ
ック信号とＮＲＺデータの値を判定することで得られる
出力信号生成用のクロックの変調制御信号の相対的な遅
延時間の差を調節するためにクロック信号に遅延回路で
遅延を持たせている。同期回路構成によらないこうした
遅延回路を用いた解決法はこのエンコーダ回路を使用し
たデジタル回路に同期回路構成による方法に比較して不
確実性をもたらす。さらに遅延回路及びその構成部品は
非常に厳格なトレランスを必要とし、一般に同期回路の
構成部品に比較して高価である。また、遅延回路をもた
せた回路構成では、ノイズの発生を抑える工夫が特に必
要である。
【００１０】
【課題を解決するための手段】本発明によれば、一連の
ＮＲＺ信号のデータとクロックを受けて動作し、論理的
な複数の値の組合わせを出力し、この出力の組合わせは
有限で、正常動作をしている限りはその中の更に有限な
状態しか取り得ず、その有限な状態間で遷移ループを描
くステートマシーンと、正常動作時に外ステートマシー
ンがとる状態を“正常状態”とし、“０”と“１”の２
値の組合わせにより回路の内部が取り得る全ての状態か
ら“正常状態”を取り除いた残りの状態を“異常状態”
としたときに、その“異常状態”にステートマシーンが
陥ったときにこれを検出してステートマシーンを正常な
状態遷移ループに引戻す異常状態検出回路と、前記複数
の値の組合わせを論理的に組合わせてＣＭＩ符号化され
たデータを出力する出力回路とを備えることを特徴とす
るＣＭＩエンコーダ回路が得られる。
ＮＲＺ信号のデータとクロックを受けて動作し、論理的
な複数の値の組合わせを出力し、この出力の組合わせは
有限で、正常動作をしている限りはその中の更に有限な
状態しか取り得ず、その有限な状態間で遷移ループを描
くステートマシーンと、正常動作時に外ステートマシー
ンがとる状態を“正常状態”とし、“０”と“１”の２
値の組合わせにより回路の内部が取り得る全ての状態か
ら“正常状態”を取り除いた残りの状態を“異常状態”
としたときに、その“異常状態”にステートマシーンが
陥ったときにこれを検出してステートマシーンを正常な
状態遷移ループに引戻す異常状態検出回路と、前記複数
の値の組合わせを論理的に組合わせてＣＭＩ符号化され
たデータを出力する出力回路とを備えることを特徴とす
るＣＭＩエンコーダ回路が得られる。
【００１１】また本発明によれば、上記の回路におい
て、前記異常状態検出回路が、前記複数の出力を入力側
から順にＡ，Ｂ，Ｘ，およびＹとするとき、Ａ出力とＢ
の反転出力を入力し第１の信号を出力するＮＡＮＤゲー
ト（ＮＤ）と、Ｘ出力とＹ出力を入力し第２の信号を出
力する第１のＥＸＯＲゲート（ＥＸ）と、前記第１及び
第２の信号を入力して前記“異常状態”の信号を出力す
る第２のＥＸＯＲゲートとを有する事を特徴とするＣＭ
Ｉエンコーダ回路が得られる。
て、前記異常状態検出回路が、前記複数の出力を入力側
から順にＡ，Ｂ，Ｘ，およびＹとするとき、Ａ出力とＢ
の反転出力を入力し第１の信号を出力するＮＡＮＤゲー
ト（ＮＤ）と、Ｘ出力とＹ出力を入力し第２の信号を出
力する第１のＥＸＯＲゲート（ＥＸ）と、前記第１及び
第２の信号を入力して前記“異常状態”の信号を出力す
る第２のＥＸＯＲゲートとを有する事を特徴とするＣＭ
Ｉエンコーダ回路が得られる。
【００１２】更に本発明によれば、上記２つの回路のい
ずれかにおいて、前記出力回路が前記複数の出力の組合
わせの内の２つである前記Ｘ出力及びＹ出力を入力し
て、前記ＣＭＩ符号化されたデータを出力する排他的論
理和回路で構成されていることを特徴とするＣＭＩエン
コーダ回路が得られる。
ずれかにおいて、前記出力回路が前記複数の出力の組合
わせの内の２つである前記Ｘ出力及びＹ出力を入力し
て、前記ＣＭＩ符号化されたデータを出力する排他的論
理和回路で構成されていることを特徴とするＣＭＩエン
コーダ回路が得られる。
【００１３】
【実施例】図１は本発明の一実施例の構成を示す図であ
り、ステートマシーン１と、異常状態検出回路２と、出
力回路３とから構成される。被変換信号であるＮＲＺ信
号のデータ列がＤＩ入力より１段目のＦＦ1 のＤ入力、
ＮＡＮＤゲートＮＤ1 （以下単にＮＤ1 と言う、ＮＤ2
以下も同じ。）の一方の入力、インバーターＩＮＶ1
（以下単にＩＮＶ1 という、ＩＮＶ2 以下も同じ。）を
介してＮＤ2 の一方の入力に入力される。ＦＦ1 の非反
転出力ＡはＮＤ1 、ＮＤ4 の一方の入力および排他的論
理和回路ＥＸ1 （以下単にＥＸ1 と言う、ＥＸ2 以下も
同じ。）の一方の入力に入力される。ＦＦ1 の反転出力
Ａ＊（ここで＊はアクティブＬＯＷを意味する。）はＦ
Ｆ1 と２段目のＦＦ3 の間に介在するＥＸ2 の一方の入
力と、ＮＤ3 の入力に入力される。２段目のＦＦ2 のＤ
入力はＥＸ1 の出力であり、ＥＸ1 のもう一方の入力は
ＦＦ2 自身の非反転出力Ｂである。ＦＦ2 の非反転出力
ＢはまたＮＤ2 のもう一方の入力にも入力される。ＦＦ
2 の反転出力Ｂ＊はＮＤ3及びＮＤ4 のそれぞれのもう
一方の入力に入力される。ＦＦ3 のＤ入力はＥＸ2の出
力でＥＸ2 のもう一方の入力はＦＦ3 自身の非反転出力
Ｘである。ＦＦ3 の非反転出力ＸはまたＥＸ4 及びＥＸ
7 のそれぞれの一方の入力に入力される。２段目のＦＦ
4 のＤ入力はＥＸ3 の出力でＥＸ3 の一方の入力はＦＦ
4 自身の非反転出力Ｙである。ＦＦ4 の非反転出力Ｙは
またＥＸ4 及びＥＸ7 のもう一方の入力に入力される。
ＥＸ3 のもう一方の入力はＥＸ6 の出力であり、このＥ
Ｘ6 の２つの入力はそれぞれＮＤ5 とＥＸ5 の出力（即
ち異常状態検出回路２の出力）である。さらにＮＤ5 の
３つの入力はそれぞれＮＤ1 とＮＤ2 とＮＤ3 の出力で
ある。ＥＸ5 の２つの入力はそれぞれＮＤ4 とＥＸ4 の
出力である。ＥＸ7 の出力すなわち出力回路３の出力は
ＣＭＩ符号化されたデータを出力する。
り、ステートマシーン１と、異常状態検出回路２と、出
力回路３とから構成される。被変換信号であるＮＲＺ信
号のデータ列がＤＩ入力より１段目のＦＦ1 のＤ入力、
ＮＡＮＤゲートＮＤ1 （以下単にＮＤ1 と言う、ＮＤ2
以下も同じ。）の一方の入力、インバーターＩＮＶ1
（以下単にＩＮＶ1 という、ＩＮＶ2 以下も同じ。）を
介してＮＤ2 の一方の入力に入力される。ＦＦ1 の非反
転出力ＡはＮＤ1 、ＮＤ4 の一方の入力および排他的論
理和回路ＥＸ1 （以下単にＥＸ1 と言う、ＥＸ2 以下も
同じ。）の一方の入力に入力される。ＦＦ1 の反転出力
Ａ＊（ここで＊はアクティブＬＯＷを意味する。）はＦ
Ｆ1 と２段目のＦＦ3 の間に介在するＥＸ2 の一方の入
力と、ＮＤ3 の入力に入力される。２段目のＦＦ2 のＤ
入力はＥＸ1 の出力であり、ＥＸ1 のもう一方の入力は
ＦＦ2 自身の非反転出力Ｂである。ＦＦ2 の非反転出力
ＢはまたＮＤ2 のもう一方の入力にも入力される。ＦＦ
2 の反転出力Ｂ＊はＮＤ3及びＮＤ4 のそれぞれのもう
一方の入力に入力される。ＦＦ3 のＤ入力はＥＸ2の出
力でＥＸ2 のもう一方の入力はＦＦ3 自身の非反転出力
Ｘである。ＦＦ3 の非反転出力ＸはまたＥＸ4 及びＥＸ
7 のそれぞれの一方の入力に入力される。２段目のＦＦ
4 のＤ入力はＥＸ3 の出力でＥＸ3 の一方の入力はＦＦ
4 自身の非反転出力Ｙである。ＦＦ4 の非反転出力Ｙは
またＥＸ4 及びＥＸ7 のもう一方の入力に入力される。
ＥＸ3 のもう一方の入力はＥＸ6 の出力であり、このＥ
Ｘ6 の２つの入力はそれぞれＮＤ5 とＥＸ5 の出力（即
ち異常状態検出回路２の出力）である。さらにＮＤ5 の
３つの入力はそれぞれＮＤ1 とＮＤ2 とＮＤ3 の出力で
ある。ＥＸ5 の２つの入力はそれぞれＮＤ4 とＥＸ4 の
出力である。ＥＸ7 の出力すなわち出力回路３の出力は
ＣＭＩ符号化されたデータを出力する。
【００１４】ステートマシーン１中のＦＦ1 ，ＦＦ2 ，
ＦＦ4 はＣＬＫ入力からの入力クロックの反転クロック
で動作し、ＦＦ3 は正相クロックで動作する。ＦＦ1 〜
ＦＦ4 のそれぞれの出力Ａ，Ｂ，Ｘ，Ｙは、ステートマ
シーン１に関しては、その状態遷移ループ上の遷移地点
を表す座標点と見なすことができる。ステートマシーン
１の出力Ａ，Ｂ＊，Ｘ，Ｙは異常状態検出回路２に入力
され、出力Ｘ，Ｙは出力回路３へ入力される。
ＦＦ4 はＣＬＫ入力からの入力クロックの反転クロック
で動作し、ＦＦ3 は正相クロックで動作する。ＦＦ1 〜
ＦＦ4 のそれぞれの出力Ａ，Ｂ，Ｘ，Ｙは、ステートマ
シーン１に関しては、その状態遷移ループ上の遷移地点
を表す座標点と見なすことができる。ステートマシーン
１の出力Ａ，Ｂ＊，Ｘ，Ｙは異常状態検出回路２に入力
され、出力Ｘ，Ｙは出力回路３へ入力される。
【００１５】図２は図１の実施例のとる状態の一覧表を
示す図であり、出力Ａ，Ｂ，Ｘ，Ｙがとることができる
１６の状態（ステート）を示している。表に見るとお
り、ステートマシーン１は８つの正常状態（即ち、状態
０，３，４，７，８，１１，１３，１４）と８つの異常
状態（即ち、状態１，２，５，６，９，１０，１２，１
５）を備えている。正常状態は閉鎖状態遷移シーケンス
を構成する。ステートマシーン１が正常状態から出発
し、さらにノイズの全く無い状態であったと仮定する
と、ステートマシーン１は正常状態から別の正常状態へ
と遷移するだけで決して異常状態になることは無い。し
かし実際にはデータを受信したラインにおける過度のノ
イズや回路の電力消費の増大が原因で異常状態に陥るこ
とは有り得る。そうした場合でも異常状態検出回路２が
異常状態を検出し、ステートマシーン１を正常状態に復
帰させる。
示す図であり、出力Ａ，Ｂ，Ｘ，Ｙがとることができる
１６の状態（ステート）を示している。表に見るとお
り、ステートマシーン１は８つの正常状態（即ち、状態
０，３，４，７，８，１１，１３，１４）と８つの異常
状態（即ち、状態１，２，５，６，９，１０，１２，１
５）を備えている。正常状態は閉鎖状態遷移シーケンス
を構成する。ステートマシーン１が正常状態から出発
し、さらにノイズの全く無い状態であったと仮定する
と、ステートマシーン１は正常状態から別の正常状態へ
と遷移するだけで決して異常状態になることは無い。し
かし実際にはデータを受信したラインにおける過度のノ
イズや回路の電力消費の増大が原因で異常状態に陥るこ
とは有り得る。そうした場合でも異常状態検出回路２が
異常状態を検出し、ステートマシーン１を正常状態に復
帰させる。
【００１６】次に図３の状態遷移の一覧表を用いてステ
ートマシーン１の動作をさらに詳しく説明する。ＰＳ，
ＩＳ，ＮＳの３つのコラムはそれぞれ、現行ステート、
中間ステート、及び次ステートをそれぞれ表すものであ
る。図３中のＰＳ，ＩＳ，ＮＳに割当てられた数値は図
２で規定された０〜１５のステートの何れかを示してい
る。
ートマシーン１の動作をさらに詳しく説明する。ＰＳ，
ＩＳ，ＮＳの３つのコラムはそれぞれ、現行ステート、
中間ステート、及び次ステートをそれぞれ表すものであ
る。図３中のＰＳ，ＩＳ，ＮＳに割当てられた数値は図
２で規定された０〜１５のステートの何れかを示してい
る。
【００１７】図４はクロック信号に対するＰＳ，ＩＳ，
ＮＳの相対的なタイミングを示している。図３に示す通
り、ＮＳのコラムの取るステートは、現行ステートＰＳ
時の入力データＤＩのとる値によって、つまりＤＩ＝０
とＤＩ＝１の場合によって異なる。何れのデータ区間に
おいても、回路の出力ＤＯは出力Ｘ及び出力Ｙの排他的
論理和をとることで得られる。より具体的には、出力Ｄ
Ｏのデータ区間の前半と後半はそれぞれ、前半は現行ス
テートＰＳ内でＸとＹの排他的論理和をとることで得ら
れ、後半は中間ステートＩＳ内でＸとＹの排他的論理和
をとることで得られる。従って出力のＣＭＩ信号は入力
のＮＲＺ信号に対してクロック信号の半クロック分遅れ
る。
ＮＳの相対的なタイミングを示している。図３に示す通
り、ＮＳのコラムの取るステートは、現行ステートＰＳ
時の入力データＤＩのとる値によって、つまりＤＩ＝０
とＤＩ＝１の場合によって異なる。何れのデータ区間に
おいても、回路の出力ＤＯは出力Ｘ及び出力Ｙの排他的
論理和をとることで得られる。より具体的には、出力Ｄ
Ｏのデータ区間の前半と後半はそれぞれ、前半は現行ス
テートＰＳ内でＸとＹの排他的論理和をとることで得ら
れ、後半は中間ステートＩＳ内でＸとＹの排他的論理和
をとることで得られる。従って出力のＣＭＩ信号は入力
のＮＲＺ信号に対してクロック信号の半クロック分遅れ
る。
【００１８】ステートマシーン１の状態遷移についてさ
らに詳しく説明する。図３の最初の列（３Ａ）において
現行ステートＰＳがステート“０”であるとすると、ス
テートマシーン１は中間ステートＩＳをステート“２”
とし、次ステートＮＳを現行ステートＰＳ時の入力デー
タＤＩの論理に従ってステート３もしくはステート１１
の何れかに変更する。即ち受取ったデータＤＩの論理値
が０の場合に次ステートＮＳはステート“３”になり、
論理値が１の場合にはステート“１１”になる。第２列
（３Ｂ）について説明すると、現行ステートＰＳがステ
ート“１”の場合（つまり異常状態の場合）、ステート
マシーン１は異常状態のステート“３”を中間ステート
ＩＳに持つ。次ステートＮＳもやはり異常状態で、図２
のステート０〜１５の内ステート“２”（ＤＩ＝０の場
合）かステート“１０”（ＤＩ＝１の場合）の何れかに
なる。ステート“２”及びステート“１０”は異常状態
のため、異常状態検出回路２がステートマシーン１を正
常状態に復帰させる。第２列（３Ｂ）の例においては、
ステートマシーン１はステート“３”（ＤＩ＝０の場
合）かステート“１１”（ＤＩ＝１の場合）に戻る。
らに詳しく説明する。図３の最初の列（３Ａ）において
現行ステートＰＳがステート“０”であるとすると、ス
テートマシーン１は中間ステートＩＳをステート“２”
とし、次ステートＮＳを現行ステートＰＳ時の入力デー
タＤＩの論理に従ってステート３もしくはステート１１
の何れかに変更する。即ち受取ったデータＤＩの論理値
が０の場合に次ステートＮＳはステート“３”になり、
論理値が１の場合にはステート“１１”になる。第２列
（３Ｂ）について説明すると、現行ステートＰＳがステ
ート“１”の場合（つまり異常状態の場合）、ステート
マシーン１は異常状態のステート“３”を中間ステート
ＩＳに持つ。次ステートＮＳもやはり異常状態で、図２
のステート０〜１５の内ステート“２”（ＤＩ＝０の場
合）かステート“１０”（ＤＩ＝１の場合）の何れかに
なる。ステート“２”及びステート“１０”は異常状態
のため、異常状態検出回路２がステートマシーン１を正
常状態に復帰させる。第２列（３Ｂ）の例においては、
ステートマシーン１はステート“３”（ＤＩ＝０の場
合）かステート“１１”（ＤＩ＝１の場合）に戻る。
【００１９】
【発明の効果】以上説明したように本発明はＣＭＩエン
コーダを完全に同期的な回路構成で実現したので、遅延
回路等を用いて非同期的に構成された同様の回路よりも
動作の確実性が増している。しかも本発明中の同期回路
は受信信号中のノイズ等により誤動作を生じたときに正
常動作へ自ら復帰する機能を備えている。さらに本発明
の回路は、標準的なデジタル部品のみで作成が可能であ
るので、安価な解決法である。
コーダを完全に同期的な回路構成で実現したので、遅延
回路等を用いて非同期的に構成された同様の回路よりも
動作の確実性が増している。しかも本発明中の同期回路
は受信信号中のノイズ等により誤動作を生じたときに正
常動作へ自ら復帰する機能を備えている。さらに本発明
の回路は、標準的なデジタル部品のみで作成が可能であ
るので、安価な解決法である。
【図１】本発明の一実施例の回路構成図である。
【図２】図１の実施例のとる状態の一覧表を示す図であ
る。
る。
【図３】図１の実施例の状態遷移の一覧表を示す図であ
る。
る。
【図４】図３中のコラムＰＳ，ＩＳ，ＮＳの入力信号Ｄ
Ｉのクロック信号との相対的位相差を表す図である。
Ｉのクロック信号との相対的位相差を表す図である。
【図５】従来の技術の一実施例の構成を示す図である。
【図６】図５の従来の実施例のタイミングチャートを示
す図である。
す図である。
１ ステートマシーン ２ 異常状態検出回路 ３ 出力回路 １１ 第１信号チャネル １２ 第２信号チャネル １３ 第３信号チャネル １４ 制御信号回路 １５ クロックスイッチ回路 １６ 出力回路
Claims (3)
- 【請求項１】 一連のＮＲＺ信号のデータとクロックを
受けて動作し、論理的な複数の値の組合わせを出力し、
この出力の組合わせは有限で、正常動作をしている限り
はその中の更に有限な状態しか取り得ず、その有限な状
態間で遷移ループを描くステートマシーンと、正常動作
時に外ステートマシーンがとる状態を“正常状態”と
し、“０”と“１”の２値の組合わせにより回路の内部
が取り得る全ての状態から“正常状態”を取り除いた残
りの状態を“異常状態”としたときに、その“異常状
態”にステートマシーンが陥ったときにこれを検出して
ステートマシーンを正常な状態遷移ループに引戻す異常
状態検出回路と、前記複数の値の組合わせを論理的に組
合わせてＣＭＩ符号化されたデータを出力する出力回路
とを備えることを特徴とするＣＭＩエンコーダ回路。 - 【請求項２】 前記異常状態検出回路が、前記複数の出
力を入力側から順にＡ，Ｂ，Ｘ，およびＹとするとき、
Ａ出力とＢの反転出力を入力し第１の信号を出力するＮ
ＡＮＤゲート（ＮＤ）と、Ｘ出力とＹ出力を入力し第２
の信号を出力する第１のＥＸＯＲゲート（ＥＸ）と、前
記第１及び第２の信号を入力して前記“異常状態”の信
号を出力する第２のＥＸＯＲゲートとを有する事を特徴
とする請求項１のＣＭＩエンコーダ回路。 - 【請求項３】 前記出力回路が前記複数の出力の組合わ
せの内の２つである前記Ｘ出力及びＹ出力を入力して、
前記ＣＭＩ符号化されたデータを出力する排他的論理和
回路で構成されていることを特徴とする請求項１もしく
は請求項２のＣＭＩエンコーダ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/673,912 US5113187A (en) | 1991-03-25 | 1991-03-25 | CMI encoder circuit |
| US07/673912 | 1991-03-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590970A true JPH0590970A (ja) | 1993-04-09 |
Family
ID=24704603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066838A Withdrawn JPH0590970A (ja) | 1991-03-25 | 1992-03-25 | Ｃｍｉエンコーダ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5113187A (ja) |
| JP (1) | JPH0590970A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1246467B (it) * | 1990-10-22 | 1994-11-19 | St Microelectronics Srl | Macchina a stati finiti per sistemi affidabili di computazione e regolazione |
| US5243628A (en) * | 1991-03-27 | 1993-09-07 | Kabushiki Kaisha Komatsu Seisakusho | Encoding method and code processing circuitry |
| US5510786A (en) * | 1994-04-25 | 1996-04-23 | Nec America, Inc. | CMI encoder circuit |
| IT1316285B1 (it) * | 2000-01-20 | 2003-04-10 | St Microelectronics Srl | Sistema circuitale atto a codificare segnali binari di tipo nrz insegnali binari di tipo cmi |
| US7310380B1 (en) * | 2004-05-28 | 2007-12-18 | Rockwell Collins, Inc. | Generic transmission parameter configuration |
| US10601642B2 (en) * | 2015-05-28 | 2020-03-24 | Cisco Technology, Inc. | Virtual network health checker |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3555195A (en) * | 1967-10-05 | 1971-01-12 | Rca Corp | Multiplex synchronizing circuit |
| US3691553A (en) * | 1970-12-01 | 1972-09-12 | Gen Motors Corp | Method and apparatus for decoding digital information |
| US3893171A (en) * | 1974-03-25 | 1975-07-01 | Ibm | Signal adjustment circuit |
| GB1563848A (en) * | 1977-02-09 | 1980-04-02 | Hewlett Packard Ltd | Cmi-encoder |
| EP0063886B1 (en) * | 1981-04-27 | 1985-12-18 | Sumitomo Electric Industries Limited | A method of and a system for pulse communication |
| DE3245845A1 (de) * | 1982-12-10 | 1984-06-14 | Siemens AG, 1000 Berlin und 8000 München | Cmi-decoder |
| DE3302761A1 (de) * | 1983-01-27 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Cmi-decoder |
| DE3587535T2 (de) * | 1984-10-01 | 1994-01-20 | Matsushita Electric Ind Co Ltd | Verfahren und Vorrichtung zur numerischen Datenkodierung. |
| CA1258130A (en) * | 1985-07-11 | 1989-08-01 | Nec Corporation | Cmi signal transmission system |
| FR2590428B1 (fr) * | 1985-11-19 | 1987-12-31 | Telecommunications Sa | Procede de codage en code cmi d'informations numeriques organisees en trame, le dispositif de mise en oeuvre, et son application a des informations de servitude pour reseau numerique a grand debit |
| JPS63114423A (ja) * | 1986-10-31 | 1988-05-19 | Nakamichi Corp | デ−タ復調方法 |
| US4873524A (en) * | 1987-03-27 | 1989-10-10 | At&T And Philips At&T Philips Telecommunications B.V. | Decoding unit for CMI-encoded signals |
-
1991
- 1991-03-25 US US07/673,912 patent/US5113187A/en not_active Expired - Lifetime
-
1992
- 1992-03-25 JP JP4066838A patent/JPH0590970A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5113187A (en) | 1992-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |