JPH09121155A - 位相比較装置 - Google Patents
位相比較装置Info
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- JPH09121155A JPH09121155A JP7275816A JP27581695A JPH09121155A JP H09121155 A JPH09121155 A JP H09121155A JP 7275816 A JP7275816 A JP 7275816A JP 27581695 A JP27581695 A JP 27581695A JP H09121155 A JPH09121155 A JP H09121155A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＮＲＺ信号又はＲＺ信号における信号変化の
エッジとクロックの位相を直接比較可能にする。 【解決手段】 ＮＲＺ信号がＮＲＺ信号入力端子２から
入力されると、パルス発生回路４により立ち上がりエッ
ジと立ち下がりエッジに対応して、パルス発生回路４の
出力端子１４にクロック周期程度の幅を持つパルスが出
力される。さらに、第２のエッジ検出回路５と遅延回路
１２により立ち上がりエッジと立ち下がりエッジに対応
して、短パルスが第２の位相比較入力端子１１に出力さ
れる。クロックはクロック入力端子１から第１のエッジ
検出回路３により立ち上がりに対応する短パルスが第１
のエッジ検出回路３の出力端子１３に出力され、ＡＮＤ
ゲート６により特定の短パルスが選択され第１の位相比
較入力端子１０に出力される。位相比較回路７により第
２の位相比較入力端子１１と、第１の位相比較入力端子
１０の位相を比較した結果が、進相出力端子８と遅相出
力端子９に出力される。
エッジとクロックの位相を直接比較可能にする。 【解決手段】 ＮＲＺ信号がＮＲＺ信号入力端子２から
入力されると、パルス発生回路４により立ち上がりエッ
ジと立ち下がりエッジに対応して、パルス発生回路４の
出力端子１４にクロック周期程度の幅を持つパルスが出
力される。さらに、第２のエッジ検出回路５と遅延回路
１２により立ち上がりエッジと立ち下がりエッジに対応
して、短パルスが第２の位相比較入力端子１１に出力さ
れる。クロックはクロック入力端子１から第１のエッジ
検出回路３により立ち上がりに対応する短パルスが第１
のエッジ検出回路３の出力端子１３に出力され、ＡＮＤ
ゲート６により特定の短パルスが選択され第１の位相比
較入力端子１０に出力される。位相比較回路７により第
２の位相比較入力端子１１と、第１の位相比較入力端子
１０の位相を比較した結果が、進相出力端子８と遅相出
力端子９に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
ロックドループ）などに用いる位相比較装置に関するも
のであり、特に比較する一方の信号が間欠的なパルス信
号、例えば、デジタル振幅変調のかかったＮＲＺ（ｎｏ
ｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）信号やＲＺ（ｒｅ
ｔｕｒｎ−ｔｏ−ｚｅｒｏ）信号を位相比較する装置に
関するものである。
ロックドループ）などに用いる位相比較装置に関するも
のであり、特に比較する一方の信号が間欠的なパルス信
号、例えば、デジタル振幅変調のかかったＮＲＺ（ｎｏ
ｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）信号やＲＺ（ｒｅ
ｔｕｒｎ−ｔｏ−ｚｅｒｏ）信号を位相比較する装置に
関するものである。
【０００２】
【従来の技術】従来、ＰＬＬに用いられる位相比較器と
しては、『柳沢 健 編「ＰＬＬ（位相同期ループ）応
用回路」昭和６２年２月２０日第６版、ＰＰ２２−２
５』に開示されるものがあった。図５はかかる従来のＥ
Ｘ−ＯＲ形位相比較器の回路図である。
しては、『柳沢 健 編「ＰＬＬ（位相同期ループ）応
用回路」昭和６２年２月２０日第６版、ＰＰ２２−２
５』に開示されるものがあった。図５はかかる従来のＥ
Ｘ−ＯＲ形位相比較器の回路図である。
【０００３】この図に示すように、入力信号ｘ１とｘ２
をＥＸ−ＯＲ４１に入力することにより、その位相差を
出力ｙのパルス幅で検出するものである。
をＥＸ−ＯＲ４１に入力することにより、その位相差を
出力ｙのパルス幅で検出するものである。
【０００４】
【発明が解決しようとする課題】しかしながら、ＮＲＺ
信号からクロックを再生するために、ＰＬＬを使用する
場合、このような位相検出器ではＮＲＺ信号における信
号変化のエッジとクロックの位相を直接比較することは
できない。これは、ＮＲＺ信号が常にクロックに応じて
ハイからロー、もしくはローからハイへ変化をするわけ
ではないからである。このことはＲＺ信号とクロックと
の位相比較でも問題となる。
信号からクロックを再生するために、ＰＬＬを使用する
場合、このような位相検出器ではＮＲＺ信号における信
号変化のエッジとクロックの位相を直接比較することは
できない。これは、ＮＲＺ信号が常にクロックに応じて
ハイからロー、もしくはローからハイへ変化をするわけ
ではないからである。このことはＲＺ信号とクロックと
の位相比較でも問題となる。
【０００５】本発明は、上記問題点を除去し、ＮＲＺ信
号又はＲＺ信号における信号変化のエッジとクロックの
位相を直接比較することができる位相比較装置を提供す
ることを目的とする。
号又はＲＺ信号における信号変化のエッジとクロックの
位相を直接比較することができる位相比較装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕２つの信号の位相差を比較する装置において、第
１の入力信号の立ち上がり、もしくは立ち下がりエッジ
を検出し、それに応じてエッジパルスを出力する第１の
エッジ検出回路（３）に第１の入力信号を入力し、第２
の入力信号の立ち上がり、もしくは立ち下がりに応じ
て、一定の幅のパルスを発生するパルス発生回路（４）
に第２の入力信号を入力し、前記第２の入力信号の立ち
上がり、もしくは立ち下がりエッジを検出し、それに応
じてエッジパルスを出力する第２のエッジ検出回路
（５）に前記第２の入力信号を入力し、前記第１のエッ
ジ検出回路（３）から出力されるエッジパルスを、前記
パルス発生回路（４）から出力されるパルスと論理積を
とり、位相比較器（７）の第１の比較入力端子に入力
し、前記第１のエッジ検出回路（３）から出力されるエ
ッジパルスを遅延回路（１２）を介し、前記位相比較器
（７）の第２の比較入力端子に入力し、前記位相比較器
（７）の出力を位相比較出力とするようにしたものであ
る。
成するために、 〔１〕２つの信号の位相差を比較する装置において、第
１の入力信号の立ち上がり、もしくは立ち下がりエッジ
を検出し、それに応じてエッジパルスを出力する第１の
エッジ検出回路（３）に第１の入力信号を入力し、第２
の入力信号の立ち上がり、もしくは立ち下がりに応じ
て、一定の幅のパルスを発生するパルス発生回路（４）
に第２の入力信号を入力し、前記第２の入力信号の立ち
上がり、もしくは立ち下がりエッジを検出し、それに応
じてエッジパルスを出力する第２のエッジ検出回路
（５）に前記第２の入力信号を入力し、前記第１のエッ
ジ検出回路（３）から出力されるエッジパルスを、前記
パルス発生回路（４）から出力されるパルスと論理積を
とり、位相比較器（７）の第１の比較入力端子に入力
し、前記第１のエッジ検出回路（３）から出力されるエ
ッジパルスを遅延回路（１２）を介し、前記位相比較器
（７）の第２の比較入力端子に入力し、前記位相比較器
（７）の出力を位相比較出力とするようにしたものであ
る。
【０００７】〔２〕上記〔１〕記載の位相比較装置にお
いて、前記パルス発生回路と前記第２のエッジ検出回路
が入力信号の立ち上がり及び立ち下がりで動作する構成
としたものである。したがって、ＮＲＺ信号又はＲＺ信
号のエッジに対応するクロック周期程度のパルスを発生
させ、そのパルスの間に入るクロックエッジを抽出し、
それとＮＲＺ信号又はＲＺ信号のエッジとを位相比較す
ることにより、ＰＬＬ用の位相比較装置として用いるこ
とができる。
いて、前記パルス発生回路と前記第２のエッジ検出回路
が入力信号の立ち上がり及び立ち下がりで動作する構成
としたものである。したがって、ＮＲＺ信号又はＲＺ信
号のエッジに対応するクロック周期程度のパルスを発生
させ、そのパルスの間に入るクロックエッジを抽出し、
それとＮＲＺ信号又はＲＺ信号のエッジとを位相比較す
ることにより、ＰＬＬ用の位相比較装置として用いるこ
とができる。
【０００８】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら説明する。図１は本発明の第１実施例
を示す位相比較装置のブロック図である。この図に示す
ように、クロック信号はクロック入力端子１から第１の
エッジ検出回路３に入力され、ＮＲＺ信号はＮＲＺ信号
入力端子２からパルス発生回路４と、第２のエッジ検出
回路５に入力され、パルス発生回路４の出力と第１のエ
ッジ検出回路３の出力をＡＮＤゲート６に入力し、この
ＡＮＤゲート６の出力を位相比較回路７の第１の位相比
較入力端子１０に入力し、第２のエッジ検出回路５の出
力を遅延回路１２を介し、位相比較回路７の第２の位相
比較入力端子１１に入力し、位相比較回路７の進相出力
端子８には進相出力を、遅相出力端子９には遅相出力を
位相比較結果として出力するようにしている。なお、図
１において、１３は第１のエッジ検出回路３の出力端
子、１４はパルス発生回路４の出力端子である。
面を参照しながら説明する。図１は本発明の第１実施例
を示す位相比較装置のブロック図である。この図に示す
ように、クロック信号はクロック入力端子１から第１の
エッジ検出回路３に入力され、ＮＲＺ信号はＮＲＺ信号
入力端子２からパルス発生回路４と、第２のエッジ検出
回路５に入力され、パルス発生回路４の出力と第１のエ
ッジ検出回路３の出力をＡＮＤゲート６に入力し、この
ＡＮＤゲート６の出力を位相比較回路７の第１の位相比
較入力端子１０に入力し、第２のエッジ検出回路５の出
力を遅延回路１２を介し、位相比較回路７の第２の位相
比較入力端子１１に入力し、位相比較回路７の進相出力
端子８には進相出力を、遅相出力端子９には遅相出力を
位相比較結果として出力するようにしている。なお、図
１において、１３は第１のエッジ検出回路３の出力端
子、１４はパルス発生回路４の出力端子である。
【０００９】図２は図１における第１のエッジ検出回路
の一例を示す回路図である。第１のエッジ検出回路３
は、入力の立ち上がりに応じた短パルスを発生する回路
であり、図２に示すように、入力端子２１から入力した
パルスは、奇数段のインバータチェーン２２で論理反転
し、かつ遅延させ、これともとの入力パルスとでＡＮＤ
ゲート２３により論理積をとることにより、立ち上がり
に対応する短パルスを出力端子２４に発生させることが
できる。そのパルス幅は奇数段のインバータチェーン２
２の遅延時間に対応し、この実施例の回路内で、伝搬時
に消滅することの無い程度に短く設定する。
の一例を示す回路図である。第１のエッジ検出回路３
は、入力の立ち上がりに応じた短パルスを発生する回路
であり、図２に示すように、入力端子２１から入力した
パルスは、奇数段のインバータチェーン２２で論理反転
し、かつ遅延させ、これともとの入力パルスとでＡＮＤ
ゲート２３により論理積をとることにより、立ち上がり
に対応する短パルスを出力端子２４に発生させることが
できる。そのパルス幅は奇数段のインバータチェーン２
２の遅延時間に対応し、この実施例の回路内で、伝搬時
に消滅することの無い程度に短く設定する。
【００１０】図３は図１における第２のエッジ検出回路
の一例を示す回路図である。この第２のエッジ検出回路
５は、入力の立ち上がり及び立ち下がりに応じた短パル
スを発生する回路であり、実際の回路構成例として、図
３に示すように、図２に示す回路におけるＡＮＤゲート
２３をＥＸ−ＮＯＲゲート３３に置き換えることにより
構成できる。ここで、３１は入力端子、３２は奇数段の
インバータチェーン、３４は出力端子である。
の一例を示す回路図である。この第２のエッジ検出回路
５は、入力の立ち上がり及び立ち下がりに応じた短パル
スを発生する回路であり、実際の回路構成例として、図
３に示すように、図２に示す回路におけるＡＮＤゲート
２３をＥＸ−ＮＯＲゲート３３に置き換えることにより
構成できる。ここで、３１は入力端子、３２は奇数段の
インバータチェーン、３４は出力端子である。
【００１１】パルス発生回路４は入力の立ち上がり及び
立ち下がりに応じて、ある一定幅のパルスを発生する回
路であり、実際の回路構成例として第２のエッジ検出回
路５と同様な回路で構成できる。ただし、そのパルス幅
は位相ロックをするクロックの周期程度とする。遅延回
路１２はインバータのチェーンなどで構成することがで
き、その遅延量はパルス発生回路４で発生するパルス幅
の約１／２とする。
立ち下がりに応じて、ある一定幅のパルスを発生する回
路であり、実際の回路構成例として第２のエッジ検出回
路５と同様な回路で構成できる。ただし、そのパルス幅
は位相ロックをするクロックの周期程度とする。遅延回
路１２はインバータのチェーンなどで構成することがで
き、その遅延量はパルス発生回路４で発生するパルス幅
の約１／２とする。
【００１２】位相比較回路７は入力された信号の立ち上
がりエッジを比較し、位相が進んでいる時は、その位相
差が進相出力端子８からパルス幅の形で出力される。ま
た、遅れている時は、遅相出力端子９からパルスが出力
される。回路構成例としてはモトローラ社製のＰＬＬＩ
ＣであるＭＣ４０４４などで用いられている論理回路で
実現できる。
がりエッジを比較し、位相が進んでいる時は、その位相
差が進相出力端子８からパルス幅の形で出力される。ま
た、遅れている時は、遅相出力端子９からパルスが出力
される。回路構成例としてはモトローラ社製のＰＬＬＩ
ＣであるＭＣ４０４４などで用いられている論理回路で
実現できる。
【００１３】以下、本発明の実施例を示す位相比較装置
の動作について説明する。この実施例ではクロックの立
ち上がりエッジと、ＮＲＺ信号の立ち上がりエッジ及び
立ち下がりとの位相を比較するものである。図４にその
動作タイミングチャートを示し、それに基づき、以下に
動作を説明する。
の動作について説明する。この実施例ではクロックの立
ち上がりエッジと、ＮＲＺ信号の立ち上がりエッジ及び
立ち下がりとの位相を比較するものである。図４にその
動作タイミングチャートを示し、それに基づき、以下に
動作を説明する。
【００１４】図４（ａ）はクロック信号（入力端子１に
印加）、図４（ｂ）は第１のエッジ検出回路３の出力信
号（出力端子１３に印加）、図４（ｃ）はＮＺＲ信号
（入力端子２に印加）、図４（ｄ）は位相比較回路７の
第２の入力信号（入力端子１１に印加）、図４（ｅ）は
パルス発生回路４の出力信号（出力端子１４に印加）、
図４（ｆ）は位相比較回路７の第１の入力信号（入力端
子１０に印加）、図４（ｇ）は進相出力（出力端子８に
印加）、図４（ｈ）は遅相出力（出力端子９に印加）を
それぞれ示している。
印加）、図４（ｂ）は第１のエッジ検出回路３の出力信
号（出力端子１３に印加）、図４（ｃ）はＮＺＲ信号
（入力端子２に印加）、図４（ｄ）は位相比較回路７の
第２の入力信号（入力端子１１に印加）、図４（ｅ）は
パルス発生回路４の出力信号（出力端子１４に印加）、
図４（ｆ）は位相比較回路７の第１の入力信号（入力端
子１０に印加）、図４（ｇ）は進相出力（出力端子８に
印加）、図４（ｈ）は遅相出力（出力端子９に印加）を
それぞれ示している。
【００１５】すなわち、クロック信号〔図４（ａ）〕が
第１のエッジ検出回路３に入力されると、第１のエッジ
検出回路３からは、そのクロック信号の立ち上がりエッ
ジが検出され、それに応じてエッジパルス〔図４
（ｂ）〕が出力される。一方、ＮＺＲ信号〔図４
（ｃ）〕が第２のエッジ検出回路５に入力されると、第
１のエッジ検出回路３同様に、そのＮＺＲ信号の立ち上
がりエッジが検出され、それに応じてエッジパルスが出
力され、更に、遅延回路１２で時間ｔ1 だけ遅れた信号
〔図４（ｄ）〕を、位相比較回路７に第２の入力信号と
して入力する。
第１のエッジ検出回路３に入力されると、第１のエッジ
検出回路３からは、そのクロック信号の立ち上がりエッ
ジが検出され、それに応じてエッジパルス〔図４
（ｂ）〕が出力される。一方、ＮＺＲ信号〔図４
（ｃ）〕が第２のエッジ検出回路５に入力されると、第
１のエッジ検出回路３同様に、そのＮＺＲ信号の立ち上
がりエッジが検出され、それに応じてエッジパルスが出
力され、更に、遅延回路１２で時間ｔ1 だけ遅れた信号
〔図４（ｄ）〕を、位相比較回路７に第２の入力信号と
して入力する。
【００１６】また、ＮＺＲ信号がパルス発生回路４に入
力されると、そのＮＺＲ信号の立ち上がり及び立ち下が
りで立ち上がる一定幅のパルス〔図４（ｅ）〕が出力さ
れる。そのパルス〔図４（ｅ）〕とエッジパルス〔図４
（ｂ）〕の論理積をＡＮＤゲート６でとり、そのＡＮＤ
ゲート６の出力を位相比較回路７に第１の入力信号〔図
４（ｆ）〕として入力する。
力されると、そのＮＺＲ信号の立ち上がり及び立ち下が
りで立ち上がる一定幅のパルス〔図４（ｅ）〕が出力さ
れる。そのパルス〔図４（ｅ）〕とエッジパルス〔図４
（ｂ）〕の論理積をＡＮＤゲート６でとり、そのＡＮＤ
ゲート６の出力を位相比較回路７に第１の入力信号〔図
４（ｆ）〕として入力する。
【００１７】そこで、第１の入力信号〔図４（ｆ）〕と
第２の入力信号〔図４（ｄ）〕を位相比較回路７で比較
することにより、進相出力端子８に進相出力〔図４
（ｇ）〕が、遅相出力端子９に遅相出力〔図４（ｈ）〕
が出力される。このように、ＮＲＺ信号がＮＲＺ信号入
力端子２から入力されると、パルス発生回路４により立
ち上がりエッジと立ち下がりエッジに対応して、パルス
発生回路４の出力端子１４にクロック周期程度の幅を持
つパルスが出力される。さらに、第２のエッジ検出回路
５と遅延回路１２により立ち上がりエッジと立ち下がり
エッジに対応して、短パルスが第２の位相比較入力端子
１１に出力される。クロックはクロック入力端子１から
第１のエッジ検出回路３により立ち上がりに対応する短
パルスが第１のエッジ検出回路３の出力端子１３に出力
され、ＡＮＤゲート６により特定の短パルスが選択さ
れ、第１の位相比較入力端子１０に出力される。位相比
較回路７により第２の位相比較入力端子１１と第１の位
相比較入力端子１０の位相を比較した結果が進相出力端
子８と遅相出力端子９に出力される。
第２の入力信号〔図４（ｄ）〕を位相比較回路７で比較
することにより、進相出力端子８に進相出力〔図４
（ｇ）〕が、遅相出力端子９に遅相出力〔図４（ｈ）〕
が出力される。このように、ＮＲＺ信号がＮＲＺ信号入
力端子２から入力されると、パルス発生回路４により立
ち上がりエッジと立ち下がりエッジに対応して、パルス
発生回路４の出力端子１４にクロック周期程度の幅を持
つパルスが出力される。さらに、第２のエッジ検出回路
５と遅延回路１２により立ち上がりエッジと立ち下がり
エッジに対応して、短パルスが第２の位相比較入力端子
１１に出力される。クロックはクロック入力端子１から
第１のエッジ検出回路３により立ち上がりに対応する短
パルスが第１のエッジ検出回路３の出力端子１３に出力
され、ＡＮＤゲート６により特定の短パルスが選択さ
れ、第１の位相比較入力端子１０に出力される。位相比
較回路７により第２の位相比較入力端子１１と第１の位
相比較入力端子１０の位相を比較した結果が進相出力端
子８と遅相出力端子９に出力される。
【００１８】このようにＮＲＺ信号の立ち上がりエッジ
や立ち下がりエッジとクロックの立ち上がりエッジとの
位相比較された結果がパルスの形で得られる。図６は本
発明の第２実施例を示す位相比較装置のブロック図であ
る。第１実施例との相違点は、入力側にクロック信号と
ＲＺ信号を入力する。つまり、クロック信号はクロック
入力端子１から第１のエッジ検出回路３に入力され、Ｒ
Ｚ信号はＲＺ信号入力端子４１からパルス発生回路４
と、第２のエッジ検出回路４２に入力される。ここで、
第２のエッジ検出回路４２としては、立ち上がりのみの
パルスを出す回路、例えば、図２に示す回路を用いる。
や立ち下がりエッジとクロックの立ち上がりエッジとの
位相比較された結果がパルスの形で得られる。図６は本
発明の第２実施例を示す位相比較装置のブロック図であ
る。第１実施例との相違点は、入力側にクロック信号と
ＲＺ信号を入力する。つまり、クロック信号はクロック
入力端子１から第１のエッジ検出回路３に入力され、Ｒ
Ｚ信号はＲＺ信号入力端子４１からパルス発生回路４
と、第２のエッジ検出回路４２に入力される。ここで、
第２のエッジ検出回路４２としては、立ち上がりのみの
パルスを出す回路、例えば、図２に示す回路を用いる。
【００１９】以降は、第１実施例と同様に、パルス発生
回路４の出力と第１のエッジ検出回路３の出力をＡＮＤ
ゲート６に入力し、このＡＮＤゲート６の出力を位相比
較回路７の第１の位相比較入力端子１０に入力し、第２
のエッジ検出回路４２の出力を遅延回路１２を介し、位
相比較回路７の第２の位相比較入力端子１１に入力し、
位相比較回路７の進相出力端子８には進相出力を、遅相
出力端子９には遅相出力を位相比較結果として出力する
ようにしている。
回路４の出力と第１のエッジ検出回路３の出力をＡＮＤ
ゲート６に入力し、このＡＮＤゲート６の出力を位相比
較回路７の第１の位相比較入力端子１０に入力し、第２
のエッジ検出回路４２の出力を遅延回路１２を介し、位
相比較回路７の第２の位相比較入力端子１１に入力し、
位相比較回路７の進相出力端子８には進相出力を、遅相
出力端子９には遅相出力を位相比較結果として出力する
ようにしている。
【００２０】図７にその動作タイミングチャートを示
し、それに基づき、以下に動作を説明する。図７（ａ）
はクロック信号（入力端子１に印加）、図７（ｂ）は第
１のエッジ検出回路３の出力信号（出力端子１３に印
加）、図７（ｃ）はＺＲ信号（入力端子４１に印加）、
図７（ｄ）は位相比較回路７の第２の入力信号（入力端
子１１に印加）、図７（ｅ）はパルス発生回路４の出力
信号（出力端子１４に印加）、図７（ｆ）は位相比較回
路７の第１の入力信号（入力端子１０に印加）、図７
（ｇ）は進相出力（出力端子８に印加）、図７（ｈ）は
遅相出力（出力端子９に印加）をそれぞれ示している。
し、それに基づき、以下に動作を説明する。図７（ａ）
はクロック信号（入力端子１に印加）、図７（ｂ）は第
１のエッジ検出回路３の出力信号（出力端子１３に印
加）、図７（ｃ）はＺＲ信号（入力端子４１に印加）、
図７（ｄ）は位相比較回路７の第２の入力信号（入力端
子１１に印加）、図７（ｅ）はパルス発生回路４の出力
信号（出力端子１４に印加）、図７（ｆ）は位相比較回
路７の第１の入力信号（入力端子１０に印加）、図７
（ｇ）は進相出力（出力端子８に印加）、図７（ｈ）は
遅相出力（出力端子９に印加）をそれぞれ示している。
【００２１】すなわち、クロック信号〔図７（ａ）〕が
第１のエッジ検出回路３に入力されると、第１のエッジ
検出回路３からは、そのクロック信号の立ち上がりエッ
ジが検出され、それに応じてエッジパルス〔図７
（ｂ）〕が出力される。一方、ＺＲ信号〔図７（ｃ）〕
が第２のエッジ検出回路４２に入力されると、第１のエ
ッジ検出回路３同様に、そのＺＲ信号の立ち上がりエッ
ジが検出され、それに応じてエッジパルスが出力され、
更に、遅延回路１２で時間ｔ1 だけ遅れた信号〔図７
（ｄ）〕を、位相比較回路７に第２の入力信号として入
力する。
第１のエッジ検出回路３に入力されると、第１のエッジ
検出回路３からは、そのクロック信号の立ち上がりエッ
ジが検出され、それに応じてエッジパルス〔図７
（ｂ）〕が出力される。一方、ＺＲ信号〔図７（ｃ）〕
が第２のエッジ検出回路４２に入力されると、第１のエ
ッジ検出回路３同様に、そのＺＲ信号の立ち上がりエッ
ジが検出され、それに応じてエッジパルスが出力され、
更に、遅延回路１２で時間ｔ1 だけ遅れた信号〔図７
（ｄ）〕を、位相比較回路７に第２の入力信号として入
力する。
【００２２】また、ＺＲ信号がパルス発生回路４に入力
されると、そのＺＲ信号の立ち上がり及び立ち下がりで
立ち上がる一定幅のパルス〔図７（ｅ）〕が出力され
る。そのパルス〔図７（ｅ）〕とエッジパルス〔図７
（ｂ）〕の論理積をＡＮＤゲート６でとり、そのＡＮＤ
ゲート６の出力を位相比較回路７に第１の入力信号〔図
７（ｆ）〕として入力する。
されると、そのＺＲ信号の立ち上がり及び立ち下がりで
立ち上がる一定幅のパルス〔図７（ｅ）〕が出力され
る。そのパルス〔図７（ｅ）〕とエッジパルス〔図７
（ｂ）〕の論理積をＡＮＤゲート６でとり、そのＡＮＤ
ゲート６の出力を位相比較回路７に第１の入力信号〔図
７（ｆ）〕として入力する。
【００２３】そこで、第１の入力信号〔図７（ｆ）〕と
第２の入力信号〔図７（ｄ）〕を位相比較回路７で比較
することにより、進相出力端子８に進相出力〔図７
（ｇ）〕が、遅相出力端子９に遅相出力〔図７（ｈ）〕
が出力される。また、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づき種々の変形が可能
であり、それらを本発明の範囲から排除するものではな
い。
第２の入力信号〔図７（ｄ）〕を位相比較回路７で比較
することにより、進相出力端子８に進相出力〔図７
（ｇ）〕が、遅相出力端子９に遅相出力〔図７（ｈ）〕
が出力される。また、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づき種々の変形が可能
であり、それらを本発明の範囲から排除するものではな
い。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＮＲＺ信号又はＲＺ信号のエッジに対応するク
ロック周期程度のパルスを発生させ、そのパルスの間に
入るクロックエッジを抽出し、それとＮＲＺ信号又はＲ
Ｚ信号のエッジとを位相比較することにより、ＰＬＬ用
の位相比較装置として用いることができる。
よれば、ＮＲＺ信号又はＲＺ信号のエッジに対応するク
ロック周期程度のパルスを発生させ、そのパルスの間に
入るクロックエッジを抽出し、それとＮＲＺ信号又はＲ
Ｚ信号のエッジとを位相比較することにより、ＰＬＬ用
の位相比較装置として用いることができる。
【図１】本発明の第１実施例を示す位相比較装置のブロ
ック図である。
ック図である。
【図２】図１における第１のエッジ検出回路の一例を示
す回路図である。
す回路図である。
【図３】図１における第２のエッジ検出回路の一例を示
す回路図である。
す回路図である。
【図４】本発明の第１実施例を示す位相比較装置の動作
タイミングチャートである。
タイミングチャートである。
【図５】従来のＥＸ−ＯＲ形位相比較器の回路図であ
る。
る。
【図６】本発明の第２実施例を示す位相比較装置のブロ
ック図である。
ック図である。
【図７】本発明の第２実施例を示す位相比較装置の動作
タイミングチャートである。
タイミングチャートである。
１ クロック入力端子 ２ ＮＲＺ信号入力端子 ３ 第１のエッジ検出回路 ４ パルス発生回路 ５ 第２のエッジ検出回路 ６，２３ ＡＮＤゲート ７ 位相比較回路 ８ 進相出力端子 ９ 遅相出力端子 １０ 第１の位相比較入力端子 １１ 第２の位相比較入力端子 １２ 遅延回路 １３ 第１のエッジ検出回路３の出力端子 １４ パルス発生回路４の出力端子 ２１，３１ 入力端子 ２２，３２ 奇数段のインバータチェーン ２４，３４ 出力端子 ３３ ＥＸ−ＮＯＲゲート ４１ ＲＺ信号入力端子 ４２ 第２のエッジ検出回路
Claims (2)
- 【請求項１】 ２つの信号の位相差を比較する装置にお
いて、 第１の入力信号の立ち上がりもしくは立ち下がりエッジ
を検出し、それに応じてエッジパルスを出力する第１の
エッジ検出回路に第１の入力信号を入力し、第２の入力
信号の立ち上がりもしくは立ち下がりに応じて一定の幅
のパルスを発生するパルス発生回路に第２の入力信号を
入力し、前記第２の入力信号の立ち上がりもしくは立ち
下がりエッジを検出し、それに応じてエッジパルスを出
力する第２のエッジ検出回路に前記第２の入力信号を入
力し、前記第１のエッジ検出回路から出力されるエッジ
パルスを前記パルス発生回路から出力されるパルスと論
理積をとり、位相比較器の第１の比較入力端子に入力
し、前記第１のエッジ検出回路から出力されるエッジパ
ルスを遅延回路を介し、前記位相比較器の第２の比較入
力端子に入力し、前記位相比較器の出力を位相比較出力
とするようにしたことを特徴とする位相比較装置。 - 【請求項２】 請求項１記載の位相比較装置において、
前記パルス発生回路と前記第２のエッジ検出回路が入力
信号の立ち上がり及び立ち下がりで動作する構成とした
ことを特徴とする位相比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275816A JPH09121155A (ja) | 1995-10-24 | 1995-10-24 | 位相比較装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7275816A JPH09121155A (ja) | 1995-10-24 | 1995-10-24 | 位相比較装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121155A true JPH09121155A (ja) | 1997-05-06 |
Family
ID=17560830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7275816A Withdrawn JPH09121155A (ja) | 1995-10-24 | 1995-10-24 | 位相比較装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09121155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756822B1 (en) * | 2002-10-31 | 2004-06-29 | Xilinx, Inc. | Phase detector employing asynchronous level-mode sequential circuitry |
| JP2016116060A (ja) * | 2014-12-15 | 2016-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1995
- 1995-10-24 JP JP7275816A patent/JPH09121155A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756822B1 (en) * | 2002-10-31 | 2004-06-29 | Xilinx, Inc. | Phase detector employing asynchronous level-mode sequential circuitry |
| JP2016116060A (ja) * | 2014-12-15 | 2016-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10097189B2 (en) | 2014-12-15 | 2018-10-09 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |