JP2010061779A

JP2010061779A - 半導体メモリ装置のドメインクロシング回路

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Publication number: JP2010061779A
Application number: JP2009080470A
Authority: JP
Inventors: Hae Rang Choi; ▲海▼ ▲郎▼ 崔; Yong-Ju Kim; 龍珠金; Sung Woo Han; 成宇韓; Hee-Woong Song; 喜雄宋; ▲益▼ 秀 ▲呉▼; Ic-Su Oh; Hyung-Soo Kim; 亨洙金; 泰鎭 ▲黄▼; Tae-Jin Hwang; Ji Wang Lee; 智王李; Jae Min Jang; 在旻張; Chang Keun Park; 昌根朴
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2008-09-05
Filing date: 2009-03-27
Publication date: 2010-03-18
Also published as: US8099620B2; US20100064163A1; KR100925393B1

Abstract

【課題】本発明は、半導体メモリ装置のドメインクロシング回路を提供する。
【解決手段】本発明のドメインクロシング回路は、内部クロックを受信して互いに異なる初期値から順次それぞれカウントすることで、第１及び第２のカウント信号を提供する比較信号提供部；及び、外部クロックに同期された入力データに応じて前記第２のカウント信号の出力信号を用いて、前記入力データに対応する出力データを提供するデータ処理部を含み、前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生する。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のドメインクロシング回路(Domain Crossing Circuit)に関する。

一般に、同期式半導体メモリ装置は、クロックに同期されて動作を行う。このとき、外部クロック信号に同期された命令信号及びデータを内部回路でよく動作するように内部クロック信号に同期させたり、内部クロック信号に同期された内部信号を外部クロックに同期させる必要がある（例えば、特許文献１）。これを内部クロック領域及び外部クロック領域間の領域転換といい、通常ドメインクロシングであると称する。

図１は、従来技術によるドメインクロシング回路のブロック図である。
従来技術によるドメインクロシング回路は、外部クロック信号(ＣＬＫ＿Ｃ)を内部クロック信号(ＣＬＫ＿Ｂ)ドメインに変換する回路である。すなわち、入力データ信号(ＩＮ)の出力基準となる基準クロックを、外部クロック(ＣＬＫ＿Ｃ)の代わりにＤＬＬ回路部(図示せず)から生成された内部クロック(ＣＬＫ＿Ｂ)に変換させるが、所定のレイテンシに符合される時に出力データ信号(ＯＵＴ)を提供する。

図１を参照すれば、ドメインクロシング回路は、第１のカウンタ１０、レプリカ２０、第２のカウンタ３０、入力信号受信部４０、ラッチ部５０及び比較部６０を含む。

このようなドメインクロシング回路は、第１のカウンタ１０及び第２のカウンタ３０の出力されるカウント信号の算術的差を同一に維持するものとしてレイテンシを具現できる。

具体的に、第１のカウンタ１０は、初期値(Ｓ＜０：ｎ＞；initial value)を受信して、初期値(Ｓ＜０：ｎ＞)から順次内部クロック(ＣＬＫ＿Ａ)の立上がりエッジ毎にカウントして、(ｎ＋１)ビットの第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)を出力する。

内部クロック(ＣＬＫ＿Ａ)は、リプリカ２０を経由して所定の遅延された内部クロック(ＣＬＫ＿Ｂ)となる。よって、第２のカウンタ３０は、リセット信号(ＲＥＳＥＴ)により、遅延された内部クロック(ＣＬＫ＿Ｂ)の立上がりエッジ毎にトリガされて順次カウントすることで、(ｎ＋１)ビットの第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ＞)を出力する。ここで、内部クロック(ＣＬＫ＿Ａ)及び遅延された内部クロック(ＣＬＫ＿Ｂ)は、ＤＬＬ回路部から生成されたクロックとして例示する。但し、リプリカ２０は、遅延された内部クロック(ＣＬＫ＿Ｂ)が外部クロック(ＣＬＫ＿Ｃ)の位相と一致させるために、遅延時間を考慮するように具備したものである。したがって、リプリカ２０は、内部クロック(ＣＬＫ＿Ａ)を所定遅延させることで、遅延された内部クロック(ＣＬＫ＿Ｂ)を遅延時間が補償されて外部クロック(ＣＬＫ＿Ｃ)と位相が一致するクロックとして提供できる。

前述したように、第１のカウンタ１０及び第２のカウンタ３０は、以後に定義されるレイテンシとも一致するように所定のクロック間隔を維持して、それぞれのビット信号をカウントする。すなわち、第１及び第２のカウンタ１０、３０が全部３ビットカウンタであるとすれば、第１のカウンタ１０は初期値(Ｓ＜０：ｎ＞)からカウントするが、例えば初期値(Ｓ＜０：ｎ＞)が“１００”であれば、“１００”から順次カウントし、第２のカウンタ２０はリセット信号(ＲＥＳＥＴ)を受信した後、常に“０００”からカウントする。これにより、リセット信号(ＲＥＳＥＴ)の活性化後の第１及び第２のカウンタ１０、３０の出力ビットの算術的差が一定に維持されることで、半導体メモリ装置のレイテンシを具現できる。勿論、半導体メモリ装置で要求されるレイテンシにより、第１のカウンタ１０の初期値(Ｓ＜０：ｎ＞)は変化し得る。

次に、入力信号受信部４０は、入力データ信号(ＩＮ)を外部クロック(ＣＬＫ＿Ｃ)の立上がりエッジに同期させてラッチ信号(ＬＡＴＣＨ)として提供する。

ラッチ部５０は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジに、第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ＞)をトリガしてラッチする。このようなラッチ部５０は、立上がりエッジにトリガされるフリップフロップを利用すれば可能である。

よって、比較部６０は、比較イネーブル信号(ＣＭＰ＿ＥＮ)が活性化されると、ラッチ部５０にラッチされていたラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)と、第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)とを比較して一致すれば、ハイレバルの出力データ信号(ＯＵＴ)を提供する。

詳細に説明すれば、ラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジにトリガされて、変化することなく継続的にラッチされる信号である。また、第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)は、継続的にカウントされる信号である。したがって、これらの比較対象の両信号が一致するタイミングは、半導体メモリ装置で要求されるレイテンシ情報と一致し、これにより、入力データ信号(ＩＮ)から所定のレイテンシ後に出力データ信号(ＯＵＴ)を提供できる。

このとき、リプリカ２０は、多数の直列に連結しているインバータチェーンである。よって、内部クロック(ＣＬＫ＿Ａ)の異常なパルスが発生した場合、第１のカウンタ１０は瞬間的なパルスにも応答してカウント動作を行う。しかしながら、このような異常なパルスの内部クロック(ＣＬＫ＿Ａ)がリプリカ２０を経由すれば、インバータチェーンのＲＣ成分がＬＰＦ(Low Pass Filter)のように動作して、電圧のノイズを減少させることができる。したがって、第２のカウンタ２０は異常なパルス信号を認識できない。

前述したように、第１のカウンタ１０及び第２のカウンタ２０は、同じクロック間隔を維持して、要求されるレイテンシに適しているようにカウントする。しかしながら、異常なパルス信号により、第１及び第２のカウンタ１０、２０のカウント回数が一つのクロック差(１ｔＣＫ)を発生させることで、以後のラッチ及び比較動作を行っても、要求されるレイテンシとは差が発生するという問題点がある。

特開平６−２０３５５３

本発明の目的は、異常な内部クロックパルスにもレイテンシを維持する半導体メモリ装置のドメインクロシング回路を提供することにある。

本発明の技術的課題を達成するために、本発明の一実施例によるドメインクロシング回路は、内部クロックを受信して互いに異なる初期値から順次それぞれカウントすることで、第１及び第２のカウント信号を提供する比較信号提供部；及び、外部クロックに同期された入力データに応じて前記第２のカウント信号の出力信号を用いて、前記入力データに対応する出力データを提供するデータ処理部を含み、前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生する。

本発明の他の実施例によるドメインクロシング回路は、内部クロックを受信して第１の初期値からカウントすることで、第１のカウント信号を提供する第１のカウンタ；前記内部クロックを受信して第２の初期値からカウントすることで、第２のカウント信号を提供するターゲットカウンタブロック；外部クロックに同期された入力データを受信して、比較用データ情報として前記第２のカウント信号をラッチする制御部；及び、前記制御部の出力信号と第１のカウント信号とを比較した結果により、前記内部クロックに同期された出力データを提供する比較部を含む。

本発明のまた他の実施例によるドメインクロシング回路は、内部クロックを受信して駆動されるカウンタの出力信号を用いて、第１及び第２のカウント信号を提供する比較信号提供部；及び、外部クロックに同期された入力データを受信して、前記第１及び第２のカウント信号を比較して一致するタイミングに応じて出力データを提供するデータ処理部を含み、前記第２のカウント信号は、前記第１のカウント信号の最下位ビットを用いて加算を行うことにより提供される。

本発明のまた他の実施例によるドメインクロシング回路は、内部クロックに応じて、内部クロックドメイン用ソース信号である第１のカウント信号と、前記第１のカウント信号の最下位ビットを用いて加算を行うことにより提供される内部クロックドメイン用ターゲット信号である第２のカウント信号とを提供する比較信号提供部；及び、外部クロックを基準として受信された外部クロックドメイン用入力データを、前記第１及び第２のカウント信号を用いて、内部クロックドメイン信号に変換された出力データとして提供するデータ処理部を含み、前記出力データは、前記第２のカウント信号の出力タイミングを基準として出力される。

本発明の一実施例によれば、外部クロックに同期されたデータをドメインクロシングして出力データを提供する際、内部クロックの瞬間的な変化にも一定なレイテンシを維持して、入力データに対応する出力データを提供できる。

従来技術による半導体メモリ装置のドメインクロシング回路のブロック図である。本発明の一実施例による半導体メモリ装置のドメインクロシング回路のブロック図である。図２に示すリプリカブロックのブロック図である。図２に示す比較イネーブル信号を生成する比較イネーブル信号生成部の回路図である。従来技術によるドメインクロシング回路の動作波形を示すタイミング図である。本発明の一実施例によるドメインクロシング回路の動作波形を示すタイミング図である。本発明の他の実施例による半導体メモリ装置のドメインクロシング回路のブロック図である。図７に示す加算器ブロックのブロック図である。図８に示す加算器ブロックの動作波形を示すタイミング図である。図７に示すドメインクロシング回路の動作波形を示すタイミング図である。

以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２は、本発明の一実施例によるドメインクロシング回路のブロック図である。図３は、図２に示すリプリカブロック３００のブロック図である。

図２及び図３を参照すれば、ドメインクロシング回路は、第１の比較信号提供部４００及びデータ処理部８００を含む。

第１の比較信号提供部４００は、ソースカウンタである第１のカウンタ１００及びターゲットカウンタブロック３５０を含む。

データ処理部８００は、入力信号受信部５００、ラッチ部６００及び比較部７００を含む。

本発明の一実施例によるドメインクロシング回路１は、同じソースクロック信号、すなわち内部クロック(ＣＬＫ＿Ａ)を用いることで、内部クロック(ＣＬＫ＿Ａ)の変化に第１及び第２のカウンタ１００、２００が同一に応じるようにする。

具体的に、第１のカウンタ１００は、初期値(Ｓ＜０：ｎ＞;initial value)を受信して、内部クロック(ＣＬＫ＿Ａ)の立上がりエッジ毎に初期値(Ｓ＜０：ｎ＞)から順次カウントすることで、(ｎ＋１)ビットの第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)を出力する。第１のカウンタ１００は、外部クロック(ＣＬＫ＿Ｃ)を同期させる基準となるソースクロックである内部クロック(ＣＬＫ＿Ａ)に応じて駆動される。

本発明の一実施例によるターゲットカウンタブロック３５０は、第２のカウンタ２００及びリプリカブロック３００を含む。

まず、第２のカウンタ２００は、リセット信号(ＲＥＳＥＴ)を受信すれば、内部クロック(ＣＬＫ＿Ａ)の立上がりエッジ毎にトリガされて順次カウントすることで、(ｎ＋１)ビットの臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０：ｎ＞)を出力する。したがって、第２のカウンタ２００は、第１のカウンタ１００と同じクロック信号である内部クロック(ＣＬＫ＿Ａ)に応じてカウントすることで、第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)と同じ周期の臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０ｎ＞)を提供できる。但し、第１及び第２のカウンタ１００、２００の差異点は、カウントを開始する初期値が互いに異なることにある。詳細に説明すれば、第１のカウンタ１００は、与えられた初期値(Ｓ＜０：ｎ＞)からカウントを開始し、第２のカウンタ２００は、常に“０００”からカウントを開始する。勿論、第１及び第２のカウンタ１００、２００は、同じビット数をカウントするように具備される。

このように、本発明の一実施例によれば、第１のカウンタ１００及び第２のカウンタ２００は、従来とは異なり、同じクロック信号、すなわち内部クロック(ＣＬＫ＿Ａ)を用いる。よって、内部クロック(ＣＬＫ＿Ａ)が瞬間的な異常なパルスを形成しても、第１のカウンタ１００及び第２のカウンタ２００は、異常なパルスに応じてカウントを行う。すなわち、内部クロック(ＣＬＫ＿Ａ)の変化を第１及び第２のカウンタ１００、２００が全部反映することで、両方のカウンタ１００、２００の出力信号は、一定なクロック差を維持できる。

一方、内部クロック(ＣＬＫ＿Ａ)は、ＤＬＬ回路部から生成されたクロックとして例示する。よって、以後、ドメイン変換が適用された内部用ターゲット信号に対し、外部クロック(ＣＬＫ＿Ｃ)との位相の一致を補正しなければならない。すなわち、内部クロック(ＣＬＫ＿Ａ)と外部クロック(ＣＬＫ＿Ｃ)との所定の遅延時間差を補償することが要求される。

よって、リプリカブロック３００は、臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０：ｎ＞)を受信して、所定の時間遅延させて第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ＞)を提供する。

すなわち、リプリカブロック３００は、外部クロック(ＣＬＫ＿Ｃ)と、ＤＬＬ回路部から生成された内部クロック(ＣＬＫ＿Ａ)との遅延時間差を補償するように、臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０：ｎ＞)から所定遅延させた遅延された第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ＞)を提供できる。ここで、リプリカブロック３００は、臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０：ｎ＞)のそれぞれのビット信号毎に対応しなければならないため、ビット数に対応する同数のリプリカを備える。図３に示すように、３ビットの臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０：２＞)にそれぞれ対応する第１〜第３のリプリカ３１０〜３３０を含む。これにより、第１のリプリカ３１０は、第１の臨時カウントビット(ＣＯＵＮＴ＿Ｂ＜０＞)を外部クロック(ＣＬＫ＿Ｃ)の位相と一致するように所定時間遅延させて、最初の第２のカウントビット(ＣＮＴ＿Ｂ＜０＞)を提供する。以下、第２及び第３のリプリカ３２０、３３０の説明も同様であるため、重複する説明は省略する。

また、図２を参照すれば、制御部６５０は、入力信号受信部５００及びラッチ部６００を含む。

制御部６５０は、外部クロック(ＣＬＫ＿Ｃ)に同期して入力データ信号(ＩＮ)が受信される時、ターゲットカウンタブロック３５０の出力信号をラッチする。

入力信号受信部５００は、入力データ信号(ＩＮ)を外部クロック(ＣＬＫ＿Ｃ）の立上がりエッジに同期させて、ラッチ信号(ＬＡＴＣＨ)として提供する。説明の便宜上、入力データ信号(ＩＮ)は純粋な入力データとして例示するが、入力時点から出力時点間にレイテンシが要求される信号であれば、入力データ信号(ＩＮ)として可能である。例えば、出力イネーブル信号も可能である。このような入力データ信号(ＩＮ)は、比較部７００を制御する制御信号になり得る。

以後、詳細に説明するが、このような入力データ信号(ＩＮ)は、比較部７００を制御する比較イネーブル信号(ＣＭＰ＿ＥＮ)を生成するのにも関連した信号である。よって、入力データ信号(ＩＮ)がハイレバルに活性化される時点からレイテンシ情報出力のための比較動作が行われる。入力信号受信部５００は、Ｄフリップフロップとして例示する。Ｄフリップフロップは、当業者であれば理解できる回路部なので、その説明を省略する。

ラッチ部６００は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジに、第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ＞)をトリガしてラッチする。具体的に説明すれば、ラッチ部６００は、ラッチ信号(ＬＡＴＣＨ)が活性化されるタイミングに受信される第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ＞)をトリガして、ラッチカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)としてラッチする。ラッチカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)は、比較対象になる任意のデータを意味する。このようなラッチ部６００は、立上がりエッジにトリガされるＤフリップフロップを利用すれば可能である。

比較部７００は、比較イネーブル信号(ＣＭＰ＿ＥＮ)が活性化されると、ラッチ部６００にラッチされていたラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)と、継続的にカウントされている第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)とを比較して一致すれば、ハイレバルの出力データ信号(ＯＵＴ)を提供する。

本発明の一実施例による比較イネーブル信号(ＣＭＰ＿ＥＮ)は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジにトリガされて活性化されていて、出力データ信号(ＯＵＴ)の立下りエッジにトリガされて非活性化される。ラッチ信号(ＬＡＴＣＨ)及び出力データ信号(ＯＵＴ)を用いて、比較イネーブル信号(ＣＭＰ＿ＥＮ)を生成するのについては後述する。これにより、比較部７００は、比較イネーブル信号(ＣＭＰ＿ＥＮ)が活性化される間、変化しないラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)と、変化する第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)とを継続的に比較して、これらの両信号が一致すれば出力データ信号(ＯＵＴ)を提供する。

前述したように、第１のカウンタ１００及び第２のカウンタ２００は、同じビット組合せを基準として一定なクロック差を維持して動作する。このクロック差は、所定のレイテンシと一致する。換言すれば、ラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)は、入力データ信号(ＩＮ)から起源するので、入力データ信号(ＩＮ)及び出力データ信号(ＯＵＴ)間のレイテンシは、ラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ＞)と第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)とが一致するタイミングにより決定される。勿論、第２のカウンタ２００の出力信号は、リプリカブロック３００を経由して、内部クロック(ＣＬＫ＿Ａ)及び外部クロック(ＣＬＫ＿Ｃ)の遅延時間差を補償する。

よって、本発明の一実施例によるドメインクロシング回路１は、異常なパルス信号が発生しても、同じソースクロックである内部クロック(ＣＬＫ＿Ａ)に第１及び第２のカウンタ１００、２００を全部駆動させることで、同じビット組合せによる一定なクロック差を維持できる。これにより、半導体メモリ装置で要求されるレイテンシを満足させ、入力データ信号(ＩＮ)から所定のレイテンシ後に出力データ信号(ＯＵＴ)が提供される。

図４は、図２に示す比較イネーブル信号(ＣＭＰ＿ＥＮ)を生成する比較イネーブル信号発生部９００の回路図である。

図４を参照すれば、比較イネーブル信号発生部９００は、インバータ(ＩＮＶ)、オアゲート(ＯＲ)及びラッチユニット９１０を含む。

インバータ(ＩＮＶ)は、タイミング出力データ信号(ＯＵＴ)を反転して、オアゲート(ＯＲ)に提供する。

オアゲート(ＯＲ)は、ラッチ信号(ＬＡＴＣＨ)及びインバータ(ＩＮＶ)の出力信号をオア(ＯＲ)演算する。

ラッチユニット９１０は、Ｄフリップフロップとして例示する。よって、ラッチユニット９１０は、ラッチ信号(ＬＡＴＣＨ)及びインバータ(ＩＮＶ)の出力信号のハイレバルに応じて入力データ信号(ＩＮ)をラッチする。詳細に説明すれば、ラッチユニット９１０は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジにトリガされて活性化すれば、入力データ信号(ＩＮ)をラッチする。以後、第１及び第２のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞、ＣＮＴ＿Ｂ＜０：ｎ＞)が同位相となる時点での活性化された出力データ信号(ＯＵＴ)の反転レベル、すなわち立下りエッジにトリガされて非活性化された入力データ信号(ＩＮ)をラッチする。

これにより、本発明の一実施例による比較イネーブル信号発生部９００は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジにトリガされて活性化されていて、タイミング出力データ信号(ＯＵＴ）の立下りエッジにトリガされて非活性化される比較イネーブル信号(ＣＭＰ＿ＥＮ)を提供できる。一方、前述したように、比較部(図２の８００を参照)の動作は、入力データ信号(ＩＮ)から応じたラッチ信号(ＬＡＴＣＨ)を用いることで、入力データ信号(ＩＮ)が発生した時だけ比較動作を開始する。また、出力データ信号(ＯＵＴ)を用いて非活性化させるので、出力データ信号(ＯＵＴ)により比較部(図２の８００参照)の比較動作を終了させることができる。よって、本発明の一実施例によれば、必要な場合だけに比較動作を行うことで、電力消耗の低減を図ることができる。

図５は、従来技術によるドメインクロシング回路の動作波形を示すタイミング図である。
図１及び図５を参照して、レイテンシ２(２ｔＣＫ)を満足させるために、第１のカウンタ１０の初期値(Ｓ＜０：ｎ＞)を“１００”に提供した場合を説明する。

したがって、第１のカウンタ１０は“１００”からカウントを行う。以後、内部クロック(ＣＬＫ＿Ａ)の異常なパルス(?)が発生した場合にも、第１のカウンタ１０は応答して次のカウントを順次進行する。

しかしながら、ソースクロックである内部クロック(ＣＬＫ＿Ａ)がリプリカ２０を経由して、遅延された内部クロック(ＣＬＫ＿Ｂ)が生成され、リプリカ２０により異常なパルス(?)はノイズが減少する。このとき、第２のカウンタ３０はリセット信号(ＲＥＳＥＴ)に応じて“０００”からカウントを行うが、認識できない程度で電圧レベルが低いノイズは減少されたパルス(?)に応答しない。換言すれば、第１のカウンタ１０がカウントする場合及び第２のカウンタ３０がカウントする場合、１クロック周期差、すなわち１ｔＣＫ誤差が発生することを意味する。

これにより、入力データ信号(ＩＮ)により第２のカウンタ３０の出力ビット信号“０１０”をラッチし、第１のカウンタ１０の出力ビットと比較して、両方の比較結果が一致するタイミングに出力データ信号(ＯＵＴ)を出力する。この場合、クロック信号のカウント数に誤差が発生するので、ラッチ信号(ＬＡＴＣＨ)によりラッチされた第２のカウンタ３０のビット組合せ信号は、同じビット組合せのデータを基準として第１のカウンタ１０の出力より１クロック周期が進んだデータである。よって、誤ったラッチビット信号である“０１０”と一致する第１のカウント信号の組合せ、“０１０”が一致する時点に出力データ信号(ＯＵＴ)を提供するので、要求されるレイテンシから１ｔＣＫが不足した１ｔＣＫ(Ａ)を具現することが分かる。したがって、出力データ信号(ＯＵＴ)を要求されるレイテンシと異なるレイテンシ(Ａ)で内部回路部(図示せず)に提供するので、誤動作を誘発する。

図６は、本発明の一実施例によるドメインクロシング回路１の動作波形を示すタイミング図である。

図２〜図４及び図６を参照すれば、説明の便宜上、レイテンシ２(２ｔＣＫ)を満足させるために、第１のカウンタ１００の初期値(Ｓ＜０：ｎ＞)を“１００”として提供した場合を例示する。

したがって、第１のカウンタ１００は、“１００”からカウントを行う。以後、内部クロック(ＣＬＫ＿Ａ)の異常なパルス(?)が発生した場合、第１のカウンタ１００は応答して次のカウントを順次進行する。勿論、第２のカウンタ２００が同じ内部クロック(ＣＬＫ＿Ａ)に応じて動作するので、異常なパルス(?)に応じてカウントする。第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)と臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０：ｎ＞)とが、位相が一致し、同じ周期で発生することが分かる。誤ったパルス信号に応じても、以後のカウント動作は定常なパルスに応じるので、両カウンタ１００、２００の出力ビットの差は、同じクロック間隔を維持して発生する。これにより、異常なパルスが発生しても、両カウンタ１００、２００のビット差は同じクロック間隔に維持されることで、レイテンシを一定に維持できる。

引続き、臨時カウント信号(ＣＯＵＮＴ＿Ｂ＜０：ｎ＞)は、それぞれのビット毎にリプリカブロック３００を経由するので、外部クロック(ＣＬＫ＿Ｃ)のクロック位相に同期されるものと一致するように調整され、第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ＞)として提供される。

以後、入力データ信号(ＩＮ)によりラッチ信号(ＬＡＴＣＨ)が生成され、ラッチ信号(ＬＡＴＣＨ)に応じて第２のカウンタ２００の出力ビット信号である“０１１”をラッチする。ラッチされた“０１１”をラッチビット信号(ＬＡＴＣＨ＿Ｂ)として格納した後、第１のカウンタ１００の出力信号が“０１１”になるまで継続的に比較する。すなわち、比較部７００により出力ビットと比較して両方の比較結果が一致するタイミング、すなわち入力データ信号(ＩＮ)が入力された後から２ｔＣＫ(Ｂ)以後にタイミング出力データ信号(ＯＵＴ)を出力することで、レイテンシを満足させることが分かる。

図７は、本発明の他の実施例によるドメインクロシング回路のブロック図である。
本発明の他の実施例によるドメインクロシング回路も、一実施例と同様に、入力データ信号(ＩＮ)の出力基準となる基準クロックを、外部クロック(ＣＬＫ＿Ｃ)の代りにＤＬＬ回路部から生成された内部クロック(ＣＬＫ＿Ａ)に変換させるが、所定のレイテンシに符合される時、出力データ信号(ＯＵＴ)を提供する。

図7を参照すれば、ドメインクロシング回路は、第２の比較信号提供部１４００及びデータ処理部８００を含む。

第２の比較信号提供部１４００は、カウンタ１１００、リプリカ１２００及び加算器ブロック１３００を含む。

具体的に、カウンタ１１００は、初期値(Ｓ＜０：ｎ−１＞;initial value)を受信して、初期値(Ｓ＜０：ｎ−１＞)から順次内部クロック(ＣＬＫ＿Ａ)の立上がりエッジ毎にカウントして、ｎ−ビットの第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)を出力する。例えば、初期値(Ｓ＜０：ｎ−１＞)組合せが“１００”とすれば、カウンタ１１００は“１００”から順次１ビットずつカウントする。このような第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)は、比較対象であるソースカウント信号となる。

本発明の他の実施例によれば、別途の内部クロック(ＣＬＫ＿Ａ)を用いることなく、カウンタ１１００の出力信号である第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ＞)の最下位ビットを用いて比較対象であるターゲットカウント信号を生成する。

一方、内部クロック(ＣＬＫ＿Ａ)は、ＤＬＬ回路部から生成されたクロックとして例示する。よって、以後、ドメイン変換が適用された内部用ターゲット信号に対し、外部クロック(ＣＬＫ＿Ｃ)との位相の一致を補正しなければならない。すなわち、内部クロック(ＣＬＫ＿Ａ)と外部クロック(ＣＬＫ＿Ｃ)との所定の遅延時間差の補償が要求される。したがって、最終出力データの出力基準になるタイミングは、このような遅延時間及びレイテンシを考慮したタイミングになるべきである。

よって、リプリカ１２００は、第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ−１＞)の最下位ビット(ＣＮＴ＿Ａ＜０＞)を受信して、所定時間遅延させ、遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)を提供する。

本発明の他の実施例による加算器ブロック１３００は、内部クロック(ＣＬＫ＿Ａ)の代りに、遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)を用いて、１ビットずつ加算する。詳細に説明すれば、遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)を第２のカウント信号の最下位ビット(ＣＮＴ＿Ｂ＜０＞)として提供し、遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞）の所定の転移周期毎に上位桁に該当する第２のカウントビット(ＣＮＴ＿Ｂ＜１＞)を、第２のカウントビット(ＣＮＴ＿Ｂ＜１＞）の所定の転移周期毎に最上位ビットである第２のカウントビット(ＣＮＴ＿Ｂ＜２＞)を提供できる。加算器ブロック１３００の動作説明については後述する。

換言すれば、本発明の他の実施例によれば、カウンタ１１００及び加算器ブロック１３００は、以後に定義されるレイテンシとも一致するように、所定のクロック間隔を維持してそれぞれのビット信号を提供する。すなわち、３ビットカウンターとすれば、カウンタ１１００は、例えば初期値(Ｓ＜０：ｎ＞)が“１００”であれば“１００”から順次カウントする。本発明の一実施例による加算器ブロック１３００は、カウントされた第１のカウントビット(ＣＮＴ＿Ａ＜０＞)の最下位ビットを１ビットずつ加算し、加算された結果信号に１ビットずつ加算して上位桁として提供する。加算器ブロック１３００は、別途のリセット信号やクロック信号なしに、第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ−１＞)の出力信号である“０００”から１ビットずつ加算する。これにより、カウンタ１１００及び加算器ブロック１３００の出力ビットの算術的差が一定に維持されることで、半導体メモリ装置のレイテンシを具現できる。勿論、半導体メモリ装置で要求されるレイテンシによりカウンタ１１００の初期値(Ｓ＜０：ｎ＞)は変化し得る。

このように、本発明の他の実施例によれば、カウンタ１１００が内部クロック(ＣＬＫ＿Ａ)が瞬間的な異常なパルスに応じてカウントするとき、加算器ブロック１３００が遂行結果による出力信号を用いて加算を行う。これにより、内部クロック(ＣＬＫ＿Ａ）の変化がカウンタ１１００及び加算器ブロック１３００に全部反映される。したがって、カウンタ１１００及び加算器ブロック１３００の出力信号は、一定なクロック差を維持できる。

次に、データ処理部８００は、外部クロック(ＣＬＫ＿Ｃ)に同期して入力データ信号(ＩＮ)が受信される時、第２の比較信号提供部１４００の出力信号を比較して出力データ信号(ＯＵＴ)を提供する。

入力信号受信部５００は、入力データ信号(ＩＮ)を外部クロック(ＣＬＫ＿Ｃ）の立上がりエッジに同期させて、ラッチ信号(ＬＡＴＣＨ)として提供する。説明の便宜上、入力データ信号(ＩＮ)は純粋な入力データとして例示するが、入力時点から出力時点間にレイテンシが要求される信号であれば、入力データ信号(ＩＮ)として可能である。例えば、出力イネーブル信号も可能である。このような入力データ信号(ＩＮ)は、比較部７００を制御する制御信号になり得る。入力信号受信部５００は、Ｄフリップフロップとして例示する。Ｄフリップフロップは、当業者であれば理解できる回路部なので、その説明を省略する。

ラッチ部６００は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジに、第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ−１＞)をトリガしてラッチする。具体的に説明すれば、ラッチ部６００は、ラッチ信号(ＬＡＴＣＨ)が活性化されるタイミングに受信される第２のカウント信号(ＣＮＴ＿Ｂ＜０：ｎ−１＞)をトリガして、ラッチカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ−１＞)としてラッチする。ラッチカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ−１＞)は、比較対象になる任意のデータを意味する。このようなラッチ部６００は、立上がりエッジにトリガされるＤフリップフロップを利用すれば可能である。

比較イネーブル信号(ＣＭＰ＿ＥＮ)は、ラッチ信号(ＬＡＴＣＨ)の立上がりエッジにトリガされて活性化されていて、出力データ信号(ＯＵＴ)の立下りエッジにトリガされて非活性化される。これにより、比較部７００は、比較イネーブル信号(ＣＭＰ＿ＥＮ)が活性化される間、変化しないラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ−１＞)と、変化する第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ−１＞)とを継続的に比較して、これらの両信号が一致すれば出力データ信号(ＯＵＴ)を提供する。

前述したように、カウンタ１１００及び加算器ブロック１３００は、同じビット組合せを基準として一定なクロック差を維持して動作する。このクロック差は、所定のレイテンシと一致する。換言すれば、ラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ−１＞)は、入力データ信号(ＩＮ)から起源するので、入力データ信号(ＩＮ)及び出力データ信号(ＯＵＴ)間のレイテンシは、ラッチされたカウント信号(ＬＡＴＣＨ＿Ｂ＜０：ｎ−１＞)と第１のカウント信号(ＣＮＴ＿Ａ＜０：ｎ−１＞)とが一致するタイミングにより決定される。勿論、カウンタ１１００の出力信号は、リプリカ１２００を経由して、内部クロック(ＣＬＫ＿Ａ)及び外部クロック(ＣＬＫ＿Ｃ)の遅延時間差を補償する。

よって、本発明の他の実施例によるドメインクロシング回路は、異常なパルス信号が発生しても、カウンタ１１００はこれを反映してカウントし、加算器ブロック１３００はカウンタ１１００の出力結果を用いて加算する。これにより、カウンタ１１００及び加算器ブロック１３００間に同じビット組合せによる一定なクロック差を維持できる。よって、半導体メモリ装置で要求されるレイテンシを満足させ、入力データ信号(ＩＮ)から所定のレイテンシ後に出力データ信号(ＯＵＴ)が提供される。

このように、本発明の他の実施例によるドメインクロシング回路は、カウンタ１１００の最下位ビットを用いて、１ビットずつ加算することで、カウンタ１１００の出力ビットと加算された結果のビットとの算術的差を、同じクロックを基準として所定のクロック差を維持することで、レイテンシを具現できる。

図８は、図７に示す加算器ブロック１３００のブロック図である。
図８を参照すれば、加算器ブロック１３００は、第１及び第２の分周器１３２０、１３４０を含む。ここで、第１及び第２の分周器１３２０、１３４０は、２倍分周器として例示する。

よって、遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)は、そのまま第２のカウント信号の最下位ビット信号(ＣＮＴ＿Ｂ＜０＞)として提供される。

第１の分周器１３２０は、遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)を受信して２倍分周した信号、すなわち第２のカウント信号の二番目ビット信号(ＣＮＴ＿Ｂ＜１＞)を提供する。

同様に、第２の分周器１３４０も、第２のカウント信号の二番目ビット信号(ＣＮＴ＿Ｂ＜１＞)を受信して２倍分周した信号、すなわち第２のカウント信号の最上位ビット信号(ＣＮＴ＿Ｂ＜２＞)を提供できる。

当業者であれば、分周器の動作に対して理解可能な部分なので、その詳細な説明は省略する。

ここでは、分周器を用いるものとして例示したが、これに制限されず、論理ゲートを用いて加算器回路を具現することも可能である。但し、クロック信号及びリセット信号を使用せず、１ビットずつ加算して上位桁を決定する回路を具現すれば、本発明の目的範囲を満足させる。

図９は、図８に示す加算器ブロック１３００の動作波形を示すタイミング図である。

図９を参照すれば、第２のカウント信号の最下位ビット(ＣＮＴ＿Ｂ＜０＞)から第２のカウント信号の最上位ビット(ＣＮＴ＿Ｂ＜２＞)まで順次２倍の周期でに分周して出力されることが分かる。

このような加算器ブロック１３００のタイミング図の特徴を簡単に説明すれば、第２のカウント信号の最下位ビット(ＣＮＴ＿Ｂ＜０＞)の立下りエッジにおいて、第２のカウント信号の二番目ビット(ＣＮＴ＿Ｂ＜１＞)のレベルが反転される。同様に、第２のカウント信号の二番目ビット(ＣＮＴ＿Ｂ＜１＞)の立下りエッジにおいて、第２のカウント信号の最上位ビット(ＣＮＴ＿Ｂ＜２＞)のレベルが反転される。このように、本発明の一実施例による加算器ブロック１３００は、クロック信号及びリセット信号を使用しなくても、１ビットずつ加算して上位桁を決定して、第２のカウント信号(ＣＮＴ＿Ｂ＜０：２＞)を提供できることが分かる。

図１０は、図７に示すドメインクロシング回路の動作波形を示すタイミング図である。
図７〜図１０を参照して、レイテンシ２(２ｔＣＫ)を満足させるために、カウンタ１１００の初期値(Ｓ＜０：ｎ＞)を“１００”として提供した場合を説明する。

よって、カウンタ１１００は、“１００”からカウントを行う。以後、内部クロック(ＣＬＫ＿Ａ)の異常なパルス(?)が発生した場合にも、カウンタ１１００は応答して次のカウントを順次進行する。第１のカウント信号(ＣＮＴ＿Ａ＜０：２＞)が順次カウントされて出力されることが分かる。このとき、第１のカウントの最下位ビット(ＣＮＴ＿Ａ＜０＞)は、リプリカ１２００を経由して遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)として提供される。このような遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)は、外部クロック(ＣＬＫ＿Ｃ)と位相が一致する。このような遅延された最下位ビット(ＣＮＴ＿ＡＤ＜０＞)は、同じ位相の第２のカウントの最下位ビット(ＣＮＴ＿Ｂ＜０＞)となる。また、第２のカウントの最下位ビット(ＣＮＴ＿Ｂ＜０＞)が２分周して第２のカウントの二番目ビット(ＣＮＴ＿Ｂ＜１＞)として提供され、第２のカウントの二番目ビット(ＣＮＴ＿Ｂ＜１＞)が２分周して第２のカウントの最上位ビット(ＣＮＴ＿Ｂ＜２＞)として提供される。

勿論、加算器ブロック１３００が内部クロック(ＣＬＫ＿Ａ)に応じて出力された第１のカウントの最下位ビット(ＣＮＴ＿Ａ＜０＞)を用いるため、異常なパルス(? )に応じて分周されたビット信号を出力する。このように、誤ったパルス信号に応じても、以後のカウント動作は定常なパルスに応じるので、カウンタ１１００及び加算器ブロック１３００の出力ビットの差は、同じクロック間隔を維持して発生する。これにより、異常なパルスが発生しても、カウンタ１１００及び加算器ブロック１３００のビット差は同じクロック間隔に維持されることで、レイテンシを一定に維持できる。

以後、入力データ信号(ＩＮ)によりラッチ信号(ＬＡＴＣＨ)が生成され、ラッチ信号(ＬＡＴＣＨ)に応じてカウンタ１１００の出力ビット信号である“０１１”をラッチする。ラッチされた“０１１”をラッチビット信号(ＬＡＴＣＨ＿Ｂ)として格納した後、カウンタ１１００の出力信号が“０１１”になるまで継続的に比較する。すなわち、比較部７００により出力ビットと比較して両方の比較結果が一致するタイミング、すなわち入力データ信号(ＩＮ)が入力された後から２ｔＣＫ(Ｂ)以後にタイミング出力データ信号(ＯＵＴ)を出力することで、レイテンシを満足させることが分かる。

このように、本発明の実施例によれば、外部クロックに同期されたデータをドメインクロシングして出力データを提供する際、内部クロックの瞬間的な変化にも一定なレイテンシを維持することで、入力データに対応する出力データを提供できる。第１のカウンタの変化を同時に反映できるように別途のカウンタを具備したり、或いは、第１のカウンタの出力信号を用いると、内部クロックの変化にも一定なクロック差が維持されることで、レイテンシを満足させることができる。

なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。

１００…第１のカウンタ
２００…第２のカウンタ
３００…リプリカブロック
３５０…ターゲットカウンタブロック
５００…入力信号受信部
６００…ラッチ部
７００…比較部
８００…データ処理部

Claims

内部クロックを受信して互いに異なる初期値から順次それぞれカウントすることで、第１及び第２のカウント信号を提供する比較信号提供部；及び、
外部クロックに同期された入力データに応じて前記第２のカウント信号の出力信号を用いて、前記入力データに対応する出力データを提供するデータ処理部を含み、
前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする半導体メモリ装置のドメインクロシング回路。
前記入力データの受信タイミングから所定時間の後、前記出力データが提供される時点は、前記第１及び第２のカウント信号の所定のクロック差により決定されることを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
前記第２のカウント信号を所定時間遅延させて、前記外部クロックの位相と一致させるリプリカブロックをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
前記リプリカブロックは、前記第２のカウント信号の出力ビット数にそれぞれ対応するそれぞれのリプリカを含むことを特徴とする請求項３に記載の半導体メモリ装置のドメインクロシング回路。
前記比較信号提供部は、前記第１及び第２のカウント信号をそれぞれ提供する第１及び第２のカウンタを含むことを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；
前記ラッチ信号に応じて、前記第２のカウント信号より遅延された信号をラッチするラッチ部；及び、
前記ラッチ部の出力信号と前記第１のカウンタビットとが一致する時、前記入力データに対応する出力データを提供する比較部を含むことを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
前記入力信号受信部は、Ｄフリップフロップを含むことを特徴とする請求項６に記載の半導体メモリ装置のドメインクロシング回路。
前記ラッチ部は、Ｄフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第２のカウント信号より遅延された信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項６に記載の半導体メモリ装置のドメインクロシング回路。
前記比較部は、比較イネーブル信号が活性化される区間の間、前記ラッチ部の出力信号と前記第１のカウント信号とを比較して、比較の結果が一致すれば、前記出力データを提供することを特徴とする請求項６に記載の半導体メモリ装置のドメインクロシング回路。
前記比較イネーブル信号を生成する比較イネーブル信号生成部をさらに含み、
前記比較イネーブル信号生成部は、前記入力信号に応じて活性化されるラッチ信号及び前記出力データを用いることで、前記ラッチ信号に応じて活性化され、前記出力データに応じて非活性化される前記比較イネーブル信号を提供することを特徴とする請求項９に記載の半導体メモリ装置のドメインクロシング回路。
内部クロックを受信して第１の初期値からカウントすることで、第１のカウント信号を提供する第１のカウンタ；
前記内部クロックを受信して第２の初期値からカウントすることで、第２のカウント信号を提供するターゲットカウンタブロック；
外部クロックに同期された入力データを受信して、比較用データ情報として前記第２のカウント信号をラッチする制御部；及び、
前記制御部の出力信号と第１のカウント信号とを比較した結果により、前記内部クロックに同期された出力データを提供する比較部を含むことを特徴とする半導体メモリ装置のドメインクロシング回路。
前記第１のカウンタ及び前記ターゲットカウンタブロックは、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差を維持してカウントすることを特徴とする請求項１１に記載の半導体メモリ装置のドメインクロシング回路。
前記ターゲットカウンタブロックは、
前記内部クロックを受信して前記第２の初期値から順次カウントすることで、臨時カウント信号を提供する第２のカウンタ；及び、
前記臨時カウント信号を所定時間遅延させて、前記外部クロックとの位相が一致した前記第２のカウント信号を提供するリプリカブロックを含むことを特徴とする請求項１１に記載の半導体メモリ装置のドメインクロシング回路。
前記リプリカブロックは、前記第２のカウンタの出力ビット数にそれぞれ対応するそれぞれのリプリカを含むことを特徴とする請求項１３に記載の半導体メモリ装置のドメインクロシング回路。
前記制御部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；及び、
前記ラッチ信号に応じて、前記第２のカウント信号をラッチするラッチ部を含むことを特徴とする請求項１１に記載の半導体メモリ装置のドメインクロシング回路。
前記入力信号部は、Ｄフリップフロップを含むことを特徴とする請求項１５に記載の半導体メモリ装置のドメインクロシング回路。
前記ラッチ部は、Ｄフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第２のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項１５に記載の半導体メモリ装置のドメインクロシング回路。
前記比較部は、比較イネーブル信号が活性化される場合、前記制御部の出力信号と前記第１のカウント信号とが一致すれば、前記出力データを提供することを特徴とする請求項１１に記載の半導体メモリ装置のドメインクロシング回路。
内部クロックを受信して駆動されるカウンタの出力信号を用いて、第１及び第２のカウント信号を提供する比較信号提供部；及び、
外部クロックに同期された入力データを受信して、前記第１及び第２のカウント信号を比較して一致するタイミングに応じて出力データを提供するデータ処理部を含み、
前記第２のカウント信号は、前記第１のカウント信号の最下位ビットを用いて加算を行うことにより提供されることを特徴とする半導体メモリ装置のドメインクロシング回路。
前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする請求項１９に記載の半導体メモリ装置のドメインクロシング回路。
前記第１及び第２のカウント信号を比較して一致するタイミングは、前記第１のカウント信号及び前記第２のカウント信号の出力信号間の所定のクロック差により決定されることを特徴する、請求項１９に記載の半導体メモリ装置のドメインクロシング回路。
前記比較信号提供部は、
前記内部クロックを受信して初期値から順次カウントすることで、前記第１のカウント信号を提供するカウンタ；及び、
前記第１のカウント信号の最下位ビットを用いて加算を行うことで、前記第２のカウント信号を提供する加算器ブロックを含むことを特徴とする請求項１９に記載の半導体メモリ装置のドメインクロシング回路。
前記加算器ブロックは、
前記第１のカウント信号の最下位ビットを２倍分周する第１の分周器；及び、
前記第１の分周器の出力ビットを２倍分周する第２の分周器を含むことを特徴とする請求項２２に記載の半導体メモリ装置のドメインクロシング回路。
前記比較信号提供部は、
前記第１のカウント信号の最下位ビットを所定時間遅延させて、前記加算器ブロックに提供することで、前記外部クロックの位相と一致させるリプリカをさらに含むことを特徴とする請求項２２に記載の半導体メモリ装置のドメインクロシング回路。
前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；
前記ラッチ信号に応じて前記第２のカウント信号の出力信号をラッチするラッチ部；
前記ラッチされた前記第２のカウント信号と前記第１のカウント信号とを比較した結果により、前記入力データに対応する前記出力データを提供する比較部を含むことを特徴とする請求項１９に記載の半導体メモリ装置のドメインクロシング回路。
前記入力信号受信部は、Ｄフリップフロップを含むことを特徴とする請求項２５に記載の半導体メモリ装置のドメインクロシング回路。
前記ラッチ部は、Ｄフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第２のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項２５に記載の半導体メモリ装置のドメインクロシング回路。
内部クロックに応じて、内部クロックドメイン用ソース信号である第１のカウント信号と、前記第１のカウント信号の最下位ビットを用いて加算を行うことにより提供される内部クロックドメイン用ターゲット信号である第２のカウント信号とを提供する比較信号提供部；及び、
外部クロックを基準として受信された外部クロックドメイン用入力データを、前記第１及び第２のカウント信号を用いて、内部クロックドメイン信号に変換された出力データとして提供するデータ処理部を含み、
前記出力データは、前記第２のカウント信号の出力タイミングを基準として出力されることを特徴とする半導体メモリ装置のドメインクロシング回路。
前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする請求項２８に記載の半導体メモリ装置のドメインクロシング回路。
前記出力データが出力されるタイミングは、前記第１及び第２のカウント信号を比較して一致するタイミングであることを特徴とする請求項２９に記載の半導体メモリ装置のドメインクロシング回路。
前記比較信号提供部は、
前記内部クロックを受信して初期値から順次カウントすることで、前記第１のカウント信号を提供するカウンタ；及び、
前記第１のカウント信号の最下位ビットを用いて加算を行うことで、前記第２のカウント信号を提供する加算器ブロックを含むことを特徴とする請求項２８に記載の半導体メモリ装置のドメインクロシング回路。
前記加算器ブロックは、
前記第１のカウント信号の最下位ビットを２倍分周する第１の分周器；及び、
前記第１の分周器の出力ビットを２倍分周する第２の分周器を含むことを特徴とする請求項３１に記載の半導体メモリ装置のドメインクロシング回路。
前記比較信号提供部は、
前記第１のカウント信号の最下位ビットを所定時間遅延させて、前記加算器ブロックに提供することで、前記外部クロックの位相と一致させるリプリカをさらに含むことを特徴とする請求項３１に記載の半導体メモリ装置のドメインクロシング回路。
前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；
前記ラッチ信号に応じて前記第２のカウント信号の出力信号をラッチするラッチ部；
前記ラッチされた前記第２のカウント信号と前記第１のカウント信号とを比較した結果により、前記入力データに対応する前記出力データを提供する比較部を含むことを特徴とする請求項２８に記載の半導体メモリ装置のドメインクロシング回路。
前記入力信号受信部は、Ｄフリップフロップを含むことを特徴とする請求項３４に記載の半導体メモリ装置のドメインクロシング回路。
前記ラッチ部は、Ｄフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第２のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項３４に記載の半導体メモリ装置のドメインクロシング回路。
前記比較部は、前記ラッチカウント信号と前記第１のカウント信号との組合せが一致するか否かを比較することを特徴とする請求項３６に記載の半導体メモリ装置のドメインクロシング回路。