JP2010061779A - 半導体メモリ装置のドメインクロシング回路 - Google Patents
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Abstract
【解決手段】本発明のドメインクロシング回路は、内部クロックを受信して互いに異なる初期値から順次それぞれカウントすることで、第1及び第2のカウント信号を提供する比較信号提供部;及び、外部クロックに同期された入力データに応じて前記第2のカウント信号の出力信号を用いて、前記入力データに対応する出力データを提供するデータ処理部を含み、前記第1及び第2のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生する。
【選択図】図2
Description
従来技術によるドメインクロシング回路は、外部クロック信号(CLK_C)を内部クロック信号(CLK_B)ドメインに変換する回路である。すなわち、入力データ信号(IN)の出力基準となる基準クロックを、外部クロック(CLK_C)の代わりにDLL回路部(図示せず)から生成された内部クロック(CLK_B)に変換させるが、所定のレイテンシに符合される時に出力データ信号(OUT)を提供する。
図2は、本発明の一実施例によるドメインクロシング回路のブロック図である。図3は、図2に示すリプリカブロック300のブロック図である。
図1及び図5を参照して、レイテンシ2(2tCK)を満足させるために、第1のカウンタ10の初期値(S<0:n>)を“100”に提供した場合を説明する。
本発明の他の実施例によるドメインクロシング回路も、一実施例と同様に、入力データ信号(IN)の出力基準となる基準クロックを、外部クロック(CLK_C)の代りにDLL回路部から生成された内部クロック(CLK_A)に変換させるが、所定のレイテンシに符合される時、出力データ信号(OUT)を提供する。
図8を参照すれば、加算器ブロック1300は、第1及び第2の分周器1320、1340を含む。ここで、第1及び第2の分周器1320、1340は、2倍分周器として例示する。
図7〜図10を参照して、レイテンシ2(2tCK)を満足させるために、カウンタ1100の初期値(S<0:n>)を“100”として提供した場合を説明する。
200…第2のカウンタ
300…リプリカブロック
350…ターゲットカウンタブロック
500…入力信号受信部
600…ラッチ部
700…比較部
800…データ処理部
Claims (37)
- 内部クロックを受信して互いに異なる初期値から順次それぞれカウントすることで、第1及び第2のカウント信号を提供する比較信号提供部;及び、
外部クロックに同期された入力データに応じて前記第2のカウント信号の出力信号を用いて、前記入力データに対応する出力データを提供するデータ処理部を含み、
前記第1及び第2のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする半導体メモリ装置のドメインクロシング回路。 - 前記入力データの受信タイミングから所定時間の後、前記出力データが提供される時点は、前記第1及び第2のカウント信号の所定のクロック差により決定されることを特徴とする請求項1に記載の半導体メモリ装置のドメインクロシング回路。
- 前記第2のカウント信号を所定時間遅延させて、前記外部クロックの位相と一致させるリプリカブロックをさらに含むことを特徴とする請求項1に記載の半導体メモリ装置のドメインクロシング回路。
- 前記リプリカブロックは、前記第2のカウント信号の出力ビット数にそれぞれ対応するそれぞれのリプリカを含むことを特徴とする請求項3に記載の半導体メモリ装置のドメインクロシング回路。
- 前記比較信号提供部は、前記第1及び第2のカウント信号をそれぞれ提供する第1及び第2のカウンタを含むことを特徴とする請求項1に記載の半導体メモリ装置のドメインクロシング回路。
- 前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部;
前記ラッチ信号に応じて、前記第2のカウント信号より遅延された信号をラッチするラッチ部;及び、
前記ラッチ部の出力信号と前記第1のカウンタビットとが一致する時、前記入力データに対応する出力データを提供する比較部を含むことを特徴とする請求項1に記載の半導体メモリ装置のドメインクロシング回路。 - 前記入力信号受信部は、Dフリップフロップを含むことを特徴とする請求項6に記載の半導体メモリ装置のドメインクロシング回路。
- 前記ラッチ部は、Dフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第2のカウント信号より遅延された信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項6に記載の半導体メモリ装置のドメインクロシング回路。 - 前記比較部は、比較イネーブル信号が活性化される区間の間、前記ラッチ部の出力信号と前記第1のカウント信号とを比較して、比較の結果が一致すれば、前記出力データを提供することを特徴とする請求項6に記載の半導体メモリ装置のドメインクロシング回路。
- 前記比較イネーブル信号を生成する比較イネーブル信号生成部をさらに含み、
前記比較イネーブル信号生成部は、前記入力信号に応じて活性化されるラッチ信号及び前記出力データを用いることで、前記ラッチ信号に応じて活性化され、前記出力データに応じて非活性化される前記比較イネーブル信号を提供することを特徴とする請求項9に記載の半導体メモリ装置のドメインクロシング回路。 - 内部クロックを受信して第1の初期値からカウントすることで、第1のカウント信号を提供する第1のカウンタ;
前記内部クロックを受信して第2の初期値からカウントすることで、第2のカウント信号を提供するターゲットカウンタブロック;
外部クロックに同期された入力データを受信して、比較用データ情報として前記第2のカウント信号をラッチする制御部;及び、
前記制御部の出力信号と第1のカウント信号とを比較した結果により、前記内部クロックに同期された出力データを提供する比較部を含むことを特徴とする半導体メモリ装置のドメインクロシング回路。 - 前記第1のカウンタ及び前記ターゲットカウンタブロックは、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差を維持してカウントすることを特徴とする請求項11に記載の半導体メモリ装置のドメインクロシング回路。
- 前記ターゲットカウンタブロックは、
前記内部クロックを受信して前記第2の初期値から順次カウントすることで、臨時カウント信号を提供する第2のカウンタ;及び、
前記臨時カウント信号を所定時間遅延させて、前記外部クロックとの位相が一致した前記第2のカウント信号を提供するリプリカブロックを含むことを特徴とする請求項11に記載の半導体メモリ装置のドメインクロシング回路。 - 前記リプリカブロックは、前記第2のカウンタの出力ビット数にそれぞれ対応するそれぞれのリプリカを含むことを特徴とする請求項13に記載の半導体メモリ装置のドメインクロシング回路。
- 前記制御部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部;及び、
前記ラッチ信号に応じて、前記第2のカウント信号をラッチするラッチ部を含むことを特徴とする請求項11に記載の半導体メモリ装置のドメインクロシング回路。 - 前記入力信号部は、Dフリップフロップを含むことを特徴とする請求項15に記載の半導体メモリ装置のドメインクロシング回路。
- 前記ラッチ部は、Dフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第2のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項15に記載の半導体メモリ装置のドメインクロシング回路。 - 前記比較部は、比較イネーブル信号が活性化される場合、前記制御部の出力信号と前記第1のカウント信号とが一致すれば、前記出力データを提供することを特徴とする請求項11に記載の半導体メモリ装置のドメインクロシング回路。
- 内部クロックを受信して駆動されるカウンタの出力信号を用いて、第1及び第2のカウント信号を提供する比較信号提供部;及び、
外部クロックに同期された入力データを受信して、前記第1及び第2のカウント信号を比較して一致するタイミングに応じて出力データを提供するデータ処理部を含み、
前記第2のカウント信号は、前記第1のカウント信号の最下位ビットを用いて加算を行うことにより提供されることを特徴とする半導体メモリ装置のドメインクロシング回路。 - 前記第1及び第2のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする請求項19に記載の半導体メモリ装置のドメインクロシング回路。
- 前記第1及び第2のカウント信号を比較して一致するタイミングは、前記第1のカウント信号及び前記第2のカウント信号の出力信号間の所定のクロック差により決定されることを特徴する、請求項19に記載の半導体メモリ装置のドメインクロシング回路。
- 前記比較信号提供部は、
前記内部クロックを受信して初期値から順次カウントすることで、前記第1のカウント信号を提供するカウンタ;及び、
前記第1のカウント信号の最下位ビットを用いて加算を行うことで、前記第2のカウント信号を提供する加算器ブロックを含むことを特徴とする請求項19に記載の半導体メモリ装置のドメインクロシング回路。 - 前記加算器ブロックは、
前記第1のカウント信号の最下位ビットを2倍分周する第1の分周器;及び、
前記第1の分周器の出力ビットを2倍分周する第2の分周器を含むことを特徴とする請求項22に記載の半導体メモリ装置のドメインクロシング回路。 - 前記比較信号提供部は、
前記第1のカウント信号の最下位ビットを所定時間遅延させて、前記加算器ブロックに提供することで、前記外部クロックの位相と一致させるリプリカをさらに含むことを特徴とする請求項22に記載の半導体メモリ装置のドメインクロシング回路。 - 前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部;
前記ラッチ信号に応じて前記第2のカウント信号の出力信号をラッチするラッチ部;
前記ラッチされた前記第2のカウント信号と前記第1のカウント信号とを比較した結果により、前記入力データに対応する前記出力データを提供する比較部を含むことを特徴とする請求項19に記載の半導体メモリ装置のドメインクロシング回路。 - 前記入力信号受信部は、Dフリップフロップを含むことを特徴とする請求項25に記載の半導体メモリ装置のドメインクロシング回路。
- 前記ラッチ部は、Dフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第2のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項25に記載の半導体メモリ装置のドメインクロシング回路。 - 内部クロックに応じて、内部クロックドメイン用ソース信号である第1のカウント信号と、前記第1のカウント信号の最下位ビットを用いて加算を行うことにより提供される内部クロックドメイン用ターゲット信号である第2のカウント信号とを提供する比較信号提供部;及び、
外部クロックを基準として受信された外部クロックドメイン用入力データを、前記第1及び第2のカウント信号を用いて、内部クロックドメイン信号に変換された出力データとして提供するデータ処理部を含み、
前記出力データは、前記第2のカウント信号の出力タイミングを基準として出力されることを特徴とする半導体メモリ装置のドメインクロシング回路。 - 前記第1及び第2のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする請求項28に記載の半導体メモリ装置のドメインクロシング回路。
- 前記出力データが出力されるタイミングは、前記第1及び第2のカウント信号を比較して一致するタイミングであることを特徴とする請求項29に記載の半導体メモリ装置のドメインクロシング回路。
- 前記比較信号提供部は、
前記内部クロックを受信して初期値から順次カウントすることで、前記第1のカウント信号を提供するカウンタ;及び、
前記第1のカウント信号の最下位ビットを用いて加算を行うことで、前記第2のカウント信号を提供する加算器ブロックを含むことを特徴とする請求項28に記載の半導体メモリ装置のドメインクロシング回路。 - 前記加算器ブロックは、
前記第1のカウント信号の最下位ビットを2倍分周する第1の分周器;及び、
前記第1の分周器の出力ビットを2倍分周する第2の分周器を含むことを特徴とする請求項31に記載の半導体メモリ装置のドメインクロシング回路。 - 前記比較信号提供部は、
前記第1のカウント信号の最下位ビットを所定時間遅延させて、前記加算器ブロックに提供することで、前記外部クロックの位相と一致させるリプリカをさらに含むことを特徴とする請求項31に記載の半導体メモリ装置のドメインクロシング回路。 - 前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部;
前記ラッチ信号に応じて前記第2のカウント信号の出力信号をラッチするラッチ部;
前記ラッチされた前記第2のカウント信号と前記第1のカウント信号とを比較した結果により、前記入力データに対応する前記出力データを提供する比較部を含むことを特徴とする請求項28に記載の半導体メモリ装置のドメインクロシング回路。 - 前記入力信号受信部は、Dフリップフロップを含むことを特徴とする請求項34に記載の半導体メモリ装置のドメインクロシング回路。
- 前記ラッチ部は、Dフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第2のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項34に記載の半導体メモリ装置のドメインクロシング回路。 - 前記比較部は、前記ラッチカウント信号と前記第1のカウント信号との組合せが一致するか否かを比較することを特徴とする請求項36に記載の半導体メモリ装置のドメインクロシング回路。
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