KR20140036284A - 분주기 및 분주기의 분주 방법 - Google Patents

분주기 및 분주기의 분주 방법 Download PDF

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Abstract

전력 소모가 작고 서로 다른 클럭 신호를 사용하는 회로 블록들이 안정적인 동작을 수행할 수 있도록 분주된 클럭 신호를 제공하는 분주기 및 분주기의 분주 방법이 개시된다. 입력부는 분주값 유효 신호에 기초하여 분주 기준값을 입력받고, 제어부는 분주 기준값 및 상기 소스 클럭 신호의 라이징 에지를 카운트한 제1 카운트값에 기초하여 분주값 유효 신호를 제공하고 분주 기준값 및 제1 카운트값이 동일한 경우에는 분주 클럭 인에이블 신호를 제공한다. 제1 분주부는 소스 클럭 신호의 라이징 에지를 카운트한 제1 카운트값에 기초하여 제1 클럭 신호를 생성하고, 제2 분주부는 소스 클럭 신호의 폴링 에지를 카운트한 제2 카운트값에 기초하여 제2 클럭 신호를 생성한다. 그리고, 출력부는 제1 클럭 신호 및 제2 클럭 신호에 기초하여 분주된 클럭 신호를 출력한다. 따라서, 소스 클럭 신호를 사용하는 회로 블록과 분주된 클럭 신호를 사용하는 회로 블록간의 동기화된 신호처리가 가능하고 오동작을 방지하여 회로 블록들이 안정적으로 동작될 수 있게 한다. 또한, 짝수 분주를 수행하는 경우에는 제1 분주부만 동작하고 제2 분주부는 동작하지 않기 때문에 전력 소비를 감소시킬 수 있다.

Description

분주기 및 분주기의 분주 방법{Frequency Divider And Method For Dividing Frequency Of Frequency Divider}
본 발명은 분주기에 관한 것으로, 더욱 상세하게는 전력 소비를 감소시킬 수 있고 서로 다른 주파수를 가지는 클럭 신호를 사용하는 회로 블록들이 동기화된 동작을 수행할 수 있도록 하는 분주기 및 분주기의 분주 방법에 관한 것이다.
최근들어, 신호처리 시스템의 집적화가 가속화되면서 하나의 시스템 내에서 서로 다른 주파수를 가지는 클럭 신호에 의해 동작하는 회로 블록의 수가 증가하고 있다. 상기와 같이 서로 다른 주파수의 클럭 신호를 사용하는 시스템에서는 시스템 클럭 신호와 같이 소정의 주파수를 가지는 클럭 신호를 분주하여 다른 주파수를 가지는 클럭 신호를 생성하는 분주기가 사용된다.
도 1은 종래의 분주기의 구성을 나타내는 회로도이고, 도 2는 분주값이 홀수일 때 도 1에 도시된 분주기의 동작을 나타내는 타이밍도이다. 도 1 및 도 2는 한국 공개특허 2003-0039183(발명의 명칭: 정수 분주기)에 개시된 정수 분주기의 구성을 나타낸다.
도 1을 참조하면, 종래의 분주기는 카운터(11), 제 1 및 제 2 비교기들(12, 13), 제 1 및 제 2 멀티플렉서들(14, 18), 제 1 및 제 2 플립플롭들(15, 16) 그리고 OR 게이트(17)로 구성된다.
카운터(11)는 메인 클럭 신호(MCLK)에 응답해서 카운트 값(CNT)을 1씩 증가시키고 카운트 값(CNT)이 기준값(N-1)에 도달하면 리셋된다. 제1 비교기(12)는 카운트 값(CNT)과 기준값(N-1)이 일치하는 지를 비교하여 일치하는 경우에는 제1 비교 신호(CMP1)를 하이 레벨로 활성화시킨다.
제2 비교기(13)는 카운트 값(CNT)과, 기준값(N-1)을 오른쪽으로 1비트씩 쉬프트한 값(즉, (N-1)>>1)이 일치하는 지를 비교하여 일치하는 경우에는 제2 비교 신호(CMP2)를 하이 레벨로 활성화시킨다.
제1 멀티플렉서(14)는 제1 및 제2 비교 신호들(CMP1, CMP2)을 선택 신호들(S0, S1)로 입력 받아서 제1 플립플롭(15)의 비반전 출력 단자(Q)로부터의 출력 신호, 전원 전압 그리고 접지 전압 가운데 하나를 출력한다. 제1 플립플롭(15)은 메인 클럭 신호(MCLK)의 라이징 에지(rising edge)에 동기되어서 상기 제1 멀티플렉서(14)의 출력 신호를 출력 단자(Q)에 래치한다. 제1 플립플롭(15)의 출력 단자(Q)로부터 출력되는 신호는 메인 클럭 신호(MCLK)가 N 분주된 제1 클럭 신호(ECLK)이다.
제 2 플립플롭(16)은 메인 클럭 신호(MCLK)의 폴링 에지(falling edge)에 동기되어서 제2 비교기(13)로부터의 제2 비교 신호(CMP2)를 출력 단자(Q)에 래치한다. OR 게이트(17)는 상기 제1 및 제2 플립플롭들(15, 16)의 출력 신호들(ECLK, DUTYC)을 받아들여서 논리 합 연산을 수행한다. 상기 OR 게이트(17)로부터 출력되는 신호는 메인 클럭 신호(MCLK)가 N 분주된 제 2 클럭 신호(OCLK)이다.
멀티플렉서(18)는 분주값(N)의 최하위 비트(LSB(N))를 선택 신호로 받아들여서 상기 제1 클럭 신호(ECLK)와 제2 클럭 신호(OCLK) 가운데 하나를 분주된 클럭 신호(DCLK)로 출력한다. 분주값(N)이 짝수이면 제1 클럭 신호(ECLK)가 분주된 클럭 신호(DCLK)로 출력되고, 분주값(N)이 홀수이면 제2 클럭 신호(OCLK)가 분주된 클럭 신호(DCLK)로 출력된다.
도 1 및 도 2에 도시된 종래의 분주기는 제2 멀티플렉서(18)의 선택 시점이 개시되어 있지 않기 때문에 선택 시점에 따라 타이밍 동기가 달라질 수 있고 이로 인해 글리치(glitch)가 발생할 수 있다.
또한, 상기 분주기에서는 카운터(11)는 메인 클럭 신호(MCLK)의 라이징 에지에서 트리거링되고 제2 플립플롭은 메인 클럭 신호(MCLK)의 폴링 에지에서 트리거링되기 때문에 클럭 신호의 반주기 이내에 카운터(11)에 입력된 메인 클럭 신호에 상응하는 제2 비교 신호(CMP2)가 제2 비교기(13)로부터 출력되지 않으면 신호의 전달 지연으로 인해 분주기가 오동작하게 된다. 특히, 메인 클럭 신호(MCLK)의 주파수가 높을수록 분주기가 오동작할 확률이 높아진다.
또한, 상기 분주기는 짝수 분주 동작을 수행하는 경우에는 메인 클럭 신호(MCLK)와 분주된 클럭 신호(DCLK)의 위상 동기가 일치하나 홀수 분주 동작을 수행하는 경우에는 위상 동기가 일치하지 않기 때문에 메인 클럭 신호(MCLK)와 분주된 클럭 신호(DCLK)를 각각 사용하는 회로 블록들간의 동기화된 신호처리가 어렵다는 단점이 있다.
또한, 상기 분주기는 제1 비교기(12) 및 제2 비교기(13)의 비교값에 의해 제1 멀티플렉서(14)가 동작하여 짝수 분주 신호인 제1 클럭 신호(ECLK)가 생성되고, 제2 비교기(13)의 비교값과 제1 멀티플렉서(14)의 출력값에 의해 OR 게이트(17)가 동작하여 홀수 분주 신호인 제2 클럭 신호(OCLK)가 생성된 후 제2 멀티플렉서(18)의 동작에 의해 분주된 클럭 신호(DCLK)가 출력되기 때문에 짝수 분주 또는 홀수 분주가 수행되는 동안 분주기의 모든 구성요소가 동작함으로써 전력 소비가 크고 이로 인해 배터리를 전원으로 사용하는 휴대용 단말기에는 사용이 적합하지 않은 단점이 있다.
본 발명은 전력 소모가 작고 서로 다른 클럭 신호를 사용하는 회로 블록들이 안정적인 동작을 수행할 수 있도록 분주된 클럭 신호를 제공하는 분주기를 제공하기 위한 것이다.
본 발명은 서로 다른 클럭 신호를 사용하는 회로 블록들이 동기화된 동작을 수행할 수 있도록 하는 분주 방법을 제공하기 위한 것이다.
본 발명의 일 측면에 따른 분주기는, 분주값 유효 신호에 기초하여 분주 기준값을 입력받는 입력부와, 상기 분주 기준값 및 상기 소스 클럭 신호의 제1 에지(edge)를 카운트한 제1 카운트값에 기초하여 분주값 유효 신호를 제공하고, 상기 분주 기준값 및 상기 제1 카운트값이 동일한 경우에는 분주 클럭 인에이블 신호를 제공하는 제어부와, 상기 소스 클럭 신호의 상기 제1 에지를 카운트하여 상기 제1 카운트값을 제공하고 상기 제1 카운트값에 기초하여 제1 클럭 신호를 생성하는 제1 분주부와, 상기 소스 클럭 신호의 제2 에지를 카운트하여 제2 카운트값을 제공하고 상기 제2 카운트값에 기초하여 제2 클럭 신호를 생성하는 제2 분주부 및 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 기초하여 분주된 클럭 신호를 출력하는 출력부를 포함한다.
상기 제어부는 상기 분주 기준값과 상기 제1 카운트값이 동일한 경우 상기 분주값 유효 신호를 소정 논리 레벨로 활성화시킬 수 있다.
상기 제어부는 상기 분주 기준값이 0인 경우에는 상기 분주된 클럭 신호로 상기 소스 클럭 신호가 출력되도록 하는 소스 클럭 인에이블 신호를 상기 출력부에 제공할 수 있다.
상기 소스 클럭 인에이블 신호는 상기 소스 클럭 신호의 반주기 만큼 지연되어 상기 출력부에 제공될 수 있다.
상기 출력부는 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 제1 논리 연산하는 제1 논리 게이트와, 상기 상기 소스 클럭 인에이블 신호 및 상기 소스 클럭 신호를 제2 논리 연산하는 제2 논리 게이트 및 상기 제1 논리 게이트 및 상기 제2 논리 게이트로부터 각각 제공된 신호를 제3 논리 연산하여 분주된 클럭 신호를 출력하는 제3 논리 게이트를 포함할 수 있다.
상기 입력부는 분주값 인에이블 신호에 기초하여 분주 기준값을 래치하는 입력 래치 및 상기 분주값 유효 신호에 기초하여 상기 입력 래치로부터 제공된 분주 기준값을 저장하는 제1 입력 레지스터를 포함할 수 있다.
상기 제1 분주부는 상기 소스 클럭 신호의 상기 제1 에지를 카운트 하여 상기 제1 카운트값을 제공하고, 상기 분주 기준값이 0이 아니면서 카운트 값이 0인 경우 및 상기 분주 기준값을 1비트 만큼 오른쪽으로 쉬프트 시킨 값에 1을 더한 값이 상기 제1 카운트값과 동일한 경우 논리 레벨을 천이시킴으로써 상기 제1 클럭 신호를 생성하는 제1 클럭 발생기 및 상기 소스 클럭 신호의 제1 에지에 상응하여 상기 제1 클럭 발생기로부터 제공된 제1 클럭 신호를 제공받아 상기 출력부에 제공하는 제1 플립플롭을 포함할 수 있다.
상기 제2 분주부는 상기 소스 클럭 신호의 상기 제2 에지에 상응하여 상기 분주 기준값을 저장하는 제2 입력 레지스터와, 상기 제2 입력 레지스터로부터 제공된 상기 분주 기준값에 기초하여 상기 소스 클럭 신호의 상기 제2 에지를 카운트하여 상기 제2 카운트값을 제공하고 상기 제2 카운트값이 상기 분주 기준값을 1비트 만큼 오른쪽으로 쉬프트 시킨 값과 동일한 경우 논리 레벨을 천이시키고 상기 천이된 논리 레벨의 한주기 후에 다시 논리 레벨을 천이시킴으로써 상기 제2 클럭 신호를 생성하는 제2 클럭 발생기 및 상기 소스 클럭 신호의 상기 제2 에지에 상응하여 상기 제2 클럭 발생기로부터 제공된 상기 제2 클럭 신호를 상기 출력부에 제공하는 제2 플립플롭을 포함할 수 있다.
상기 분주기는 짝수 분주를 수행하는 경우에는 상기 제2 분주부가 비활성화될 수 있다.
본 발명의 다른 측면에 따른 분주기의 분주 방법은, 분주값 유효 신호에 기초하여 분주 기준값을 입력받는 단계와, 상기 분주 기준값 및 상기 소스 클럭 신호의 제1 에지를 카운트한 제1 카운트값에 기초하여 제1 분주된 클럭 신호를 생성하는 단계와, 상기 분주 기준값 및 상기 제1 카운트값이 동일한 경우 분주 클럭 인에이블 신호를 생성하는 단계를 포함한다.
상기 분주기의 분주 방법은 상기 분주 기준값이 0인 경우에는 상기 소스 클럭 신호가 상기 제1 분주된 클럭 신호로 출력되도록 하는 소스 클럭 인에이블 신호를 생성하는 단계를 더 포함할 수 있다.
상기 분주기의 분주 방법은 상기 생성된 소스 클럭 인에이블 신호가 상기 소스 클럭의 반주기 만큼 지연 되는 단계를 더 포함할 수 있다.
상기 분주기의 분주 방법은 상기 분주 기준값 및 상기 소스 클럭 신호의 제2 에지를 카운트한 제2 카운트값에 기초하여 제2 클럭 신호를 생성하는 단계 및 상기 제1 분주된 클럭 신호 및 상기 제2 클럭 신호에 기초하여 제2 분주된 클럭 신호를 생성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 분주기 및 분주기의 분주 방법에 따르면, 분주 기준값(N-1)에 기초하여 소스 클럭 신호(S_CLK) 및 N 분주된 클럭 신호(N_CLK)를 출력한다. 또한, 분주기는 분주 기준값이 적용되기 위한 분주값 유효신호(N_VAL)을 제공하고, 소스 클럭 신호(S_CLK)의 라이징 에지를 카운트한 값과 분주 기준값(N-1)이 동일한 경우에는 소스 클럭 신호(S_CLK)와 분주된 클럭 신호(N_CLK)간의 동기 타이밍을 지시하는 분주 클럭 인에이블 신호(N_CLK_EN)를 제공할 수 있다.
따라서, 소스 클럭 신호를 사용하는 회로 블록과 분주된 클럭 신호를 사용하는 회로 블록간의 동기화된 신호처리가 가능하고 오동작을 방지하여 회로 블록들이 안정적으로 동작될 수 있게 한다. 또한, 짝수 분주를 수행하는 경우에는 제1 분주부만 동작하고 제2 분주부는 동작하지 않기 때문에 전력 소비를 감소시킬 수 있고, 분주된 클럭 신호와 소스 클럭 신호의 동기가 일치하게 때문에 글리치 현상을 방지할 수 있고 높은 주파수에서도 안정적으로 동작할 수 있다.
도 1은 종래의 분주기의 구성을 나타내는 회로도이다.
도 2는 분주값이 홀수일 때 도 1에 도시된 분주기의 동작을 나타내는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 분주기의 구성을 나타내는 블록도이다.
도 4는 도 3에 도시된 분주기의 상세한 구성을 나타내는 회로도이다.
도 5는 도 4에 도시된 분주기가 홀수 분주를 수행하는 경우의 타이밍도이다.
도 6은 도 4에 도시된 분주기가 짝수 분주를 수행하는 경우의 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 분주기의 사용예를 나타내는 블록도이다.
도 8은 도 7에 도시된 신호 처리 장치의 동작을 나타내는 타이밍도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 3은 본 발명의 일 실시예에 따른 분주기의 구성을 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 분주기(300)는 입력부(310), 제어부(330), 제1 분주부(350), 제2 분주부(370) 및 출력부(390)를 포함한다.
입력부(310)는 분주값 인에이블(enable) 신호(N_EN)에 상응하여 분주 기준값(N-1)을 래치(latch)하고, 제어부(330)의 분주값 유효 신호(N_VAL)에 기초하여 분주 기준값(N-1)을 저장한다. 여기서 분주 기준값(N-1)은 분주값(N)에 상응하여 소스 클럭 신호(S_CLK)를 N분주하기 위해 분주기(300) 내부에서 사용되는 기준값을 의미한다.
예를 들면, 분주값(N, N은 정수)이 5(이진수: 0101)인 경우 제1 분주부(350) 및/또는 제2 분주부(370)에서 소스 클럭 신호(S_CLK)를 카운트 하기 위해 사용되는 분주 기준값(N-1)은 4(이진수: 0100)가 된다.
상기 소스 클럭 신호(S_CLK)는 분주 동작 수행을 위해 분주기(300)에 공급되는 클럭 신호이고, 분주의 기준이 되는 클럭 신호를 의미한다. 또한, 상기 소스 클럭 신호(S_CLK)는 별도의 분주 과정을 거치지 않고 직접적으로 해당 회로 블록에 제공될 수도 있다.
제어부(330)는 입력부(310)로부터 제공된 분주 기준값(N-1) 및 제1 분주부(350)로부터 제공된 카운트 값(P_CNT)에 기초하여 입력부(310)에 분주값 유효 신호(N_VAL)를 제공함으로써 입력부(310)가 분주 기준값(N-1)을 저장할 타이밍을 제어한다.
예를 들어, 제어부(330)는 상기 분주 기준값(N-1)과 제1 분주부(350)로부터 제공된 카운트 값(P_CNT)이 동일한 경우 상기 분주값 유효 신호(N_VAL)를 활성화 시킴으로써 래치된 분주 기준값(N-1)이 저장되도록 할 수 있다.
또한, 제어부(330)는 분주 기준값(N-1)이 0인 경우(즉, 소스 클럭 신호(S_CLK)를 분주하지 않는 경우)에는 분주된 클럭 신호(N_CLK)로 소스 클럭 신호(S_CLK)가 출력될 수 있도록 출력부(390)에 소스 클럭 인에이블 신호(S_CLK_EN)를 제공한다.
또한, 제어부(330)는 소스 클럭 신호(S_CLK)에 의해 동작하는 회로 블록과 분주된 클럭 신호(N_CLK)에 의해 동작하는 회로 블록간의 동기화된 동작을 위한 분주 클럭 인에이블 신호(N_CLK_EN)를 출력한다.
분주 클럭 인에이블 신호(N_CLK_EN)는 소스 클럭 신호(S_CLK)와 분주된 클럭 신호(N_CLK)간의 동기 타이밍을 지시하는 신호로 예를 들어, 소스 클럭 신호(S_CLK)의 주파수가 100MHz 이고 2 분주된 클럭 신호가 50MHz 일 때 분주 클럭 인에이블 신호(N_CLK_EN)는 소스 클럭 신호(S_CLK)의 두 사이클 마다 활성화되어 소스 클럭 신호(S_CLK)를 사용하는 회로 블록과 2 분주된 클럭 신호를 사용하는 회로 블록이 동기화된 동작을 수행할 수 있도록 한다.
제1 분주부(350)는 입력부(310)로부터 제공된 분주 기준값(N-1)에 기초하여 소스 클럭 신호(S_CLK)를 카운트하고 카운트 값(P_CNT)을 제어부(330)에 제공한다. 또한, 제1 분주부(350)는 상기 카운트 값(P_CNT)에 기초하여 제1 클럭 신호(PO_ CLK)를 생성한다.
예를 들어, 제1 분주부(350)는 소스 클럭 신호(S_CLK)의 라이징 에지(rising edge)를 카운트 할 수 있고, 카운트 값(P_CNT)과 분주 기준값(N-1)을 비교한 결과에 기초하여 제1 클럭 신호(PO_CLK)를 생성할 수 있다.
제2 분주부(370)는 입력부(310)로부터 제공된 분주 기준값(N-1)을 저장하고, 상기 분주 기준값(N-1)에 기초하여 소스 클럭 신호(S_CLK)를 카운트하고 제2 클럭 신호(NE_CLK)를 제공한다.
예를 들어, 제2 분주부(370)는 소스 클럭 신호(S_CLK)의 폴링 에지(falling edge)를 카운트 할 수 있고, 카운트 값(N_CNT)과 분주 기준값(N-1)을 비교한 결과에 기초하여 제2 클럭 신호(NE_CLK)를 생성할 수 있다.
출력부(390)는 제1 클럭 신호(PO_CLK), 제2 클럭 신호(NE_CLK) 및 소스 클럭 인에이블 신호(S_CLK_EN)에 기초하여 분주된 클럭 신호(N_CLK) 또는 소스 클럭 신호(S_CLK)를 분주된 클럭 신호(N_CLK)로 출력한다.
도 4는 도 3에 도시된 분주기의 상세한 구성을 나타내는 회로도이다.
도 4를 참조하면, 입력부(310)는 입력 래치(311) 및 제1 입력 레지스터(313)로 구성될 수 있다. 입력 래치(311)는 분주값 인에이블 신호(N_EN)가 활성화되면 소스 클럭 신호(S_CLK)의 라이징 에지(rising edge)에 기초하여 분주 기준값(N-1)을 래치 한다. 여기서, 상기 분주값 인에이블 신호(N_EN)는 논리 레벨이 '로우(low)'에서 '하이(high)'로 천이함으로써 활성화될 수 있다.
제1 입력 레지스터(313)는 병렬 로드가 가능한 복수의 플립플롭으로 구성될 수 있고, 제어부(330)의 분주값 유효 신호(N_VAL)가 활성화되면 소스 클럭 신호(S-CLK)의 라이징 에지에 기초하여 입력 래치(311)로부터 제공되는 분주 기준값(N-1)을 저장한다. 여기서, 제1 입력 레지스터(313)은 분주값(N) 또는 분주 기준값(N-1)에 상응하는 크기로 구성될 수 있다. 예를 들어, 분주값(N)이 5이고 분주 기준값(N-1)이 4(이진수: 100)인 경우 제1 입력 레지스터(313)는 3개의 플립플롭으로 구성된 3비트 레지스터로 구성될 수 있다.
제1 입력 레지스터(313)에 저장된 분주 기준값(N-1)은 제어부(330), 제1 클럭 발생기(351) 및 제2 입력 레지스터(371)에 제공된다.
제어부(330)는 제1 입력 레지스터(313)으로부터 분주 기준값(N-1)을 제공받고 제1 클럭 발생기(351)로부터 카운트 값(P_CNT)을 제공받은 다음 상기 분주 기준값(N-1)과 상기 카운트 값(P_CNT)이 서로 동일한 것으로 판단되면 제1 입력 레지스터(313)에 제공되는 분주값 유효 신호(N_VAL)를 활성화시킴으로써 제 1 입력 레지스터(313)가 입력 래치(311)에서 제공되는 분주 기준값(N-1)을 저장할 수 있도록 한다. 여기서, 상기 분주값 유효 신호(N_VAL)는 논리 레벨이 '로우'에서 '하이'로 천이함으로써 활성화될 수 있다.
또한, 제어부(330)는 분주 기준값(N-1)이 0인 경우에는 소스 클럭 신호(S_CLK)를 분주된 클럭 신호(N_CLK)로 출력할 수 있도록 소스 클럭 인에이블 신호(S_CLK_EN)를 활성화시킨다.
구체적으로, 소스 클럭 인에이블 신호(S_CLK_EN)는 기본값(default)이 논리 '로우'가 되도록 구성될 수 있고, 제어부(330)는 소스 클럭 신호(S_CLK)의 라이징 에지에서 분주 기준값(N-1)이 0이고, 제1 입력 레지스터(313)에 저장된 분주 기준값(N-1)과 제1 클럭 발생기(351)에서 카운트한 카운트 값(P_CNT)이 동일한 경우에는 소스 클럭 인에이블 신호(S_CLK_EN)를 논리 '로우' 레벨에서 논리 '하이' 레벨로 활성화시킨다.
소스 클럭 인에이블 신호(S_CLK_EN)가 논리 '로우'에서 논리 '하이'레벨로 천이되어 활성화되면 천이된 신호는 소스 클럭 신호(S_CLK)의 다음 폴링 에지에서 래치되어 출력부(390)의 제2 AND 게이트(393)로 제공되고 제1 AND 게이트(391)의 출력이 논리 '로우'인 경우 OR 게이트(395)는 소스 클럭 신호(S_CLK)를 분주된 클럭 신호(N_CLK)로 출력(즉, N_CLK=S_CLK)하게 된다.
또한, 제어부(330)는 소스 클럭 신호(S_CLK)에 의해 동작하는 회로 블록과 분주된 클럭 신호(N_CLK)에 의해 동작하는 회로 블록간의 동기화된 동작을 위한 분주 클럭 인에이블 신호(N_CLK_EN)를 생성한다.
구체적으로 제어부(330)는 제1 입력 레지스터(313)로부터 제공된 분주 기준값(N-1)과 제1 클럭 발생기(351)로부터 제공된 카운트 값(P_CNT)이 동일한 경우에는 분주 클럭 인에이블 신호(N_CLK_EN)를 논리 '하이'로 활성화시키고, 상기 분주 기준값(N-1)과 카운트 값(P_CNT)이 상이한 경우에는 분주 클럭 인에이블 신호(N_CLK_EN)를 논리 '로우'로 비활성화시킨다.
제1 분주부(350)는 제1 클럭 발생기(351) 및 제1 플립플롭(353)으로 구성될 수 있다. 제1 클럭 발생기(351)는 제1 입력 레지스터(313)로부터 제공된 분주 기준값(N-1)에 기초하여 소스 클럭 신호(S_CLK)의 라이징 에지를 카운트 하고 카운트 값(P_CNT)을 제어부(330)에 제공한다.
또한, 제1 클럭 발생기(351)는 분주 기준값(N-1) 및 카운트 값(P_CNT)에 기초하여 제1 클럭 신호(PO_CLK)를 생성한다.
구체적으로, 제1 클럭 신호(PO_CLK)는 기본값(default)이 논리 '로우'가 되도록 구성될 수 있고, 제1 클럭 발생기(351)는 분주 기준값(N-1)이 0이 아니면서 카운트 값(P_CNT)이 0인 경우 제1 클럭 신호(PO_CLK)를 논리 '하이'로 천이 시킨다. 또한, 분주 기준값(N-1)을 1비트 만큼 오른쪽으로 쉬프트(shift right) 시킨 값에 1을 더한 값이 카운트 값(P_CNT)과 동일한 경우에 제1 클럭 신호(PO_CLK)를 논리 '하이'에서 논리 '로우'로 천이 시킨다.
예를 들어, 분주값(N)이 5인 경우에 소정의 클럭 주기에 분주 기준값(N-1)이 4(이진수: 0100)이고 카운트 값(P_CNT)이 0(이진수: 0000)이면 제1 클럭 발생기(351)는 제1 클럭 신호(PO_CLK)를 논리 '로우'에서 논리 '하이'로 천이시키고, 분주 기준값(N-1) 4(이진수: 0100)를 1비트 만큼 오른쪽으로 쉬프트 시킨 값(즉, 0010)에 1을 더한 값(즉, 0011)이 카운트 값과 동일한 경우(즉, 카운트 값이 3인 경우)에는 제1 클럭 신호(PO_CLK)를 논리 '하이'에서 논리 '로우'로 천이시킨다.
제1 플립플롭(353)은 소스 클럭 신호(S_CLK)에 기초하여 제1 클럭 발생기(351)로부터 제공된 제1 클럭 신호(PO_CLK)를 제공받고 이를 출력부(390)의 제1 AND 게이트(391)에 제공한다.
제2 분주부(370)는 제2 입력 레지스터(371), 제2 클럭 발생기(373) 및 제2 플립플롭(375)으로 구성될 수 있다. 제2 입력 레지스터(371)는 제1 입력 레지스터(313)와 동일한 비트수를 가지도록 구성될 수 있고, 소스 클럭 신호(S_CLK)의 폴링 에지에 동기되어 제1 입력 레지스터(313)로부터 제공되는 분주 기준값(N-1)을 저장한다.
도 4에 도시된 바와 같이 본 발명의 일 실시예에 따른 분주기(300)에서는 제1 입력 레지스터(313)의 출력과 제2 입력 레지스터(371)의 입력이 별도의 조합 논리 회로를 거치지 않고 직접적으로 연결되어 있다. 그리고, 제1 입력 레지스터(313)는 소스 클럭 신호(S_CLK)의 라이징 에지에 동기되어 분주 기준값(N-1)을 입력받고, 제2 입력 레지스터(371)는 소스 클럭 신호(S_CLK)의 폴링 에지에 동기되어 제1 입력 레지스터(313)로부터 제공된 분주 기준값(N-1)을 입력받기 때문에 전파 지연없이 소스 클럭 신호(S_CLK)의 반주기 동안 제2 입력 레지스터(371)가 분주 기준값(N-1)을 입력 받을 수 있다.
제2 클럭 발생기(373)는 제2 입력 레지스터(371)로부터 제공된 분주 기준값(N-1)에 기초하여 소스 클럭 신호(S_CLK)의 폴링 에지를 카운트하고, 카운트 값(N_CNT)에 기초하여 제2 클럭 신호(NE_CLK)를 생성한다.
구체적으로, 제2 클럭 신호(NE_CLK)는 기본값(default)이 논리 '하이'가 되도록 구성될 수 있고, 제2 클럭 발생기(373)는 카운트 값(N_CNT)이 분주 기준값(N-1)을 1비트 만큼 오른쪽으로 쉬프트(shift right)시킨 값과 동일한 경우 제2 클럭 신호(NE_CLK)를 논리 '하이'에서 논리 '로우'로 천이시키고 소스 클럭 신호(S_CLK)의 다음 폴링 에지에서 제2 클럭 신호(NE_CLK)를 논리 '하이'로 천이시킨다.
제2 플립플롭(375)은 소스 클럭 신호(S_CLK)의 폴링 에지에 기초하여 제2 클럭 발생기(373)로부터 제공된 제2 클럭 신호(NE_CLK)를 제공받고 이를 출력부(390)의 제1 AND 게이트(391)에 제공한다.
출력부(390)는 제1 AND 게이트(391), 제2 AND 게이트(393) 및 OR 게이트(395)를 포함한 조합논리 회로로 구성될 수 있다.
제1 AND 게이트(391)는 제1 플립플롭(391)으로부터 제공된 제1 클럭 신호(PO_CLK)와 제2 플립플롭(375)으로부터 제공된 제2 클럭 신호(NE_CLK)를 논리곱(AND)하여 OR 게이트(395)에 제공한다.
제2 AND 게이트(393)는 제어부(330)로부터 제공된 소스 클럭 인에이블 신호(S_CLK_EN)와 소스 클럭 신호(S_CLK)를 논리곱하여 OR 게이트(395)에 제공한다.
OR 게이트(395)는 제1 AND 게이트(391) 및 제2 AND 게이트(393)로부터 제공된 신호를 논리합(OR)하여 분주된 클럭 신호(N_CLK)를 출력한다.
도 4에서는 출력부(390)가 2개의 AND 게이트와 하나의 OR 게이트로 구성된 것으로 예를 들어 설명하였으나, 본 발명의 다른 실시예에서는 출력부(390)와 동일한 기능을 수행하도록 다양한 게이트들로 구성될 수 있다. 예를 들어, 출력부(390)는 3개의 NAND 게이트를 이용하여 동일한 기능을 수행하도록 구성될 수도 있다.
도 5는 도 4에 도시된 분주기가 홀수 분주를 수행하는 경우의 타이밍도로서, 분주값(N)이 5인 경우의 분주기의 타이밍도를 나타낸다.
도 4 및 도 5를 참조하여 본 발명의 일 실시예에 따른 분주기의 동작을 설명하면, 먼저 입력 래치(311)는 분주값 인에이블 신호(N_EN)이 활성화되면 소스 클럭 신호(S_CLK)의 라이징 에지에 상응하여 분주 기준값(N-1=4)을 래치한다.
제어부(330)는 제1 입력 레지스터(313)로부터 제공된 분주 기준값(N-1=4)과 제1 클럭 발생기(351)로부터 제공된 카운트 값(P_CNT)이 동일한 경우(즉, N-1=P_CNT=4) 분주값 유효 신호(N_VAL)를 논리 '로우'에서 논리 '하이'로 활성화시키고 제1 입력 레지스터(313)는 상기 분주값 유효 신호(N_VAL)가 활성화(즉, 논리 '하이')되면 소스 클럭 신호(S_CLK)의 라이징 에지에 상응하여 입력 래치(311)에 래치된 분주 기준값(N-1)을 저장한다.
제1 클럭 발생기(351)는 제1 입력 레지스터(313)로부터 분주 기준값(N-1)을 제공받고 제공된 분주 기준값(N-1)이 0이 아닌 경우에는 소스 클럭 신호(S_CLK)의 라이징 에지를 카운트 한다. 여기서 제1 클럭 발생기(351)는 소스 클럭 신호(S_CLK)의 라이징 에지를 0부터 분주 기준값(N-1)까지 순차적으로 카운트 하고 카운트 값(P_CNT)이 분주 기준값(N-1)이 되면 카운트 값(P_CNT)을 0으로 리셋한 후 상기와 같은 카운트 과정을 반복한다.
또한, 제1 클럭 발생기(351)는 분주 기준값(N-1)이 0이 아니면서(예를 들면, 4) 카운트 값(P_CNT)이 0인 경우 제1 클럭 신호(PO_CLK)를 논리 '하이'로 천이 시키고, 분주 기준값(예를 들면 4)을 1비트 만큼 오른쪽으로 쉬프트(shift right) 시킨 값에 1을 더한 값(예를 들면, 3)이 카운트 값(P_CNT)과 동일한 경우에 제1 클럭 신호(PO_CLK)를 논리 '하이'에서 논리 '로우'로 천이 시킴으로써 제1 클럭 신호(PO_CLK)를 생성한다.
제1 플립플롭(353)은 소스 클럭 신호(S_CLK)의 라이징 에지에 기초하여 제1 클럭 발생기(351)로부터 제공된 제1 클럭 신호(PO_CLK)를 출력한다.
제2 입력 레지스터(371)는 소스 클럭 신호(S_CLK)의 폴링 에지에 기초하여 제1 입력 레지스터(313)로부터 제공된 분주 기준값(예를 들면, 4)을 저장한다.
제2 클럭 발생기(373)는 제2 입력 레지스터(371)로부터 제공된 분주 기준값(예를 들면, 4)에 기초하여 소스 클럭 신호(S_CLK)의 폴링 에지를 카운트하고, 카운트 값(N_CNT)이 분주 기준값(예를 들면, 4)을 1비트 만큼 오른쪽으로 쉬프트(shift right)시킨 값(예를 들면, 2)과 동일한 경우 제2 클럭 신호(NE_CLK)를 논리 '하이'에서 논리 '로우'로 천이시키고 소스 클럭 신호(S_CLK)의 다음 폴링 에지에서 제2 클럭 신호(NE_CLK)를 논리 '하이'로 천이시킨다.
제2 플립플롭(375)은 소스 클럭 신호(S_CLK)의 폴링 에지에 기초하여 제2 클럭 발생기(373)로부터 제공된 제2 클럭 신호(NE_CLK)를 출력한다.
제1 AND 게이트는 제1 클럭 신호(PO_CLK)와 제2 클럭 신호(NE_CLK)를 논리곱(AND) 하여 5분주된 클럭 신호(N_CLK)를 출력한다.
도 5에 도시된 타이밍도에서 입력 래치(311)에 래치된 분주 기준값(N-1)이 0이고, 분주 기준값(N-1)과 상기 카운트 값(P_CNT)이 서로 동일한 시점에 분주값 유효 신호(N_VAL)를 논리 '하이'로 활성화시켜 제 1 입력 레지스터(313)가 변경된 분주 기준값(예를 들면, 0)을 저장하도록 하고, 소스 클럭 신호(S_CLK)의 라이징 에지에서 소스 클럭 인에이블 신호(S_CLK_EN)을 논리 '로우'에서 논리 '하이'로 활성화 시킨다.
상기 논리 '하이'로 활성화된 소스 클럭 인에이블 신호(S_CLK_EN)는 글리치를 방지하기 위해 반주기 만큼 지연된 후 소스 클럭 신호(S_CLK)의 폴링 에지에서 제2 AND 게이트에 제공되어 분주된 클럭 신호(N_CLK)로 소스 클럭 신호(S_CLK)가 출력되도록 한다.
또한, 제어부(330)는 제1 입력 레지스터(313)로부터 제공된 분주 기준값(예를 들면, 4)과 제1 클럭 발생기(351)로부터 제공된 카운트 값(P_CNT, 예를 들면, 4)이 동일한 경우에는 분주 클럭 인에이블 신호(N_CLK_EN)를 논리 '하이'로 활성화시키고, 상기 분주 기준값(N-1)과 카운트 값(P_CNT)이 상이한 경우에는 분주 클럭 인에이블 신호(N_CLK_EN)를 논리 '로우'로 비활성화시킨다.
도 6은 도 4에 도시된 분주기가 짝수 분주를 수행하는 경우의 타이밍도로서, 분주값(N)이 4인 경우의 분주기의 타이밍도를 나타낸다.
도 6에 도시된 분주기의 짝수 분주 과정은 도 5에 도시된 바와 동일한 방법에 의해 수행되므로 중복을 피하기 위해 상세한 설명을 생략한다.
도 4 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 분주기가 짝수 분주를 수행하는 경우에는 제2 분주부(370) 즉, 제2 입력 레지스터(371), 제2 클럭 발생기(373) 및 제2 플립플롭(375)는 동작을 수행하지 않고, 제2 클럭 신호(NE_CLK)는 기본값(default)인 논리 '하이'를 출력하게 된다.
여기서, 제어부(330)는 제1 입력 레지스터(313)로부터 분주 기준값(N-1)을 제공받고 제공받은 분주 기준값(N-1)을 판단한 후 분주값(N)이 짝수인 경우(예를 들면, 분주 기준값인 N-1의 최하위 비트가 '1'인 경우)에는 제2 입력 레지스터(371), 제2 클럭 발생기(373) 및 제2 플립플롭(375)을 비활성화(disable) 시킴으로써 제2 분주부(370)가 동작하지 않도록 제어할 수 있다.
따라서, 제1 AND 게이트(391)는 제1 클럭 신호(PO_CLK)와 논리 '하이'인 제2 클럭 신호(NE_CLK)를 논리곱하여 제1 클럭 신호(PO_CLK)를 출력하고, 제2 AND 게이트(393)는 논리 '로우'인 소스 클럭 인에이블 신호(S_CLK_EN)와 소스 클럭 신호(S_CLK)를 논리곱하여 논리 '로우'를 출력한다.
또한, OR 게이트(395)는 제1 AND 게이트(391)의 출력인 제1 클럭 신호(PO_CLK)와 제2 AND 게이트(393)의 출력 신호인 논리 '로우'를 논리합하여 제1 클럭 신호(PO_CLK)를 분주된 클럭 신호(N_CLK)로 출력하게 된다.
도 4 내지 도 6에 도시된 바와 같이 본 발명의 일 실시예에 따른 분주기는 짝수 분주를 수행하는 경우에는 제1 분주부(350)만 동작하고 제2 분주부(370)는 동작하지 않기 때문에 제2 분주부(370)에서 소비되는 전력을 감소시킬 수 있는 장점이 있다.
또한, 도 5 및 도 6에 도시된 바와 같이 본 발명의 일 실시예에 따른 분주기는 홀수 분주 및 짝수 분주 모두의 경우에 소스 클럭 신호(S_CLK)와 분주된 클럭 신호(N_CLK)의 동기가 일치하고, 분주 클럭 인에이블 신호(N_CLK_EN)가 생성되기 때문에 소스 클럭 신호(S_CLK)를 사용하는 회로 블록과 분주된 클럭 신호(N_CLK)를 사용하는 회로 블록간의 동기화된 신호처리가 가능하다.
도 7은 본 발명의 일 실시예에 따른 분주기의 사용예를 나타내는 블록도이고, 도 8은 도 7에 도시된 신호 처리 장치의 동작을 나타내는 타이밍도이다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 분주기(300)는 소정 주파수를 가지는 소스 클럭 신호(S_CLK)를 제공받고 제공 받은 소스 클럭 신호를 3분주(즉, N=3)하여 분주된 클럭 신호(N_CLK)와, 소스 클럭 신호(S_CLK) 및 분주 클럭 인에이블 신호(N_CLK_EN)를 출력한다.
분주기(300)에서 출력된 분주 클럭 인에이블 신호(N_CLK_EN) 및 소스 클럭 신호(S_CLK)는 제1 회로 블록(410)에 제공되고, 분주된 클럭 신호(N_CLK)는 제2 회로 블록(420), 제3 회로 블록(430) 및 제4 회로 블록(440)에 공통으로 제공된다.
여기서, 상기 각각의 회로 블록들(410 내지 440)은 시스템 버스(451)를 통해 신호를 송수신할 수 있고, 프로세서, I2S, UART(Universal Asynchronous Receiver Transmitter), 플래쉬 메모리 등과 같은 다양한 회로 블록들로 구성될 수 있다.
도 7 및 도 8에는 제1 회로 블록(410)이 소스 클럭 신호(S_CLK) 및 분주 클럭 인에이블 신호(N_CLK_EN)에 기초하여 제2 회로 블록(420)에 제1 신호(S1)를 제공하고 제2 회로 블록(420)으로부터 제공된 제2 신호(S2)를 래치하고, 제2 회로 블록(420)이 분주된 클럭 신호(N_CLK)에 기초하여 제1 회로 블록(410)으로부터 제공된 제1 신호(S1)를 래치하고, 제2 신호(S2)를 제1 회로 블록(410)에 제공하는 것을 예를 들어 도시하였다.
구체적으로, 제1 회로 블록(410)은 분주 클럭 인에이블 신호(N_CLK_EN)가 논리 '하이'로 활성화되면 분주 클럭 인에이블 신호(N_CLK_EN)의 다음 논리 '하이'구간까지 소스 클럭 신호(S_CLK)의 라이징 에지에 기초하여 제1 신호(S1)를 구동하고(driving) 제2 회로 블록(420)은 분주된 클럭 신호(N_CLK)의 라이징 에지에 기초하여 상기 제1 신호(S1)을 래치한다.
또한, 제2 회로 블록(420)은 분주된 클럭 신호(N_CLK)의 라이징 에지에 기초하여 분주된 클럭 신호(N_CLK)의 한 주기 동안 제2 신호(S2)를 구동하고(driving) 제1 회로 블록(410)은 분주 클럭 인에이블 신호(N_CLK_EN)가 논리 '하이'로 활성화되고 소스 클럭 신호(S_CLK)의 라이징 에지에서 상기 제2 신호(S2)를 래치한다.
도 7 및 도 8에 도시된 바와 같이 본 발명의 일 실시예에 따른 분주기는 분주된 클럭 신호에 상응하는 분주 클럭 인에이블 신호(N_CLK_EN)을 제공하기 때문에 소스 클럭 신호를 사용하는 회로 블록과 분주된 클럭 신호를 사용하는 회로 블록간에 동기화된 동작이 가능하다.
상기와 같은 동기화된 동작으로 인해 서로 다른 클럭 신호를 사용하는 회로 블록들의 불필요한 동작을 줄일 수 있어 전력 소비를 감소시킬 수 있고 오동작을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
310 : 입력부 311: 입력 래치
313 : 제1 입력 레지스터 330 : 제어부
350 : 제1 분주부 351 : 제1 클럭 발생기
353 : 제1 플립플롭 370 : 제2 분주부
371 : 제2 입력 레지스터 373 : 제2 클럭 발생기
375 : 제2 플립플롭 390 : 출력부

Claims (9)

  1. 소정 주파수를 가지는 소스 클럭 신호를 1이상의 정수로 분주하는 분주기에 있어서,
    분주값 유효 신호에 기초하여 분주 기준값을 입력받는 입력부;
    상기 분주 기준값 및 상기 소스 클럭 신호의 제1 에지(edge)를 카운트한 제1 카운트값에 기초하여 분주값 유효 신호를 제공하고, 상기 분주 기준값 및 상기 제1 카운트값이 동일한 경우에는 분주 클럭 인에이블 신호를 제공하는 제어부;
    상기 소스 클럭 신호의 상기 제1 에지를 카운트하여 상기 제1 카운트값을 제공하고 상기 제1 카운트값에 기초하여 제1 클럭 신호를 생성하는 제1 분주부;
    상기 소스 클럭 신호의 제2 에지를 카운트하여 제2 카운트값을 제공하고 상기 제2 카운트값에 기초하여 제2 클럭 신호를 생성하는 제2 분주부; 및
    상기 제1 클럭 신호 및 상기 제2 클럭 신호에 기초하여 분주된 클럭 신호를 출력하는 출력부를 포함하는 분주기.
  2. 제1항에 있어서, 상기 제어부는
    상기 분주 기준값과 상기 제1 카운트값이 동일한 경우 상기 분주값 유효 신호를 소정 논리 레벨로 활성화시키는 것을 특징으로 하는 분주기.
  3. 제1항에 있어서, 상기 제어부는
    상기 분주 기준값이 0인 경우에는 상기 분주된 클럭 신호로 상기 소스 클럭 신호가 출력되도록 하는 소스 클럭 인에이블 신호를 상기 출력부에 제공하는 것을 특징으로 하는 분주기.
  4. 제3항에 있어서, 상기 소스 클럭 인에이블 신호는
    상기 소스 클럭 신호의 반주기 만큼 지연되어 상기 출력부에 제공되는 것을 특징으로 하는 분주기.
  5. 제3항에 있어서, 상기 출력부는
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 제1 논리 연산하는 제1 논리 게이트;
    상기 소스 클럭 인에이블 신호 및 상기 소스 클럭 신호를 제2 논리 연산하는 제2 논리 게이트; 및
    상기 제1 논리 게이트 및 상기 제2 논리 게이트로부터 각각 제공된 신호를 제3 논리 연산하여 분주된 클럭 신호를 출력하는 제3 논리 게이트를 포함하는 것을 특징으로 하는 분주기.
  6. 제1항에 있어서, 상기 입력부는
    분주값 인에이블 신호에 기초하여 분주 기준값을 래치하는 입력 래치; 및
    상기 분주값 유효 신호에 기초하여 상기 입력 래치로부터 제공된 분주 기준값을 저장하는 제1 입력 레지스터를 포함하는 것을 특징으로 하는 분주기.
  7. 제1항에 있어서, 상기 제1 분주부는
    상기 소스 클럭 신호의 상기 제1 에지를 카운트 하여 상기 제1 카운트값을 제공하고, 상기 분주 기준값이 0이 아니면서 카운트 값이 0인 경우 및 상기 분주 기준값을 1비트 만큼 오른쪽으로 쉬프트 시킨 값에 1을 더한 값이 상기 제1 카운트값과 동일한 경우 논리 레벨을 천이시킴으로써 상기 제1 클럭 신호를 생성하는 제1 클럭 발생기; 및
    상기 소스 클럭 신호의 제1 에지에 상응하여 상기 제1 클럭 발생기로부터 제공된 제1 클럭 신호를 제공받아 상기 출력부에 제공하는 제1 플립플롭을 포함하는 것을 특징으로 하는 분주기.
  8. 제1항에 있어서, 상기 제2 분주부는
    상기 소스 클럭 신호의 상기 제2 에지에 상응하여 상기 분주 기준값을 저장하는 제2 입력 레지스터;
    상기 제2 입력 레지스터로부터 제공된 상기 분주 기준값에 기초하여 상기 소스 클럭 신호의 상기 제2 에지를 카운트하여 상기 제2 카운트값을 제공하고 상기 제2 카운트값이 상기 분주 기준값을 1비트 만큼 오른쪽으로 쉬프트 시킨 값과 동일한 경우 논리 레벨을 천이시키고 상기 천이된 논리 레벨의 한주기 후에 다시 논리 레벨을 천이시킴으로써 상기 제2 클럭 신호를 생성하는 제2 클럭 발생기; 및
    상기 소스 클럭 신호의 상기 제2 에지에 상응하여 상기 제2 클럭 발생기로부터 제공된 상기 제2 클럭 신호를 상기 출력부에 제공하는 제2 플립플롭을 포함하는 것을 특징으로 하는 분주기.
  9. 제1항에 있어서, 상기 분주기는
    짝수 분주를 수행하는 경우에는 상기 제2 분주부가 비활성화되는 것을 특징으로 하는 분주기.
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