CN113765515B - 开环分数分频器 - Google Patents

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Abstract

一种省成本且准确的开环分数分频器，包含：整数除法器，用来依据目标频率的设定处理输入时钟，以产生第一分频时钟与第二分频时钟；控制电路，用来依据该目标频率的设定产生粗调控制信号与细调控制信号；以及相位内插器，用来依据该第一分频时钟、该第二分频时钟、该粗调控制信号与该细调控制信号产生输出时钟。该两组控制信号决定第一电流，该两组控制信号的反相信号决定第二电流；该相位内插器依据该第一分频时钟及其反相信号以及该第一电流控制该第一分频时钟对该输出时钟的产生的贡献，并依据该第二分频时钟及其反相信号以及该第二电流控制该第二分频时钟对该输出时钟的产生的贡献。

Description

开环分数分频器
技术领域
本发明是关于分频器，尤其是关于开环分数分频器(open loop fractionalfrequency divider)。
背景技术
目前的分频技术包含以下两种：
(1)第一种分频技术：如图1所示，本技术依据已知的参考时钟(XTAL)，利用多个锁相环电路110(PLL1、PLL2、…、PLLN)分别产生多种时钟(CK1、CK2、…、CKN)。按这些锁相环电路110的设计，该多种时钟的每一个的频率可为该参考时钟的频率的整数倍或非整数倍。
(2)第二种分频技术：如图2所示，本技术包含锁相环电路210(PLL1)与多个开环除法器220(OPD2、…、OPDN)。锁相环电路210依据已知的参考时钟(XTAL)产生一时钟(CK1)。这些开环除法器220依据锁相环电路210的输出时钟分别产生多种时钟(CK2、…、CKN)。按锁相环电路210的设计，该时钟(CK1)的频率可为该参考时钟的频率的整数倍或非整数倍；按这些开环除法器220的设计，该多种时钟(CK2、…、CKN)的每一个的频率可为该输出时钟的频率的整数倍或非整数倍。
关于第一种分频技术，其采用了多个锁相环，整体电路面积大，成本高，耗电多。关于第二种分频技术，当该多种时钟(CK2、…、CKN)的每一个的频率为该输出时钟的频率的非整数倍时，该多种时钟的频率通常不够准确。
发明内容
本公开的目的之一在于提供一种成本经济且准确的开环分数分频器。
本公开的开环分数分频器的一个实施例包含整数除法器、控制电路与相位内插器。该整数除法器用来依据目标频率的设定处理输入时钟，以产生第一分频时钟与第二分频时钟。该控制电路用来依据该目标频率的设定产生粗调控制信号与细调控制信号。该相位内插器用来依据该第一分频时钟、该第二分频时钟、该粗调控制信号与该细调控制信号产生输出时钟。该粗调控制信号与该细调控制信号用来决定第一电流，该粗调控制信号的反相信号与该细调控制信号的反相信号用来决定第二电流。该相位内插器用来依据该第一分频时钟及其反相信号以及该第一电流控制该第一分频时钟对该输出时钟的产生的贡献，并用来依据该第二分频时钟及其反相信号以及该第二电流控制该第二分频时钟对该输出时钟的产生的贡献。该粗调控制信号所控制的电流总量大于该细调控制信号所控制的电流总量。
有关本发明的特征、实施与功效，在此配合附图作较佳实施例详细说明如下。
附图说明
图1显示一种已知的分频技术；
图2显示另一种已知的分频技术；
图3显示本公开的开环分数分频器的一个实施例；
图4显示图3的整数除法器的一个实施例；
图5显示图3的相位内插器的一个实施例；
图6显示图5的负载电路的一个实施例；
图7显示图5的电流产生电路的一个实施例；
图8a显示图7的第一电流产生电路的一个实施例；
图8b显示图8a的第一粗调电流电路与第一细调电流电路的一个实施例；
图9a显示图7的第二电流产生电路的一个实施例；
图9b显示图9a的第二粗调电流电路与第二细调电流电路的一个实施例；以及
图10显示图5的时钟输出电路的一个实施例。
具体实施方式
本公开揭示一种开环分数分频器，其特征包含不同精度的电流控制，具有成本经济且准确的优点。
图3显示本公开的开环分数分频器的一个实施例。图3的开环分数分频器300包含整数除法器310、控制电路320与相位内插器330，这些电路分述如下。
请参照图3。整数除法器310用来依据目标频率的设定处理输入时钟(CKIN)，以产生第一分频时钟(CKA)与第二分频时钟(CKB)，该目标频率的设定的形式(例如：编码方式)与内容可由本领域技术人员依实施需求决定，并不属于本发明的讨论范围。图4显示图3的整数除法器310的一个实施例，包含整数除法电路410与延迟电路420。整数除法电路410用来依据该目标频率的设定除该输入时钟以产生分频时钟(CKDIV)。延迟电路420包含至少一个延迟元件；本实施例中，延迟电路420包含第一延迟元件422(例如：D触发器)与第二延迟元件424(例如：D触发器)，第一延迟元件422与第二延迟元件424均依据该输入时钟运作，以依据该分频时钟分别输出该第一分频时钟与该第二分频时钟，其中该第一分频时钟与该第二分频时钟的频率相同但相位不同。
请参照图3。控制电路320用来依据该目标频率的设定产生粗调控制信号(D1)(例如：图8b的多位信号ID1[0]～ID1[10]，其中每个位用来控制一电流路径的导通与否)与细调控制信号(D2)(例如：图9b的多位信号ID2[0]～ID2[8]，其中每个位用来控制一电流路径的导通与否)，该粗调控制信号与该细调控制信号用来控制该第一分频时钟对该输出时钟的产生的贡献，也用来控制该第二分频时钟对该输出时钟的产生的贡献，从而令该输出时钟的频率等于或趋近该目标频率。本实施例中，该第一分频时钟对该输出时钟的产生的贡献愈高，该第二分频时钟对该输出时钟的产生的贡献就愈低，这两个贡献的总和为100％。控制电路320的一个实施例是基于有限状态机(finite state machine,FSM)设计的数字电路；此情形下，该粗调控制信号与该细调控制信号均为数字信号。
请参照图3。相位内插器330用来依据该第一分频时钟、该第二分频时钟、该粗调控制信号与该细调控制信号产生输出时钟(CKOUT)，其中该粗调控制信号与该细调控制信号用来决定第一电流(I1)，该粗调控制信号的反相信号(例如：图8b的多位信号其中每个位用来控制一电流路径的导通与否)与该细调控制信号的反相信号/>(例如：图9b的多位信号/>其中每个位用来控制一电流路径的导通与否)用来决定第二电流(I2)，相位内插器330用来依据该第一分频时钟及其反相信号以及该第一电流控制该第一分频时钟对该输出时钟的产生的贡献，并用来依据该第二分频时钟及其反相信号/>以及该第二电流控制该第二分频时钟对该输出时钟的产生的贡献，其中该粗调控制信号所控制的电流总量大于该细调控制信号所控制的电流总量。值得注意的是，由于图3为开环分数分频器300，该输入时钟的产生无需参考该输出时钟。
图5显示图3的相位内插器330的一个实施例，包含负载电路510、电流产生电路520与时钟输出电路530。负载电路510用来与该第一电流以及该第二电流共同决定一控制电压(V1)。电流产生电路520耦接该负载电路510，用来产生该第一电流与该第二电流。时钟输出电路530耦接该负载电路510，用来依据该控制电压输出该输出时钟。
图6显示图5的负载电路510的一个实施例，包含一晶体管对，其由第一晶体管(M1)与第二晶体管(M2)构成。该第一晶体管与第二晶体管均为二极管接法晶体管(diode-connected transistor)，然此并非本发明的实施限制。该第一晶体管耦接于高电压端(VDD)与第一节点(N1)，该第二晶体管耦接于该高电压端与第二节点(N2)之间。该第一节点的电压为该控制电压；该第二节点的电压为另一电压(V2)。
图7显示图5的电流产生电路520的一个实施例，包含第一电流产生电路710与第二电流产生电路720。第一电流产生电路710耦接于负载电路510的两个节点(N1、N2)与低电压端(VSS)之间，第二电流产生电路720耦接于该两个节点与该低电压端之间。第一电流产生电路710的一个实施例如图8a所示，包含第一输入晶体管对810与第一电流源电路820(例如：一组电流路径/一可调电流源)。第一输入晶体管对810耦接于该两个节点与第一电流源电路820之间，用来依据该第一分频时钟及其反相信号来决定该第一输入晶体管对的导通状态。第一电流源电路820包含第一粗调电流电路822(例如：一组电流路径/一可调电流源)与第一细调电流电路824(例如：一组电流路径/一可调电流源)；第一粗调电流电路822用来依据该粗调控制信号提供第一粗调电流(IC1)，第一细调电流电路824用来依据该细调控制信号提供第一细调电流(IF1)，该第一粗调电流与该第一细调电流之和等于该第一电流(I1)。图8b显示第一粗调电流电路822与第一细调电流电路824的一个实施例，其中电压VCN是依实施需求决定的偏压。第一粗调电流电路822包含九套电路(图8b中以“×9”来表示有九套相同的电路，以避免图面过于复杂)，每套电路包含P个电流路径(例如：图8b的ID1[0]～ID1[10]所分别控制的11个电流路径)以并联方式连接，第一细调电流电路824包含Q个电流路径(例如：图8b的ID2[0]～ID2[8]所分别控制的9个电流路径)以并联方式连接，该粗调控制信号用来导通该P个电流路径中的K个电流路径，该细调控制信号用来导通该Q个电流路径中的L个电流路径，该P与该Q的每一个为大于一的整数，该K与该L的每一个为非负整数，该K不大于该P，该L不大于该Q。值得注意的是，当该K/该L愈大，该K/该L个电流路径的电流总和就愈大，从而该第一分频时钟对该输出时钟的产生的贡献就愈大；换言之，该输出时钟的频率就愈接近该第一分频时钟。
第二电流产生电路720的一个实施例如图9a所示，包含第二输入晶体管对910与第二电流源电路920(例如：一组电流路径/一可调电流源)。第二输入晶体管对910耦接于负载电路510与第二电流源电路920之间，用来依据该第二分频时钟及其反相信号来决定该第二输入晶体管对的导通状态，第二电流源电路920包含第二粗调电流电路922(例如：一组电流路径/一可调电流源)与第二细调电流电路924(例如：一组电流路径/一可调电流源)，第一粗调电流电路922用来依据该粗调控制信号的反相信号提供第二粗调电流(IC2)，第二细调电流电路924用来依据该细调控制信号的反相信号提供第二细调电流(IF2)，该第二粗调电流与该第二细调电流之和等于该第二电流。图9b显示第二粗调电流电路922与第二细调电流电路924的一个实施例，第二粗调电流电路922包含九套电路(图9b中以“×9”来表示有九套相同的电路)，每套电路包含P个电流路径以并联方式连接，第二细调电流电路924包含Q个电流路径以并联方式连接，该粗调控制信号的反相信号用来导通该P个电流路径中的(P-K)个电流路径，该细调控制信号的反相信号用来导通该Q个电流路径中的(Q-L)个电流路径。值得注意的是，当该K/该L愈小，该(P-K)/该(Q-L)个电流路径的电流总和就愈大，从而该第二分频时钟对该输出时钟的产生的贡献就愈大；换言之，该输出时钟的频率就愈接近该第二分频时钟。
在一个实施示例中，图8b/图9b的P个电流路径的每一个与第一参考电流电路(未显示于图)形成一电流镜，因此该P个电流路径的每个导通路径的电流是该第一参考电流电路的第一参考电流的镜像电流，该第一参考电流的大小依实施需求而定；类似地，图8b/图9b的Q个电流路径的每一个与第二参考电流电路(未显示于图)形成一电流镜，因此该Q个电流路径的每个导通路径的电流是该第二参考电流电路的第二参考电流的镜像电流，该第二参考电流的大小依实施需求而定；由于电流镜的实施为本领域的通常知识，其细节在此省略。在一个实施示例中，该第一参考电流不小于该第二参考电流的十倍，因此，该第一粗调电流不小于该第一细调电流的十倍，该第二粗调电流不小于该第二细调电流的十倍。在一个实施示例中，该输入时钟与该第一/第二分频时钟的比值为N，该输出时钟的频率是依据下列方程式：下表1显示该目标频率、该输入时钟的频率、该第一/第二分频时钟的频率以及该输出时钟的频率的示例，这些示例仅供参考，并非用以限制本发明的实施范围。
表1
图10显示图5的时钟输出电路530的一个实施例，包含第一电流镜电路1010与第二电流镜电路1020。请参照图10与图6，第一电流镜电路1010耦接于负载电路510与该第二电流镜电路1020之间，用来依据该控制电压输出该输出时钟(CKOUT)。第二电流镜电路1020则耦接于负载电路510与第一电流镜电路1010之间。由于电流镜电路的运作与特性为本领域的通常知识，其细节在此省略。
请注意，在实施为可能的前提下，本领域普通技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，由此增加本发明实施时的弹性。
综上所述，本发明能够通过不同精度的电流控制来达到成本经济且准确的好处。
虽然本发明的实施例如上所述，然而这些实施例并非用来限定本发明，本领域普通技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求书所界定的为准。
附图标记说明
110:锁相环电路
XTAL:参考时钟
PLL1、PLL2、…、PLLN:锁相环电路
CK1、CK2、…、CKN:时钟
210:锁相环电路
220:开环除法器
OPD2、…、OPDN:开环除法器
300:开环分数分频器
310:整数除法器
320:控制电路
330:相位内插器
CKIN:输入时钟
CKA:第一分频时钟
CKB:第二分频时钟
D1:粗调控制信号
D2:细调控制信号
CKOUT:输出时钟
410:整数除法电路
420:延迟电路
422:第一延迟元件
424:第二延迟元件
CKDIV:分频时钟
510:负载电路
520:电流产生电路
530:时钟输出电路
粗调控制信号的反相信号
细调控制信号的反相信号
第一分频时钟的反相信号
第二分频时钟的反相信号
V1:控制电压
V2:电压
M1:第一晶体管
M2:第二晶体管
VDD:高电压端
N1:第一节点
N2:第二节点
710:第一电流产生电路
720:第二电流产生电路
VSS:低电压端
810:第一输入晶体管对
820:第一电流源电路
822:第一粗调电流电路
824:第一细调电流电路
×9:九套相同的电路
I1:第一电流
IC1:第一粗调电流
IF1:第一细调电流
ID1[0]～ID1[10]:粗调控制信号
ID2[0]～ID2[8]:细调控制信号
VCN:偏压
910:第二输入晶体管对
920:第二电流源电路
922:第二粗调电流电路
924:第二细调电流电路
I2:第二电流
IC2:第二粗调电流
IF2:第二细调电流
粗调控制信号的反相信号
细调控制信号的反相信号
1010:第一电流镜电路
1020:第二电流镜电路

Claims (10)

1.一种开环分数分频器，包含：
整数除法器，用来依据目标频率的设定处理输入时钟，以产生第一分频时钟与第二分频时钟；
控制电路，用来依据所述目标频率的设定产生粗调控制信号与细调控制信号；以及
相位内插器，用来依据所述第一分频时钟、所述第二分频时钟、所述粗调控制信号与所述细调控制信号产生输出时钟，其中所述粗调控制信号与所述细调控制信号用来决定第一电流，所述粗调控制信号的反相信号与所述细调控制信号的反相信号用来决定第二电流，所述相位内插器用来依据所述第一分频时钟及其反相信号以及所述第一电流控制所述第一分频时钟对所述输出时钟的产生的贡献，并用来依据所述第二分频时钟及其反相信号以及所述第二电流控制所述第二分频时钟对所述输出时钟的产生的贡献，
其中所述粗调控制信号所控制的电流总量大于所述细调控制信号所控制的电流总量。
2.如权利要求1所述的开环分数分频器，其中所述整数除法器包含：
整数除法电路，用来依据所述目标频率的设定除所述输入时钟以产生分频时钟；以及
延迟电路，用来接收所述分频时钟以输出所述第一分频时钟与所述第二分频时钟，其中所述第一分频时钟与所述第二分频时钟有相同频率与不同相位。
3.如权利要求2所述的开环分数分频器，其中所述延迟电路依据所述输入时钟运作。
4.如权利要求1所述的开环分数分频器，其中所述相位内插器包含：
负载电路，用来与所述第一电流以及所述第二电流共同决定一控制电压；
电流产生电路，包含：
第一电流产生电路，包含：
第一输入晶体管对，耦接于所述负载电路与第一电流源电路之间，用来依据所述第一分频时钟及其反相信号来决定所述第一输入晶体管对的导通状态；以及
所述第一电流源电路，包含：
第一粗调电流电路，用来依据所述粗调控制信号提供第一粗调电流；以及
第一细调电流电路，用来依据所述细调控制信号提供第一细调电流，其中所述第一粗调电流与所述第一细调电流之和等于所述第一电流；
第二电流产生电路，包含：
第二输入晶体管对，耦接于所述负载电路与第二电流源电路之间，用来依据所述第二分频时钟及其反相信号来决定所述第二输入晶体管对的导通状态；以及
所述第二电流源电路，包含：
第二粗调电流电路，用来依据所述粗调控制信号的反相信号提供第二粗调电流；以及
第二细调电流电路，用来依据所述细调控制信号的反相信号提供第二细调电流，其中所述第二粗调电流与所述第二细调电流之和等于所述第二电流；以及
时钟输出电路，耦接所述负载电路，用来依据所述控制电压输出所述输出时钟。
5.如权利要求4所述的开环分数分频器，其中所述时钟输出电路包含第一电流镜电路与第二电流镜电路；所述第一电流镜电路耦接于所述负载电路与所述第二电流镜电路之间，用来依据所述控制电压输出所述输出时钟；所述第二电流镜电路耦接于所述负载电路与所述第一电流镜电路之间。
6.如权利要求4所述的开环分数分频器，其中所述第一粗调电流不小于所述第一细调电流的十倍，所述第二粗调电流不小于所述第二细调电流的十倍。
7.如权利要求4所述的开环分数分频器，其中所述第一粗调电流电路包含P1个电流路径以并联方式连接，所述第一细调电流电路包含Q1个电流路径以并联方式连接，所述粗调控制信号用来导通所述P1个电流路径中的K1个电流路径，所述细调控制信号用来导通所述Q1个电流路径中的L1个电流路径；所述第二粗调电流电路包含P2个电流路径以并联方式连接，所述第二细调电流电路包含Q2个电流路径以并联方式连接，所述粗调控制信号的反相信号用来导通所述P2个电流路径中的K2个电流路径，所述细调控制信号的反相信号用来导通所述Q2个电流路径中的L2个电流路径；所述P1与所述P2均为P，所述Q1与所述Q2均为Q，所述K1为K，所述K2为(P-K)，所述L1为L，所述L2为(Q-L)，所述P与所述Q的每一个为大于一的整数，所述K与所述L的每一个为非负整数，所述K不大于所述P，所述L不大于所述Q。
8.如权利要求7所述的开环分数分频器，其中所述输入时钟与所述第一分频时钟的比值为N，所述输出时钟的频率是依据下列方程式：
9.如权利要求1所述的开环分数分频器，其中所述输入时钟的产生未参考所述输出时钟。
10.如权利要求1所述的开环分数分频器，其中所述控制电路是基于有限状态机设计的数字电路，所述粗调控制信号与所述细调控制信号均为数字信号。
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