JP2001339292A - 高周波周波数合成器用デュアルモジューラスプリスケーラ - Google Patents

高周波周波数合成器用デュアルモジューラスプリスケーラ

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JP2001339292A JP2000261686A JP2000261686A JP2001339292A JP 2001339292 A JP2001339292 A JP 2001339292A JP 2000261686 A JP2000261686 A JP 2000261686A JP 2000261686 A JP2000261686 A JP 2000261686A JP 2001339292 A JP2001339292 A JP 2001339292A
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flop
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Seyo Kin
世 曄 金
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C & S Technology Kk
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  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 高周波周波数合成器用デュアルモジューラス
プリスケーラについて、動作の速度及び消費電力の側面
から改善された特性を得る。 【解決手段】 クロック信号ＣＬＫを発生する電圧制御
発振器と、分周モードを選択するためのモード制御信号
ＭＣを発生するプログラマブルカウンタを備える。クロ
ック信号ＣＬＫに同期してラッチ制御信号ＬＣを生成
し、このラッチ制御信号ＬＣの上昇エッジでクロック信
号ＣＬＫをラッチし、これにより第１の分周モードから
第２の分周モードヘと分周モードを転換するとともに、
クロック信号ＣＬＫを分周して出力する第１の分周部２
００と、第１の分周部２００からの分周信号を所定の分
周比で分周して複数の分周信号を出力する第２の分周部
２２０と、複数の分周信号及びモード制御信号を論理演
算し、第１の分周部２００の分周モードを制御するため
の制御信号ＣＴＲを発生する論理演算手段２４０とを設
ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波周波数合成
器用デュアルモジューラスプリスケーラに関するもので
あって、特に、高速動作が可能であると共に、消費電力
が低減できる高周波周波数合成器用デュアルモジューラ
スプリスケーラに関する。
【０００２】一般に、ＲＦに用いられる周波数合成器
（Frequency Synthesizer）とは、プログラマブルカウ
ンタの値を調整することにより、より広い範囲の周波数
を出力する位相固定ループ（Phase Locked Loop、以
下、「ＰＬＬ」と略称する）であって、主に移動通信の
携帯用個人無線通信、アマチュア無線、航空機などの通
信システムに適用されている。
【０００３】
【従来の技術】図１は、一般の携帯用個人無線通信の受
信機を示すブロック図である。同図に示すように、アン
テナ１を通じて空中網から受信した信号を所定の増幅率
で線形に増幅する低雑音増幅器１０と、可変周波数の発
振信号を生成する可変周波数合成器２０と、低雑音増幅
器１０により増幅された信号の周波数と可変周波数構成
器２０の出力信号の周波数とを混合することにより、中
間周波数の信号を生成する第１のミクサ４０と、上記中
間周波数の信号を所定の増幅率で増幅し出力する中間周
波増幅器６０と、固定周波数の第１及び第２の発振信号
を生成する固定周波数合成器８０と、中間周波増幅器６
０により増幅された信号の周波数と固定周波数合成器８
０の信号の周波数とを混合することにより、第１及び第
２の混合信号を出力する第２のミクサ１００と、上記第
１及び第２の混合信号の低周波帯域のみを通過させ、フ
ィルタリングする低域通過フィルタ１２０と、低域通過
フィルタ１２０によりフィルタリングしたアナログ信号
をディジタル信号に変換し、ベースバンド信号（ＢＢ
Ｓ）を出力するアナログ−ディジタルコンバータ１４０
とで構成される。
【０００４】図２は、一般の周波数合成器２０を説明す
るためのブロック図である。同図に示すように、基準周
波数Ｆｒは、フィードバックされた入力周波数の位相を
検出し、誤差信号電圧を発生する位相検出器２１と、上
記誤差電圧により電荷をポンピングするための電荷ポン
プ２２と、電荷ポンプ２２の出力を積分し、ＰＬＬルー
プゲインを調節するループフィルタ２４と、ループフィ
ルタ２４からの雑音が除去された誤差信号電圧に応答し
て制御された発振周波数の信号Ｆｏをクロック信号（Ｃ
ＬＫ）として出力する電圧制御発振器（ＶＣＯ：Voltag
e Contro11ed Osci11ator）２６と、電圧制御発振器２
６からのクロック信号（ＣＬＫ）に応答し、所定比によ
り分周された周波数信号を出力し、さらに位相検出器２
１への入力としてフィードバックするプログラマブル周
波数分周器２８とで構成される。
【０００５】上記プログラマブル周波数分周器２８は、
フィードバックされたカウント信号ＭＣに応答し、電圧
制御発振器２６から供給するクロック信号ＣＬＫを分周
比の異なる第１及び第２のモードにより分周して出力す
るデュアルモジューラスプリスケーラ（前置分周器）２
８ａと、デュアルモジューラスプリスケーラ２８ａで分
周されたクロックパルス数をカウントし、位相検出器２
１の入力周波数信号として出力する第１のカウンタ２８
ｂと、デュアルモジューラスプリスケーラ２８ａで分周
されたクロックパルス数をカウントし、それによるモー
ド制御信号ＭＣを再びデュアルモジューラスプリスケー
ラ２８ａへ出力する第２のカウンタ２８ｃとで構成され
る。
【０００６】上記周波数合成器２０は、位相検出器２１
と電荷ポンプ２２とプログラマブル周波数分周器２８と
からなるＰＬＬモジュールに、外装のループフィルタ２
４と電圧制御発振器２６とが結合する形態を採る。
【０００７】上記のように構成された周波数合成器にお
いて、出力周波数Ｆｏは、基準周波数Ｆｒにプログラマ
ブル周波数分周器２８により分周された総分周比Ｍを掛
けた値として表されるようになる。
【０００８】上記したように、パルススワロウ方式（Pu
lse Swallow Method）を用いるＦＲの可変周波数合成器
は、総分周比がＭであるプログラマブル周波数分周器２
８、デュアルモジューラスプリスケーラ、第１のカウン
タ及び第２のカウンタ２８ａ，２８ｂ，２８ｃのような
３つの要素からなり、各構成要素のプログラムされたカ
ウントの数の組合によりその出力周波数Ｆｏが決定され
る。
【０００９】ここで、デュアルモジューラスプリスケー
ラ２８ａの分周比をＰとし、第１のカウンタ２８ｂと第
２のカウンタ２８ｃとのカウント数をそれぞれＮとＳと
すると、出力周波数Ｆｏは、次の数式１のように示され
る。
【００１０】（数式１） Ｆｏ＝Ｍ・Ｆｒ ＝（Ｐ・Ｎ＋Ｓ）Ｆｒ ここで、Ｐ＝２n，（ｎ＝１，２，…） Ｓ＝０〜（Ｐ-１） Ｎ≧Ｓである。
【００１１】上記デュアルモジューラスプリスケーラ２
８ａは、最初に電圧制御発振器２６のクロックＣＬＫ周
波数を分周比の異なる第１及び第２のモードに、即ち、
Ｐ又はＰ＋１のように２種類の分周比で分周するように
なるが、電圧制御発振器２６は、周波数合成器において
最も高い周波数により動作するため、デュアルモジュー
ラスプリスケーラ２８ａにも同様に高速の動作が要求さ
れる。
【００１２】上記のような高速動作のためには、多くの
電流が消費され、スプリスケーラ２８ａはＰＬＬモジュ
ール内で消耗される大半の電力を占めるようになる。
【００１３】従って、無線通信用高周波周波数合成器に
おいては、プリスケーラ２８ａの高速及び低電力の動作
が求められている。
【００１４】現在、常用化しているプリスケーラ２８ａ
は、シフトレジスタリング（Shiftregister ring）式に
より具現される。
【００１５】図３は、従来のシフトレジスタリング式を
用いたプリスケーラ２８ａを示すブロック図であって、
同図に示すように、４／５分周比で分周する高速動作の
同期分周器２８ａ−１と３２分周比で分周する低速動作
の非同期分周器２８ａ−２と、論理ゲート２８ａ−３と
に大別される。
【００１６】上記同期分周器２８ａ−１は、電圧制御発
振器２６のクロック信号ＣＬＫに同期する第１乃至第３
のフリップフロップＦＦ１〜ＦＦ３と、第１のフリップ
フロップの出力を反転するインバータＩＮＶと、インバ
ータＩＮＶの出力信号と入力される制御信号ＣＴＲとを
ＮＡＮＤ演算し、第２のフリップフロップＦＦ２の入力
から出力する第１のナンドゲートＮＤ１と、第１及び第
２のフリップフロップＦＦ１,ＦＦ２の出力信号をＮＡ
ＮＤ演算し、第３のフリップフロップＦＦ３の入力から
出力する第２のナンドゲートＮＤ２とで構成される。
【００１７】上記第３のフリップフロップＦＦ３の出力
信号は、第1のフリップフロップＦＦ１の入力によりフ
ィードバックされると共に、非同期分周器２８ａ−２の
同期信号として用いられる。
【００１８】上記非同期分周器２８ａ−２は、出力Ｑを
次端のフリップフロップの同期信号により供給し、反転
出力（／Ｑ）を入力としてフィードバックする５つの２
分周フリップフロップＦＦ４〜ＦＦ８で構成され、上記
第４のフリップフロップＦＦ４は、第３のフリップフロ
ップＦＦ３の出力信号に同期する。
【００１９】上記論理ゲート２８ａ−３は、２分周フリ
ップフロップＦＦ４〜ＦＦ８の出力信号と第２のカウン
タ２８ｃから供給されるモード制御信号ＭＣとの入力を
受け、ＡＮＤ演算するアンドゲート（ＡＮＤ）からな
る。
【００２０】上記のように構成されたシフトレジスタリ
ング式のデュアルモジューラスプリスケーラ２８ａの動
作を図４のタイミング図を引用して説明すると、次のよ
うである。
【００２１】デュアルモジューラスプリスケーラ２８ａ
の分周比は、モード制御信号ＭＣの論理レベルによって
Ｐ又はＰ＋１の分周比が選択される。言換えれば、モー
ド制御信号ＭＣが論理レベル“ロー”である時は、分周
比Ｐが選択され、そうでない時は、分周比Ｐ＋１が選択
される。
【００２２】先ず、Ｐ（＝２7＝１２８）分周の動作
は、リプルカウンタと同様の動作を行なう。即ち、モー
ド制御信号ＭＣが論理レベル“ロー”と選択されると、
デコーダ２８ａ−３のアンドゲートＡＮＤが常にローを
出力するため、制御信号ＣＴＲは論理レベル“ロー”と
なる。なお、該信号が同期分周器２８ａ−１の第１及び
第２のナンドゲートＮＤ１,ＮＤ２に入力されると、こ
れらナンドゲートは論理レベル“ハイ”を出力するよう
になる。結果として、同期分周器２８ａ−１は２つのフ
リップフロップとインバータとで構成された４分周器と
なり、それにより図４に示すように、４クロックサイク
ル（４ＣＬＫ）毎に１サイクルを維持する４分周モード
（／４mode）として動作するようになる。
【００２３】上記同期分周器２８ａ−１の４分周された
出力は３２分周比で分周する非同期分周器２８ａ−２に
同期信号として提供されるため、つまり、非同期分周器
２８ａ−２では１２８分周された信号が得られる。
【００２４】次いで、Ｐ＋１（＝２7＋１＝１２９）分
周の動作は、モード制御信号ＭＣの論理レベルが“ハ
イ”の状態で、非同期分周器２８ａ-２の全てのフリッ
プフロップＦＦ４〜ＦＦ８の出力が論理レベル“ハイ”
となると、制御信号ＣＴＲはクロックＣＬＫの４サイク
ルの問、論理レベル“ハイ”を維持するようになり、な
お、該信号が同期分周器２８ａ−１の第１及び第２のナ
ンドゲートＮＤ１，ＮＤ２に入力されると、ナンドゲー
トがインバータのような動作を行なうようになり、結果
として３つのフリップフロップとインバータとナンドゲ
ートとからなる５分周器となり、それにより図４に示す
ように、４クロックサイクルの間にのみ５分周のモード
（／５mode）で動作するようになる。
【００２５】上記５分周モードの動作結果を４分周モー
ドの場合と比較すると、４分周の論理レベル“ハイ”の
信号が1サイクルだけ遅延された状態と同様となる。該
信号を次端の非同期分周器２８ａ−２に渡すと１クロッ
クサイクル（１ＣＬＫ）が遅延され、結局１２９分周の
信号が得られる。
【００２６】しかし、前述したような従来のデュアルモ
ジューラスプリスケーラにおいては、高速の電圧制御発
振器の出力周波数により動作するフリップフロップが複
数個、即ち、第１乃至第３のフリップフロップとなり、
各フリップフロップで消耗される電力が大きく、且つ、
各駆動すべき負荷容量も大きいため、電圧制御発振器の
駆動能力が制限され、それだけの多くの電力が要求され
る。なお、第１のフリップフロップが駆動すべき負荷容
量も一般の非同期分周器の構造に比べて大きくなる。
【００２７】なお、従来のデュアルモジューラスプリス
ケーラにおいては、Ｐ＋１分周を作り出すための同期分
周器の論理ゲートが遅延成分として作用するようにな
る。即ち、第１のフリップフロップで発生する遅延とイ
ンバータ及び第１のナンドゲートから発生する遅延と
が、クロックの1サイクルの間に下の数式２の関係が成
立すると、正しいＰ＋１分周の動作を行なうことができ
る。
【００２８】（数式２） ｔdFF1＋ｔdINV＋ｔdND1＜Ｔ ここで、Ｔはクロックの周期、ｔdFF1は第１のフリップ
フロップの遅延時間、ｔdINVはインバータの遅延時間、
ｔdND1は第１のナンドゲートの遅延時間をそれぞれ示
す。
【００２９】なお、従来の技術において、同期分周器の
遅延は非同期分周器のそれより２倍近く発生するように
なる。
【００３０】
【発明が解決しようとする課題】上記の問題を解決する
ため、本発明の目的は、ラッチ制御信号がイネーブルさ
れ、区間の間には選択的ラッチにより自分のフィードバ
ック信号をラッチするようにし、それ以外の区間では、
電圧制御発振器から提供されるクロックパルスをそのま
ま通過させるようにする選択的ラッチ技術を用いて、位
相固定ループ（ＰＬＬ）モジュールの構成要素の中の１
つであるデュアルモジューラスプリスケーラを具現する
ことにより、動作の速度及び消費電力の側面から改善さ
れた特性を得ることができる高周波周波数合成器用デュ
アルモジューラスプリスケーラを提供することにある。
【００３１】
【課題を解決するための手段】上記目的を達成するため
の本発明のデュアルモジューラスプリスケーラは、クロ
ック信号を発生する電圧制御発振器と、分周モードを選
択するためのモード制御信号を発生するプログラマブル
カウンタを備えたデュアルモジューラスプリスケーラに
おいて、上記クロック信号に同期され、ラッチ制御信号
を生成し、上記生成されたラッチ制御信号の上昇エッジ
で上記クロック信号をラッチし、なお、上記クロック信
号をラッチすることにより、第１の分周モードから第２
の分周モードヘと分周モードを転換するとともに、上記
クロック信号を分周して出力する第１の分周手段；上記
第１の分周手段からの分周信号を所定の分周比で分周
し、分周された複数の分周信号を出力する第２の分周手
段；及び上記複数の分周信号及びモード制御信号を論理
演算し、第１の分周手段の分周モードを制御するための
制御信号を発生する論理演算手段を備えることを特徴と
する。
【００３２】
【発明の実施の形態】以下、本発明による具体的な実施
例を、添付の図面を用いて詳細に説明する。従来例とし
て説明した部分と同一部分は同一符号で示し説明も省略
する。
【００３３】図５は、本発明の実施例によるデュアルモ
ジューラスプリスケーラを説明するためのブロック図で
ある。参照符号ＣＬＫは、電圧制御発振器２６から供給
するクロック信号を、ＭＣは分周モードを選択するため
にプログラマブルカウンタから供給するモード制御信号
をそれぞれ示す。
【００３４】上記デュアルモジューラスプリスケーラ
は、クロック信号ＣＬＫに同期され、ラッチ制御信号Ｌ
Ｃを生成し、また、上記生成されたラッチ制御信号ＬＣ
の上昇エッジで上記クロック信号ＣＬＫの所定のサイク
ル区間の間に上記クロック信号ＣＬＫを選択的にラッチ
し、さらにクロック信号ＣＬＫをラッチすることにより
第１の分周モードから第２の分周モードヘと分周モード
を転換するとともに、上記クロック信号を分周して出力
する第１の分周部２００と、第１の分周部２００からの
分周信号を所定の分周比で分周し、複数の分周信号ＤＳ
４〜ＤＳ８を出力する第２の分周部２２０と、上記複数
の分周信号ＤＳ４〜ＤＳ８とモード制御信号ＭＣを論理
演算することにより、第１の分周部２００の分周モード
を制御するための制御信号ＣＴＲを発生し、第１の分周
部２００に供給する論理演算部２４０とで構成される。
【００３５】上記第１の分周部２００は、クロック信号
ＣＬＫに同期してラッチ制御信号ＬＣを発生する第１の
フリップフロップＦＦ１と、上記ラッチ制御信号ＬＣの
上昇エッジでクロック信号ＣＬＫの所定のサイクル区間
の間にクロック信号ＣＬＫを選択的にラッチするラッチ
Ｌ１と、ラッチＬ１の出力信号を所定の分周比で分周
し、第１の分周信号ＤＳ１を出力する第２のフリップフ
ロップＦＦ２と、第２のフリップフロップＦＦ２の出力
信号を所定の分周比で分周し、出力端Ｉ,Ｑを通じて第
２及び第３の分周信号ＤＳ２、ＤＳ３を出力する第３の
フリップフロップＦＦ３と、上記第２及び第３の分周信
号ＤＳ２、ＤＳ３及び論理演算部２４０からの制御信号
ＣＴＲをＡＮＤ演算し、第１のフリップフロップＦＦ１
の入力端Ｄへ出力する第１のアンドゲートＡＮＤ１とで
構成される。
【００３６】上記ラッチＬ１は、出力端Ｑを通じてラッ
チ信号ＳＬを出力し、自分の第１の入力端ａにフィード
バックし、クロック信号ＣＬＫを第２の入力端ｂに入力
を受ける。
【００３７】上記第２のフリップフロップＦＦ２は、ラ
ッチＬ１の出力信号ＳＬの下降エッジに応答し、ラッチ
Ｌ１の出力信号ＳＬを２分周することにより、第１の分
周信号ＤＳ１を発生し、さらに第１の分周信号ＤＳ１の
反転出力信号を反転出力端Ｑｂを通じて自分の入力端Ｄ
にフィードバックする。
【００３８】上記第３のフリップフロップＦＦ３は、第
１の分周信号ＤＳ１の下降エッジに応答し、第１の分周
信号ＤＳ１を２分周した第２の分周信号ＤＳ２と上記第
１の分周信号ＤＳ１とを半サイクル程遅延した第２の分
周信号ＤＳ２を出力し、なお、第１の分周信号ＤＳ１の
反転した出力信号を、反転出力端Ｑｂを通じて出力し、
自分の入力にフィードバックする。
【００３９】上記第２の分周部２２０は、上記第２の分
周信号ＤＳ２を所定の分周比で順次分周し、上記複数の
分周信号ＤＳ４〜ＤＳ８を出力する複数のフリップフロ
ップＦＦ４〜ＦＦ８からなり、上記複数のフリップフロ
ップＦＦ４〜ＦＦ８は、それぞれが非同期方式で出力信
号を次端のフリップフロップの同期信号の入力端Ｃへ出
力し、反転出力信号を反転出力端Ｑｂを通じて出力し、
なお、自分の入力端Ｄにフィードバックする。
【００４０】上記論理演算部２４０は、第２の分周部２
２０からの複数の分周信号ＤＳ３〜ＤＳ７と上記モード
制御信号ＭＣをＡＮＤ演算するアンドゲートＡＮＤ２と
で構成される。
【００４１】図６は、本発明の実施例による選択的なラ
ッチＬ１を示した詳細回路図である。参照符号Ｂ１は、
第１のバイアス電圧の入力端、Ｂ２は第２のバイアス電
圧の入力端、ＭＰ1及びＭＰ２は、ＰＭＯＳトランジス
タ、ＭＮ１〜ＭＮ７は、ＮＭＯＳトランジスタ、ａは第
１の入力端子、ａｂは反転した第１の入力端子、ｂは第
２の入力端子、ｂｂは反転した第２の入力端子、ｃは第
３の入力端子、ｃｂは反転した第３の入力端子、Ｑは出
力端子、Ｑｂは反転した出力端子をそれぞれ示す。
【００４２】上記選択的なラッチＬ１は、カレントモー
ドロジック（ＣＭＬ：Current-ModeLogic）のような構
造で、差動入出力端子を有し、出力端ＱはＮＭＯＳトラ
ンジスタＭＮ１のゲート端に結合され、反転した出力端
ＱはＮＭＯＳトランジスタＭＮ２のゲート端に結合さ
れ、なお、出力端ＱはＮＭＯＳトランジスタＭＮ２のゲ
ート端に結合され、反転した出力端ＱｂはＮＭＯＳトラ
ンジスタＭＮ１のゲート端に結合されることにより、フ
ィードバック回路を形成する。
【００４３】図７は、本発明の実施例によるサンプルの
フリップフロップである第1のフリップフロップＦＦ１
と２分周器のフリップフロップＦＦ２、ＦＦ３、ＦＦ
４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８とを示す詳細回路
図である。参照符号Ｂ１は、第１のバイアス電圧入力
端、Ｂ２は、第２のバイアス電圧入力端、ＭＰ３〜ＭＰ
６は、ＰＭＯＳトランジスタ、ＭＮ８〜ＭＮ２１は、Ｎ
ＭＯＳトランジスタ、Ｄは、入力端子、Ｄｂは、反転し
た入力端子、Ｑは、出力端子、Ｑｂは、反転出力端子、
ｃｋは、クロック信号の入力端子、ｃｋｂは、反転した
クロック信号の入力端子をそれぞれ示す。
【００４４】上記２分周器フリップフロップは、マスタ
（master）ラッチとスレーブ（s1ave）ラッチとからな
り、各ラッチは、カレントモードロジック（ＣＭＬ）の
ように設計され、入出力端子は全て差動形態を有し、な
お、設計されたフリップフロップの出力端子Ｑと反転出
力端子Ｑｂとをそれぞれ反転入力端子Ｄｂと入力端子Ｄ
とに連結することにより得られる。
【００４５】上記のように構成された２分周器のフリッ
プフロップＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、
ＦＦ７、ＦＦ８は、クロック信号ＣＬＫが論理レベル
“ハイ”となると、トランスペアレントモード（Transp
arent Mode）となり、クロック信号ＣＬＫが論理レベル
“ロー”となるとラッチモードに動作するようになる。
【００４６】ラッチＬ１は、上記の２分周器に用いられ
たものと同様のフリップフロップを用いるが、該フリッ
プフロップは２つの機能を行なう。
【００４７】先ず、非同期して発生する第１のアンドゲ
ートＡＮＤ１の出力信号をクロック信号に同期させる機
能を行なう。
【００４８】次に、第３のフリップフロップＦＦ３の出
力が論理レベル“ハイ”となると、結果の第１のアンド
ゲートＡＮＤ１の出力信号をサンプリングし、クロック
信号に対して１サイクルだけ遅延させる機能を行なう。
【００４９】もし、第１のフリップフロップＦＦ１がな
かったら、第１のアンドゲートＡＮＤ１の出力信号によ
りクロック信号ＣＬＫをラッチしたとき、ラッチＬ１の
出力はその瞬間の値を維持するようになるからである。
【００５０】図８は、本発明の実施例による第１のフリ
ップフロップＦＦ１のラッチ信号ＬＣの遅延動作を説明
するためのタイミング図である。参照符号ＴCLKは、ラ
ッチ制御信号ＬＣの下降エッジを作るクロック信号ＣＬ
Ｋの降下時間を、ＴLCは、ラッチ制御信号ＬＣの上昇温
度をそれぞれ示す。
【００５１】上記の理由は、図８に示すように、ラッチ
動作を解除するためのラッチ制御信号ＬＣの下降エッジ
は、結局ラッチ動作を始めさせたクロック信号の下降エ
ッジが作られる前にクロック信号ＣＬＫそのものをラッ
チしてしまうと、結局ラッチ動作を解除することができ
なくなるからである。
【００５２】従って、前述のようなラッチ動作を終了す
るためのクロック信号ＣＬＫの下降エッジが作られるた
めには、第１のアンドゲートＡＮＤ１の出力信号を１サ
イクルだけ遅延しなければならない。即ち、下の数式３
の関係が成立しなければならない。
【００５３】（数式３） ＴCLK＜ＴLC 図９は、本発明の実施例による第１のアンドゲートＡＮ
Ｄ１及び第２のアンドゲートＡＮＤ２を構成するアンド
ゲートのいずれかを示す詳細回路図である。参照符号Ｂ
1は、第１のバイアス電圧の入力端、Ｂ２は、第２のバ
イアス電圧の入力端、ＭＰ７及びＭＰ８は、ＰＭＯＳト
ランジスタ、ＭＮ２２及至ＭＮ２７は、ＮＭＯＳトラン
ジスタ、ａとｂは、第１及び第２の入力端子、ａｂとｂ
ｂは、反転第１の入力端子と反転第２の入力端子を、Ｑ
は、出力端子、Ｑｂは、反転した出力端子をそれぞれ示
す。
【００５４】図９は、単一のアンドゲートを示している
が、本発明の実施例では２つのアンドゲートが結合さ
れ、第１のアンドゲートＡＮＤ１を構成するようにな
り、更に、５つのアンドゲートが結合され、第２のアン
ドゲートを構成するようになる。
【００５５】上記のように構成された本発明の実施例の
動作を図９乃至図１２のタイミング図を引用して説明す
ると、次のようである。
【００５６】図１０は、本発明の実施例によるデュアル
モジューラスプリスケーラの分周モード動作を説明する
ためのタイミング図である。
【００５７】図１０に示すように、クロック信号ＣＬＫ
が第１の分周部２００のラッチＬ１に供給されるとき、
第１のアンドゲートＡＮＤ１が論理レベル“ロー”の出
力信号ＤＴＲを発生すると、第１のフリップフロップＦ
Ｆ１から供給するラッチ制御信号ＬＣに応答し、ラッチ
Ｌ１は、入力されるクロック信号ＣＬＫをそのまま通過
させ、次端の２分周器の第２のフリップフロップＦＦ２
の同期信号入力端に供給する。
【００５８】それに対して、クロック信号が供給されて
いる状態で、第１のアンドゲートＡＮＤ１の出力信号Ｄ
ＴＲが論理レベル“ロー”から“ハイ”へと遷移する
と、ラッチＬ１は、第１のアンドゲートＡＮＤ１の出力
信号ＤＴＲが論理レベル“ハイ”を維持する区間で先行
のクロック信号をラッチし、これにより論理レベル“ロ
ー"の出力信号ＳＬを発生し、次端の第２のフリップフ
ロップＦＦ２の同期信号入力端に供給する。
【００５９】従って、本発明の実施例では、アンドゲー
トＡＮＤ１の出力信号ＤＴＲが論理レベル“ハイ”を維
持する区間において、ラッチＬ１は、図９の点線で示さ
れたクロック信号のポジティブ（Positive）パルスＡを
スフローインク（Swa11owing）し、次端の第２のフリッ
プフロップＦＦ２の同期信号入力端に供給する。ここ
で、スワロウ（Swallow）は、クロックパルスの除去を
意味する。
【００６０】一方、第２のフリップフロップＦＦ２は、
ラッチＬ１から供給される信号を２分周し、その分周し
た信号を第３のフリップフロップＦＦ３の同期信号入力
端に供給する。
【００６１】上記第２及び第３のフリップフロップＦＦ
２、ＦＦ３は、それぞれ供給信号を２分周する分周機能
を行なうため、アンドゲートＡＮＤ１の出力信号ＤＴＲ
が論理レベル“ロー”を維持するとき、第１の分周器２
００の第３のフリップフロップＦＦ３は、タイミング区
間Ｔ1の間に４（Ｐ＝４）分周信号を生成する第１の分
周モードに動作するようになり、それに対してアンドゲ
ートＡＮＤ１の出力信号ＤＴＲが論理レベル“ハイ”と
イネーブルされるとき、第１の分周器２００は、タイミ
ング区間Ｔ２の間にＰ＋１だけ分周された信号、即ち５
分周信号を生成する第２の分周モードに動作するように
なる。
【００６２】本発明の実施例により、第３のフリップフ
ロップＦＦ３は、４分周された第２の分周信号ＤＳ２
と、第２の分周信号ＤＳ２を半周期遅延した第３の分周
信号ＤＳ３とを生成してアンドゲートＡＮＤ１に供給
し、なお、第２の分周信号ＤＳ２を同期信号として第２
の分周部２２０の第４のフリップフロップＦＦ４の同期
信号入力端に供給する。
【００６３】本発明の実施例により、第２の分周部２２
０を構成する複数のフリップフロップＦＦ４〜ＦＦ８
は、それぞれ２分周の分周器として非同期方式で分周動
作を行なう。
【００６４】第２の分周部２２０において、第４のフリ
ップフロップＦＦ４は、第２の分周信号ＤＳ２を２分周
して分周信号ＤＳ３を出力し、それを第5のフリップフ
ロップＦＦ５の同期信号入力端に供給する。第５乃至第
８のフリップフロップＦＦ５〜ＦＦ８は、第４のフリッ
プフロップＦＦ４と同一の分周動作を行ない、分周信号
ＤＳ４〜ＤＳ８を出力するが、第８のフリップフロップ
ＦＦ８の分周信号ＤＳ８は、図１の第１及び第２のカウ
ンタ２８ｂ，２８ｃに供給される。
【００６５】一方、論理演算部２４０の第２のアンドゲ
ートＡＮＤ２は、上記第２のカウンタ２８ｃからモード
制御信号ＭＣの入力を受け、また、第２の分周部２２０
から分周信号ＤＳ４〜ＤＳ８の入力を受け、該入力信号
をアンド演算して制御信号ＣＴＲを生成する。
【００６６】図１１は、本発明の実施例によるパルスス
ワロインク過程を示すタイミング図である。同図に示す
ように、制御信号ＣＴＲが論理レベル“ハイ”の区間に
おいて第２の分周信号ＤＳ２と第３の分周信号ＤＳ３と
が論理レベル“ハイ”であるとき、第１のアンドゲート
ＡＮＤ１は１クロックサイクルの間に論理レベル“ハ
イ”の信号ＤＴＲを出力し、この信号は、クロック信号
ＣＬＫにより同期する第１のフリップフロップＦＦ１の
入力端Ｄに供給され、さらに第１のフリップフロップＦ
Ｆ１で所定時間遅延された後、ラッチ制御信号ＬＣとし
てラッチＬ１の同期信号入力端ｃに印加される。
【００６７】そうすると、ラッチＬ１は、ラッチ制御信
号ＬＣの上昇エッジに同期し、供給されたクロック信号
ＣＬＫをラッチするようになる。この際、ラッチ制御信
号LＣは、クロック信号ＣＬＫの１周期の間にのみ論理
レベル“ハイ”を維持するため、結局クロック信号ＣＬ
Ｋのパルスの１つを除去し、Ｐ＋１分周を得ることがで
きるようになる。
【００６８】一方、図１１に示すように、ラッチＬ１の
出力信号ＳＬは、ｔd1だけ遅延され、第２のフリップフ
ロップＦＦ２により分周された分周信号ＤＳ１は、第２
のフリップフロップＦＦ２の出力信号ＳＬの下降エッジ
に対してｔd2だけ遅延され、また、第３のフリップフロ
ップＦＦ３の分周信号ＤＳ２は、第２のフリップフロッ
プＦＦ３の分周信号ＤＳ１の下降エッジに対してｔd3だ
け遅延され、アンドゲートＡＮＤ１の出力信号ＤＴＲ
は、第３のフリップフロップの分周信号ＤＳ３の上昇エ
ッジに対してｔd4だけ遅延され、また、ラッチ制御信号
ＬＣは、アンドゲートＡＮＤ１の出力信号ＤＴＲが論理
レベル“ハイ”を維持する区間において、供給されるク
ロック信号の下降エッジに対ｔd5だけ遅延されるため、
本発明の実施例では、アンドゲートＡＮＤから出力信号
が出るまでｔd1＋ｔd2＋ｔd3＋ｔd4だけの伝播遅延が発
生する。しかしながら本発明の実施例では、ラッチＬ１
でクロック信号ＣＬＫにより再び同期化するため、結果
としてｔd5だけが重要な伝播遅延として表されるように
なる。もし、パルススワロウロジックのラッチＬ１がク
ロック信号のポジティブパルスしか除去できないとする
と、正しいデュアルモジューラスプリスケーラの動作の
ためには、下の数式４の関係を満たさなければならな
い。
【００６９】（数式４） ｔd5＜Ｔ／２ ここで、ｔd5は、ラッチ制御信号ＬＣの遅延時間、Ｔ
は、クロック信号ＣＬＫの周期をそれぞれ示す。
【００７０】しかしながら、上記数式４に示す条件は、
プロセス変化などの問題によりなかなか保障できない
が、本発明では、上記の条件が満たされなくてもデュア
ルモジューラスプリスケーラの動作に影響を及ばない。
即ち、第１のフリップフロップＦＦ１の伝播遅延ｔd5が
Ｔ／２より大きくても、ラッチＬ１は、単に第１のフリ
ップフロップＦＦ１の出力信号がイネーブルされた時
に、フィードバックされた自分の信号を、論理レベル
“ハイ”又は“ロー”のいずれの場合であっても、ちょ
うどそのときに論理レベルをラッチするものであるた
め、常にクロック信号ＣＬＫの１パルスを除去すること
ができる。こうした選択的なラッチ技術を用いる場合、
クロック信号ＣＬＫのパルスをポジティブ及びネガチブ
のいずれをもスワロイングすることができる。
【００７１】従って、伝播遅延は、動作において待機時
間（Latency）としてのみ働き、さらに、全体的な動作
において一定の待機時間を有するようになるものである
ため、本発明の実施例は、周期的なＰ＋１分周動作を得
ることができるようになる。
【００７２】一方、本発明の実施例によりラッチＬ１の
ラッチ動作は、図１１に示すように、ラッチ制御信号Ｌ
Ｃの上昇エッジからｔd6だけ遅延した時点から初め、ラ
ッチ制御信号ｌｃの下降エッジで所定時間遅延した後終
了する。
【００７３】図１２は、本発明の実施例によるポジティ
ブクロックパルスのスワロイング過程を示すタイミング
図であり、図１３は、本発明の実施例によるネガチブク
ロックパルスのスワロイング過程を示すタイミング図で
あって、前述したクロックパルススワロイング過程から
容易に理解され得るため、以下その詳細な説明は省略す
る。
【００７４】図１４は、本発明の実施例によるアンドゲ
ートＡＮＤ１の出力信号ＤＴＲと第１のフリップフロッ
プＦＦ１のラッチ制御信号ＬＣとを示す波形図であっ
て、図示したように、ラッチ制御信号ＬＣは、アンドゲ
ートＡＮＤ１の出力信号ＤＴＲに対して１サイクル遅延
して示されている。
【００７５】図１５は、本発明の実施例によるラッチＬ
１の出力信号ＳＬを示す波形であり、クロック信号ＣＬ
Ｋが論理レベル“ハイ”から“ロー”の状態へとラッチ
されることが分かる。
【００７６】図１６は、本発明の実施例による第１の分
周モードの動作時の分周信号を示す波形図であって２分
周、４分周及び８分周された分周信号を示す。
【００７７】図１７は、本発明の実施例による第２の分
周モードの動作時の分周信号を示す波形図であって３分
周、５分周及び９分周された分周信号を示す。
【００７８】図１８は、本発明の実施例によるデュアル
モジューラスプリスケーラの最終の出力信号を示す波形
図であって、同図でデュアルモジューラスプリスケーラ
の分周比を決定するモード制御信号ＭＣにより分周比が
異なっていることが分かる。即ち、モード制御信号ＭＣ
が論理レベル“ハイ”の区間では、Ｐ分周、即ち１２８
分周に動作し、それによりクロック信号ＣＬＫをラッチ
する必要がないため、第１のフリップフロップＦＦ１の
出力信号は現れない。それに対して、モード制御１８信
号ＭＣが論理レベル“ロー”となると、Ｐ＋１分周、即
ち１２９分周に動作を行なわなければならないため１２
９分局毎に１回ずつ第１のフリップフロップＦＦ１の出
力信号がイネーブルされることが分かる。
【００７９】図１９は、従来のシフトリング方式のデュ
アルモジューラスプリスケーラと、本発明の非同期構造
のデュアルモジューラスプリスケーラとの間の動作速度
を比較したシミュレーションの結果を示す図であって、
電源電圧Ｖｄｄに対する動作周波数Ｆの変化を示してい
る。
【００８０】同図で、電源電圧Ｖｄｄが２.７Ｖである
場合に、従来の技術では２.９ＧＨｚの最大の動作周波
数を、本発明の技術では３.２ＧＨｚの最大の動作周波
数を示していることが分かる。
【００８１】なお、消費電力を比較してみると、２.６
ＧＨｚのような動作周波数にて、従来の技術では２８.
３ｍＷを、本発明の技術では２２.６ｍＷを示している
ことが分かる。
【００８２】従って、本発明では、従来の技術に比べ動
作の速度及び消費電力のいずれの側面からも改善された
特性が得られることが分かる。
【００８３】従って、今後制限された資源の周波数を利
用するにおいて、段々高くなっている周波数の帯域と、
それによる消費電力の増加は避けられるようになるが、
本発明を高周波帯域のＰＬＬモジュールに適用する場
合、最大１７％の動作の速度の向上と、２０％の消費電
力の減少を図ることができる。
【００８４】上記では４／５分周器及び３２分周器など
の本発明の特定した実施例が説明及び図示されたが、本
発明が当業者により多様に変形し、実施される可能性が
あることは言うまでもない。
【００８５】このような変形した実施例は、本発明の技
術的思想や展望から個別に理解されてはならず、こうし
た変形した実施例は、本発明の添付した特許請求の範囲
に属するものである。
【００８６】
【発明の効果】以上、説明したように、本発明では、ラ
ッチ制御信号がイネーブルされる区間の間には選択的ラ
ッチにより自分のフィードバック信号をラッチするよう
にし、それ以外の区間では、電圧制御発振器から提供さ
れるクロックパルスをそのまま通過させるようにする選
択的ラッチ技術を用いて、デュアルモジューラスプリス
ケーラを具現することにより、動作の速度及び消費電力
の側面から改善された特性を得ることができる効果があ
り、更に、クロック信号のポジティブパルスとネガチブ
のパルスとのいずれも除去可能とすることにより、非同
期構造から発生する伝達遅延の問題を解決することがで
きる効果をもある。
【図面の簡単な説明】
【図１】携帯用個人無線通信端末機の受信機を示すブロ
ック図である。
【図２】一般の周波数合成器を説明するためのブロック
図である。
【図３】従来のシフトレジスタリング方式を用いたデュ
アルモジューラスプリスケーラを示すブロック図であ
る。
【図４】従来のデュアルモジューラスプリスケーラの動
作を説明するためのタイミング図である。
【図５】本発明の実施例によるデュアルモジューラスプ
リスケーラを示すブロック図である。
【図６】本発明の実施例による選択的なラッチを示す詳
細回路図である。
【図７】本発明の実施例による２分周器フリップフロッ
プと第１のフリップフロップを示す詳細回路図である。
【図８】本発明の実施例による第１のフリップフロップ
出力信号の遅延動作を説明するためのタイミング図であ
る。
【図９】本発明の実施例による第１及び第２のアンドゲ
ートを構成する１つのアンドゲートを示す詳細回路図で
ある。
【図１０】本発明の実施例によるデュアルモジューラス
プリスケーラの分周モード動作を説明するためのタイミ
ング図である。
【図１１】本発明の実施例によるクロックパルススワロ
イング過程を示すタイミング図である。
【図１２】本発明の実施例によるポジティブクロックパ
ルスのスワロイング過程を示すタイミング図である。
【図１３】本発明の実施例によるネガチブクロックパル
スのスワロイング過程を示すタイミング図である。
【図１４】本発明の実施例によるラッチ制御信号を示す
波形図である。
【図１５】本発明の実施例による選択的なラッチの出力
を示す波形図である。
【図１６】本発明の実施例による第１の分周モードの動
作時における分周信号を示す波形図である。
【図１７】本発明の実施例による第２の分周モードの動
作時における分周信号を示す波形図である。
【図１８】本発明の実施例によるデュアルモジューラス
プリスケーラの出力波形を示す波形図である。
【図１９】本発明の実施例によるデュアルモジューラス
プリスケーラの動作速度の比較を示す図である。
【符号の説明】
２６：電圧制御発振器 ２００：第１の分周手段（第１の分周部） ２２０：第２の分周手段（第２の分周部） ２４０：論理演算手段（論理演算部） Ｌ１：ラッチ ＦＦ１：第１のフリップフロップ ＦＦ２：第２のフリップフロップ ＦＦ３：第３のフリップフロップ ＦＦ４〜ＦＦ８：複数のフリップフロップ ＡＮＤ１：第１のアンドゲート ＡＮＤ２：アンドゲート（第２のアンドゲート） ＣＬＫ：クロック信号 ＣＴＲ：制御信号 ＬＣ：ラッチ制御信号 ＭＣ：モード制御信号

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号を発生する電圧制御発振器
    と、分周モードを選択するためのモード制御信号を発生
    するプログラマブルカウンタを備えたデュアルモジュー
    ラスプリスケーラにおいて、 上記クロック信号に同期され、ラッチ制御信号を生成
    し、上記生成されたラッチ制御信号の上昇エッジで上記
    クロック信号をラッチし、なお、上記クロック信号をラ
    ッチすることにより、第１の分周モードから第２の分周
    モードヘと分周モードを転換するとともに、上記クロッ
    ク信号を分周して出力する第１の分周手段と、 上記第１の分周手段からの分周信号を所定の分周比で分
    周し、分周された複数の分周信号を出力する第２の分周
    手段と、上記複数の分周信号及びモード制御信号を論理
    演算し、第１の分周手段の分周モードを制御するための
    制御信号を発生する論理演算手段とを備えることを特徴
    とする高周波周波数合成器用デュアルモジューラスプリ
    スケーラ。
  2. 【請求項２】 上記第１の分周手段は、上記クロック信
    号に同期してラッチ制御信号を発生する第１のフリップ
    フロップと、上記ラッチ制御信号の上昇エッジでクロッ
    ク信号の所定のサイクル区間の間にクロック信号を選択
    的にラッチするラッチと、ラッチの出力信号を所定の分
    周比で分周し、第１の分周信号を出力する第２のフリッ
    プフロップと、上記第１の分周信号を所定の分周比で分
    周し、第２及び第３の分周信号を出力する第３のフリッ
    プフロップと、上記第２及び第３の分周信号及び上記論
    理演算手段からの制御信号をＡＮＤ演算し、上記第１の
    フリップフロップの入力端へ出力する第１のアンドゲー
    トとで構成されることを特徴とする請求項１に記載の高
    周波周波数合成器用デュアルモジューラスプリスケー
    ラ。
  3. 【請求項３】 上記ラッチは、出力信号を自分の入力と
    してフィードバックすることを特徴とする請求項２に記
    載の高周波周波数合成器用デュアルモジューラスプリス
    ケーラ。
  4. 【請求項４】 上記第２のフリップフロップは、上記ラ
    ッチの出力信号の下降エッジに応答し、上記ラッチの出
    力信号を２分周した第１の分周信号を発生することを特
    徴とする請求項２に記載の高周波周波数合成器用デュア
    ルモジューラスプリスケーラ。
  5. 【請求項５】 上記第２のフリップフロップは、反転出
    力信号を自分の入力としてフィードバックすることを特
    徴とする請求項２に記載の高周波周波数合成器用デュア
    ルモジューラスプリスケーラ。
  6. 【請求項６】 上記第３のフリップフロップは、上記第
    １の分周信号の下降エッジに応答し、上記第１の分周信
    号を２分周した第２の分周信号と、上記第２の分周信号
    を半周期だけ遅延した第３の分周信号とを出力すること
    を特徴とする請求項２に記載の高周波周波数合成器用デ
    ュアルモジューラスプリスケーラ。
  7. 【請求項７】 上記第３のフリップフロップは、上記第
    １の分周信号の反転出力信号を自分の入力としてフィー
    ドバックすることを特徴とする請求項２に記載の高周波
    周波数合成器用デュアルモジューラスプリスケーラ。
  8. 【請求項８】 上記第２の分周手段は、上記第２の分周
    信号を所定の分周比で順次に分周し、上記複数の分周信
    号を出力する複数のフリップフロップで構成されること
    を特徴とする請求項２に記載の高周波周波数合成器用デ
    ュアルモジューラスプリスケーラ。
  9. 【請求項９】 上記複数のフリップフロップは、それぞ
    れが出力信号を次端のフリップフロップの同期信号入力
    端に出力し、反転出力信号を自分の入力端にフィードバ
    ックすることを特徴とする請求項７に記載の高周波周波
    数合成器用デュアルモジューラスプリスケーラ。
  10. 【請求項１０】 上記第１の分周手段は、上記第１のア
    ンドゲートの出力信号が第１の論理レベル状態であると
    き、４分周モード動作を行ない、また、上記第１のアン
    ドゲートの出力信号が第２の論理レベルにイネーブルさ
    れるときには、５分周モード動作を行なうことを特徴と
    する請求項２に記載の高周波周波数合成器用デュアルモ
    ジューラスプリスケーラ。
  11. 【請求項１１】 上記論理演算手段は、上記第２の分周
    手段からの複数の分周信号と上記モード制御信号とをＡ
    ＮＤ演算するアンドゲートで構成されることを特徴とす
    る請求項１に記載の高周波周波数合成器用デュアルモジ
    ューラスプリスケーラ。
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