KR100666475B1 - 고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및분주 방법 - Google Patents

고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및분주 방법 Download PDF

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Abstract

고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및 분주 방법 개시된다.듀얼 모듈러스 프리스케일러는 주파수 분할부, 및 주파수 분할비 조절부를 구비한다. 주파수 분할부는 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 프리스케일된 신호를 출력한다. 주파수 분할비 조절부는 카운트 신호와 프리스케일된 신호에 응답하여 주파수 분할부의 분할비를 결정한다. 따라서, 듀얼 모듈러스 프리스케일러를 구비한 분주기는 회로 구조가 간단하고 동작속도가 빠르기 때문에 수 GHz로 동작하는 PLL 시스템에 사용이 가능하다.

Description

고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및 분주 방법{DIVIDER WITH HIGH SPEED DUAL MODULUS PRE-SCALER AND DIVIDING METHOD THEREOF}
도 1은 종래의 PLL 회로의 블록도이다.
도 2는 도 1의 분주기를 구성하는 종래의 듀얼 모듈러스 프리스케일러의 일례를 나타내는 도면이다.
도 3은 본 발명에 따른 분주기를 나타내는 블록도이다.
도 4는 도 3의 분주기 내에 있는 듀얼 모듈러스 프리스케일러의 일례를 나타내는 도면이다.
도 5는 제어신호(SCON)가 "로우" 상태일 때 도 4의 듀얼 모듈러스 프리스케일러에 대한 타이밍도이다.
도 6은 제어신호(SCON)가 "하이" 상태일 때 도 4의 듀얼 모듈러스 프리스케일러에 대한 타이밍도이다.
도 7은 도 3의 분주기 내에 있는 듀얼 모듈러스 프리스케일러의 다른 일례를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 위상/주파수 검출기 200 : 차지펌프
300 : 루프필터 400 : VCO
500 : 분주기 520 : 듀얼 모듈러스 프리스케일러
521 : 주파수 분할부 526 : 주파수 분할비 조절부
540 : 고정 분할비 스케일러 560 : 제어회로
본 발명은 분주기(frequency divider)에 관한 것으로, 특히 고속으로 동작하는 듀얼 모듈러스 프리스케일러(dual modulus pre-scaler)를 구비한 분주기 및 분주 방법에 관한 것이다.
분주 회로는 주파수 합성기 등에 이용된다. RF(Radio Frequency) 시스템에서, 주파수 합성기는 필요한 국부발진기 주파수(Local oscillator frequency)를 생성하여 신호의 주파수 대역을 상승시키거나 하강시킨다. 주파수 합성기는 보통 위상동기루프 회로(Phase Lock Loop; 이하 PLL이라 칭함)를 기반으로 구성되며, 입력신호의 주파수와는 다른 주파수를 가지는 출력신호를 생성한다.
PLL 회로는 현대 전자시스템의 기본 구성블록의 하나로 되어 왔다. PLL 회로는 일반적으로, 도 1에 도시된 바와 같이, 위상/주파수 검출기(phase/frequency detector)(100), 차지펌프(200), 루프필터(300), 전압제어 발진기(voltage-controlled oscillator; 이하 VCO라 칭함)(400), 및 분주기(frequency divider)(500)를 구비한다. 위상/주파수 검출기(100)는 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상차 또는 주파수차에 기초하여 업 신호(SUP) 및/또는 다운 신호(SDN)를 발생시킨다. 차지펌프(200)는 업 신호(SUP) 및/또는 다운 신호(SDN)의 상태에 따라 서로 다른 레벨을 갖는 출력신호를 출력한다. 차지펌프(200)의 출력신호는 루프필터(300)에서 고주파 성분이 제거되고 VCO(400)에 입력된다. VCO(400)는 입력전압(VLF)의 직류레벨에 따라 서로 다른 주파수를 갖는 고주파 신호를 출력한다. 분주기(500)는 고주파 VCO 출력신호에 기초하여 저주파 피드백 신호(SFEED)를 발생시킨다. 피드백 신호(SFEED)는 위상/주파수 검출기(100)의 입력으로 인가된다. PLL 회로는 락이 된 후에 VCO의 출력(SOUT)을 여러 응용에 사용할 수 있다.
도 2는 도 1의 분주기를 구성하는 종래의 듀얼 모듈러스 프리스케일러의 일례를 나타내는 도면으로서, 미국등록특허 6,696,857에 개시되어 있다. 도 2를 참조하면, 듀얼 모듈러스 프리스케일러는 D형 플립플롭들(12, 14), NMOS 트랜지스터들(MN1, MN2), PMOS 트랜지스터(MP1), 및 NAND 게이트(21)를 구비한다. 도 2의 듀얼 모듈러스 프리스케일러는 전압제어 오실레이터(미도시)의 출력신호(SOUT)를 입력신호로서 수신하고, 이 신호의 주파수를 4 또는 3으로 나누어 PLL 회로의 피드백 신호(SFEED)로서 출력한다. 입력신호(SOUT)는 D형 플립플롭들(12, 14) 각각의 클럭신호로 사용된다. NAND 게이트(21), NMOS 트랜지스터들(MN1, MN2), 및 PMOS 트랜지스터(MP1)는 듀얼 모듈러스 프리스케일러의 주파수 분할비를 조절하는 기능을 한다.
모드 신호(MODE)가 "0"이면, NAND 게이트(21)의 출력신호가 "1" 상태가 되어 NMOS 트랜지스터(MN1)가 온되고 노드(B)가 "0" 상태로 된다. 이 때, NMOS 트랜지스터(MN2)가 오프되고, 노드(C)는 풀다운 되지 않는다. 따라서, 도 2의 듀얼 모듈러스 프리스케일러는 D형 플립플롭들(12, 14)에 의해 입력신호의 주파수를 4로 나누어 출력하게 된다. 모드 신호(MODE)가 "1"이고 D형 플립플롭(14)의 출력신호(SFEED)가 "1" 상태이면, NAND 게이트(21)의 출력신호는 "0" 상태가 되어 NMOS 트랜지스터(MN1)가 오프 되고 노드(B)가 "1" 상태로 된다. 이 때, NMOS 트랜지스터(MN2)가 온 되어 노드(C)를 풀다운시킨다. 따라서, 도 2의 듀얼 모듈러스 프리스케일러는 D형 플립플롭들(12, 14)에 의해 입력신호의 주파수를 3으로 나누어 출력하게 된다. PMOS 트랜지스터(MP1)는 D형 플립플롭(14)의 반전 출력신호가 "0" 상태일 때, 온 되어 노드(B)를 "1" 상태로 만들어 NMOS 트랜지스터(MN2)를 온 되게 한다.
도 2의 분주기에 있어서 듀얼 모듈러스 프리스케일러는 보통 분주기 전체의 속도를 좌우한다. 도 2의 듀얼 모듈러스 프리스케일러는 주파수 분할비를 조절하기 위해, NAND 게이트(21), NMOS 트랜지스터들(MN1, MN2), 및 PMOS 트랜지스터(MP1)를 사용한다. D형 플립플롭(14)의 출력신호(SFEED)와 모드 신호(MODE)가 노드(C)에 도달할 때까지의 지연시간은 듀얼 모듈러스 프리스케일러의 동작속도에 큰 영향을 미친다. 즉, 도 2에 도시된 종래의 듀얼 모듈러스 프리스케일러는 NAND 게이트(21)에 의한 지연시간, NMOS 트랜지스터(MN1)에 의한 지연시간, 및 NMOS 트랜지스터(MN2)에 의한 지연시간 때문에 수 GHz로 고속동작하는 PLL 시스템에 사용하는 데 어려움이 있다.
본 발명의 목적은 고속동작하는 PLL 시스템에 적합한 듀얼 모듈러스 프리스케일러를 제공하는 것이다.
본 발명의 다른 목적은 고속 듀얼 모듈러스 프리스케일러를 구비한 분주기를 제공하는 것이다.
본 발명의 또 다른 목적은 고속 듀얼 모듈러스 프리스케일러의 프리스케일링 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 고속 듀얼 모듈러스 프리스케일러를 구비한 분주기의 분주 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 듀얼 모듈러스 프리스케일러는 주파수 분할부, 및 주파수 분할비 조절부를 구비한다. 주파수 분할부는 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 프리스케일된 신호를 출력한다. 주파수 분할비 조절부는 카운트 신호와 상기 프리스케일된 신호에 응답하여 상기 주파수 분할부의 분할비를 결정한다.
상기 주파수 분할부는 서로 캐스케이드 연결된 N 개의 D형 플립플롭들을 구비하고, 상기 D형 플립플롭들 중 마지막 플립플롭의 반전된 출력신호가 맨 처음 플립플롭의 입력단자에 입력된다.
상기 주파수 분할비 조절부는 서로 캐스코드 연결된 2 개의 트랜지스터를 구비한다.
본 발명에 따른 분주기는 듀얼 모듈러스 프리스케일러, 고정 분할비 스케일러, 및 제어회로를 구비한다. 듀얼 모듈러스 프리스케일러는 제어신호와 프리스케일된 신호의 제어하에 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 상기 프리스케일된 신호를 출력한다. 고정 분할비 스케일러는 상기 프리스케일된 신호를 수신하고 이 신호를 일정한 분할비로 나누어서 분주된 신호를 출력한다. 제어회로는 상기 프리스케일된 신호에 응답하여 소정 수의 클럭 펄스가 발생한 후 상기 제어신호의 상태를 바꾼다.
본 발명에 따른 듀얼 모듈러스 프리스케일링 방법은 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 프리스케일된 신호를 출력하는 단계; 및 카운트 신호와 상기 프리스케일된 신호에 응답하여 상기 주파수 분할부의 분할비를 결정하는 단계를 구비한다.
본 발명에 따른 분주 방법은 제어신호와 프리스케일된 신호의 제어하에 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 상기 프리스케일된 신호를 출력하는 단계; 상기 프리스케일된 신호를 수신하고 이 신호를 일정한 분할비로 나누어서 분주된 신호를 출력하는 단계; 및 상기 프리스케일된 신호에 응답하여 소정 수의 클럭 펄스가 발생한 후 상기 제어신호의 상태를 바꾸는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 3은 본 발명에 따른 분주기를 나타내는 블록도이다. 도 3을 참조하면, 분주기는 듀얼 모듈러스 프리스케일러(dual-modulus pre-scaler)(520), 고정 분할비 스케일러(fixed division ratio scaler)(540), 및 제어회로(560)를 구비한다. 듀얼 모듈러스 프리스케일러(520)는 VCO 출력신호(SOUT)를 수신하고 제어신호(SCON)와 프리스케일된 신호(PDIV)의 제어하에 VCO 출력신호(SOUT)의 주파수를 2N 또는 2N - 1의 분할비로 나눈다. 고정 분할비 스케일러(540)는 프리스케일된 신호(PDIV)를 수신하고 이 신호의 주파수를 일정한 값의 분할비(M)로 나누고 피드백 신호(SFEED)를 출력한다. 제어회로(560)는 프리스케일된 신호(PDIV)를 수신하고 이 신호의 상승 에지의 수를 카운팅한다. 또한, 제어회로(560)는 카운트된 클럭 펄스의 수가 소정의 값에 도달하면 제어신호(SCON)를 "하이" 상태로 만들어 듀얼 모듈러스 프리스케일러(520)에 제공한다. 제어회로(560)는 듀얼 모듈러스 프리스케일러(520)의 분할비를 결정하는 기능을 하며, 카운터로 구성될 수 있다. 제어신호(SCON)가 "로우" 상태이면 듀얼 모듈러스 프리스케일러(520)의 분할비는 2N이 되고, 제어신호(SCON)가 "하이" 상태이면 듀얼 모듈러스 프리스케일러(520)의 분할비는 2N-1이 된다.
이하, 도 3을 참조하여, 본 발명에 따른 분주기의 동작을 설명한다.
PLL 회로의 출력신호, 즉 VCO 출력신호(SOUT)는 분주기(500)를 통해 주파수가 분할된다. 듀얼 모듈러스 프리스케일러(520)는 제어신호(SCON)가 "로우" 상태이면 VCO 출력신호(SOUT)의 주파수를 2N(N≥2인 자연수)의 분할비로 나누고, 제어신호(SCON)가 "하이" 상태이면 VCO 출력신호(SOUT)의 주파수를 2N -1의 분할비로 나눈다. 1/(2N) 또는 1/(2N-1)로 프리스케일된 듀얼 모듈러스 프리스케일러(520)의 출력신호(PDIV)는 고정 분할비 스케일러(540)에 의해 일정한 분할비(M)로 스케일된다.
도 4는 도 3의 분주기 내에 있는 듀얼 모듈러스 프리스케일러의 일례를 나타내는 도면이다.
도 4를 참조하면, 본 발명에 따른 듀얼 모듈러스 프리스케일러(520)는 주파 수 분할부(521)와 주파수 분할비 조절부(526)를 구비한다. 주파수 분할부(521)는 D형 플립플롭들(522~525)을 구비한다. 도 4의 예에서 주파수 분할부(521)는 4 개의 D형 플립플롭들(522~525)로 구성되어 있으나, 실제로는 N(N≥2인 자연수) 개의 D형 플립플롭들로 구성될 수 있다. D형 플립플롭들(522~525) 각각의 클락 단자(CK)에는 VCO 출력신호(SOUT)가 인가된다. 제 1 D형 플립플롭(522)의 출력신호(DO1)는 제 2 D형 플립플롭(523)의 입력단자(D)에 인가되고, 제 2 D형 플립플롭(523)의 출력신호(DO2)는 제 3 D형 플립플롭(524)의 입력단자(D)에 인가되고, 제 3 D형 플립플롭(524)의 출력신호(DO3)는 제 4 D형 플립플롭(525)의 입력단자(D)에 인가된다. 제 4 D형 플립플롭(525)의 출력단자(Q)에서 주파수 분할부(521)의 출력신호(PDIV)가 나오고, 제 4 D형 플립플롭(525)의 반전 출력단자(QB)의 신호는 제 1 D형 플립플롭(522)의 입력단자(D)에 피드백된다. 주파수 분할비 조절부(526)는 서로 캐스코드 연결된 NMOS 트랜지스터들(MN3, MN4)을 구비한다. NMOS 트랜지스터(MN3)는 제 1 D형 플립플롭(522)의 출력단자(Q)에 연결된 드레인과 제어신호(SCON)가 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN4)는 NMOS 트랜지스터(MN3)의 소스에 연결된 드레인과 제 4 D형 플립플롭(525)의 출력단자(Q)에 연결된 게이트와 접지전압(GND)에 연결된 소스를 갖는다.
도 5는 제어신호(SCON)가 "0" 상태일 때 도 4의 듀얼 모듈러스 프리스케일러에 대한 타이밍도이다.
도 6은 제어신호(SCON)가 "1" 상태일 때 도 4의 듀얼 모듈러스 프리스케일러에 대한 타이밍도이다.
이하, 도 4 내지 도 6을 참조하여 본 발명에 따른 듀얼 모듈러스 프리스케일러의 동작에 대해 설명한다.
제어신호(SCON)가 "0" 상태일 때, 도 4의 듀얼 모듈러스 프리스케일러의 동작은 다음과 같다. 제어신호(SCON)가 "0" 이면, NMOS 트랜지스터(MN3)는 오프된다. 도 4에 도시된 바와 같이 4 개의 D형 플립플롭들(522~525)로 구성된 주파수 분할부(521)를 구비하는 듀얼 모듈러스 프리스케일러의 출력신호(PDIV= DO4)의 주파수는 도 5의 타이밍도에 도시된 바와 같이, VCO 출력신호(SOUT)의 주파수의 1/8이 된다. N 개의 D형 플립플롭들로 구성된 주파수 분할부를 구비하는 듀얼 모듈러스 프리스케일러의 출력신호의 주파수는 VCO 출력신호(SOUT)의 주파수의 1/(2N)이 된다. 도 5를 참조하면, 제 1 D형 플립플롭(522)의 출력신호(DO1)는 클럭단자(CK)에 인가되는 VCO 출력신호(SOUT)의 상승 에지에서 "1" 상태로 천이된다. 이 "1"인 상태가 VCO 출력신호(SOUT)의 4 주기동안 계속되다가, VCO 출력신호(SOUT)의 상승 에지에서 "0" 상태로 천이된다. 그리고, 이 "0"인 상태가 VCO 출력신호(SOUT)의 4 주기동안 계속되다가, VCO 출력신호(SOUT)의 상승 에지에서 "1" 상태로 천이된다. 제 1 D형 플립플롭(522)의 출력신호(DO1)가 천이한 다음, VCO 출력신호(SOUT)의 1 주기만큼 시간이 지난 뒤에, 제 2 D형 플립플롭(523)의 출력신호(DO2)가 천이한다. 결국, 제 4 D형 플립플롭(525)의 출력신호(DO4)의 주기는 VCO 출력신호(SOUT)의 주기의 8 배 된다. 즉, 듀얼 모듈러스 프리스케일러(520)의 출력신호(PDIV)의 주파수는 VCO 출력신호(SOUT)의 주파수의 1/8 배 된다.
제어신호(SCON)가 "1" 상태일 때, 도 4의 듀얼 모듈러스 프리스케일러의 동 작은 다음과 같다. 제어신호(SCON)가 "1" 이면, NMOS 트랜지스터(MN3)는 온된다. 도 4에 도시된 바와 같이 4 개의 D형 플립플롭들(522~525)로 구성된 주파수 분할부(521)를 구비하는 듀얼 모듈러스 프리스케일러(520)의 출력신호(PDIV= DO4)의 주파수는 도 6의 타이밍도에 도시된 바와 같이, VCO 출력신호(SOUT)의 주파수의 1/7이 된다. N 개의 D형 플립플롭들로 구성된 주파수 분할부를 구비하는 듀얼 모듈러스 프리스케일러의 경우, 출력신호(PDIV)의 주파수는 VCO 출력신호(SOUT)의 주파수의 1/(2N-1)이 된다. 도 6을 참조하면, 제 1 D형 플립플롭(522)의 출력신호(DO1)는 클럭단자(CK)에 인가되는 VCO 출력신호(SOUT)의 상승 에지에서 "1" 상태로 천이된다. 이 "1"인 상태가 VCO 출력신호(SOUT)의 3 주기동안 계속되다가, VCO 출력신호(SOUT)의 상승 에지에서 "0" 상태로 천이된다. 이와 같이, 제 1 D형 플립플롭(522)의 출력신호(DO1)는 제어신호(SCON)가 "0"일 때와는 "0" 상태로 천이하는 시점이 다르다. 그리고, 이 "0"인 상태가 VCO 출력신호(SOUT)의 4 주기동안 계속되다가, VCO 출력신호(SOUT)의 상승 에지에서 "1" 상태로 천이된다. 제 1 D형 플립플롭(522)의 출력신호(DO1)가 천이한 다음, VCO 출력신호(SOUT)의 1 주기만큼 시간이 지난 뒤에, 제 2 D형 플립플롭(523)의 출력신호(DO2)가 천이한다. 결국, 제 4 D형 플립플롭(525)의 출력신호(DO4)의 주기는 VCO 출력신호(SOUT)의 주기의 7 배 된다. 즉, 듀얼 모듈러스 프리스케일러(520)의 출력신호(PDIV)의 주파수는 VCO 출력신호(SOUT)의 주파수의 1/7 배 된다.
도 4의 듀얼 모듈러스 프리스케일러의 주파수 분할비 조절부(526)에서, NMOS 트랜지스터(MN3)의 게이트에는 제어신호(SCON)가 인가되고, NMOS 트랜지스터(MN4) 의 게이트에는 듀얼 모듈러스 프리스케일러(520)의 출력신호(PDIV)가 인가된다. 그러나, NMOS 트랜지스터(MN4)의 게이트에 제어신호(SCON)를 인가하고, NMOS 트랜지스터(MN3)의 게이트에 듀얼 모듈러스 프리스케일러(520)의 출력신호(PDIV)를 인가해도 된다.
도 7은 도 3의 분주 회로 내에 있는 듀얼 모듈러스 프리스케일러의 다른 일례를 나타내는 도면이다. 도 7에서는 주파수 분할비 조절부(526)가 PMOS 트랜지스터들로 구성되어 있다는 점이 도 4의 듀얼 모듈러스 프리스케일러와 다르다.
도 7을 참조하면, 주파수 분할비 조절부(526)는 서로 캐스코드 연결된 PMOS 트랜지스터들(MP3, MP4)을 구비한다. PMOS 트랜지스터(MP4)는 제 1 D형 플립플롭(522)의 출력단자(Q)에 연결된 드레인과 제어신호(SCON)가 인가되는 게이트를 갖는다. PMOS 트랜지스터(MP3)는 PMOS 트랜지스터(MP3)의 소스에 연결된 드레인과 제 4 D형 플립플롭(525)의 출력단자(Q)에 연결된 게이트와 전원전압(VDD)에 연결된 소스를 갖는다. 제어신호(SCON)가 "0" 이면, PMOS 트랜지스터(MP4)는 온되고, 제어신호(SCON)가 "1" 이면, PMOS 트랜지스터(MP4)는 오프된다.
도 7의 듀얼 모듈러스 프리스케일러의 동작은 도 4의 회로의 동작과 매우 유사하므로, 그 설명을 생략한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 듀얼 모듈러스 프리스케일러를 구비한 분주기는 회로 구조가 간단하고 동작속도가 빠르기 때문에 수 GHz로 동작하는 PLL 시스템에 사용이 가능하다.

Claims (24)

  1. 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 프리스케일된 신호를 출력하는 주파수 분할부; 및
    카운트 신호와 상기 프리스케일된 신호에 응답하여 상기 주파수 분할부의 분할비를 결정하는 주파수 분할비 조절부를 구비하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  2. 제 1 항에 있어서, 상기 입력신호는
    전압제어 오실레이터의 출력신호인 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  3. 제 1 항에 있어서, 상기 주파수 분할부는
    서로 캐스케이드 연결된 N(N≥2인 자연수) 개의 D형 플립플롭들을 구비하고,
    상기 D형 플립플롭들 중 마지막 플립플롭의 반전된 출력신호가 맨 처음 플립플롭의 입력단자에 입력되는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  4. 제 3 항에 있어서, 상기 입력신호는
    상기 D형 플립플롭들 각각의 클럭단자에 인가되는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  5. 제 1 항에 있어, 상기 주파수 분할비 조절부는
    서로 캐스코드 연결된 2 개의 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  6. 제 1 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인과 상기 카운트 신호를 수신하는 게이트를 갖는 제 1 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 프리스케일된 신호를 수신하는 게이트와 접지에 연결되어 있는 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  7. 제 1 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인과 상기 프리스케일된 신호를 수신하는 게이트를 갖는 제 1 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 카운트 신호를 수신하는 게이트와 접지에 연결되어 있는 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  8. 제 1 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인과 상기 카운트 신호를 수신하는 게이트를 갖는 제 1 PMOS 트랜지스터; 및
    상기 제 1 PMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 프리스케일된 신호를 수신하는 게이트와 전원전압에 연결되어 있는 소스를 갖는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  9. 제 1 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인과 상기 프리스케일된 신호를 수신하는 게이트를 갖는 제 1 PMOS 트랜지스터; 및
    상기 제 1 PMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 카운트 신호를 수신하는 게이트와 전원전압에 연결되어 있는 소스를 갖는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  10. 제 1 항에 있어서, 상기 카운트 신호는
    상기 프리스케일된 신호에 응답하여 발생하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일러.
  11. 제어신호와 프리스케일된 신호의 제어하에 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 상기 프리스케일된 신호를 출력하는 듀얼 모듈러스 프리스케일러;
    상기 프리스케일된 신호를 수신하고 이 신호를 일정한 분할비로 나누어서 분주된 신호를 출력하는 고정 분할비 스케일러; 및
    상기 프리스케일된 신호에 응답하여 소정 수의 클럭 펄스가 발생한 후 상기 제어신호의 상태를 바꾸는 제어회로를 구비하는 것을 특징으로 하는 분주기.
  12. 제 11 항에 있어서, 상기 제어회로는
    카운터로 구성된 것을 특징으로 하는 분주기.
  13. 제 11 항에 있어서, 상기 듀얼 모듈러스 프리스케일러는
    입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 프리스케일된 신호를 출력하는 주파수 분할부; 및
    제어신호와 상기 프리스케일된 신호를 논리곱(AND)하고 상기 주파수 분할부의 분할비를 결정하는 주파수 분할비 조절부를 구비하는 것을 특징으로 하는 분주기.
  14. 제 11 항에 있어서, 상기 입력신호는
    전압제어 오실레이터의 출력신호인 것을 특징으로 하는 분주기.
  15. 제 11 항에 있어서, 상기 주파수 분할부는
    서로 캐스케이드 연결된 N(N≥2인 자연수) 개의 D형 플립플롭들을 구비하고,
    상기 D형 플립플롭들 중 마지막 플립플롭의 반전된 출력신호가 맨 처음 플립플롭의 입력단자에 입력되는 것을 특징으로 하는 분주기.
  16. 제 15 항에 있어서, 상기 입력신호는
    상기 D형 플립플롭들 각각의 클럭단자에 인가되는 것을 특징으로 하는 분주기.
  17. 제 11 항에 있어, 상기 주파수 분할비 조절부는
    서로 캐스코드 연결된 2 개의 트랜지스터를 구비하는 것을 특징으로 하는 분주기.
  18. 제 11 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인과 상기 제어신호를 수신하는 게이트를 갖는 제 1 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 프리스케일된 신호를 수신하는 게이트와 접지에 연결되어 있는 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 분주기.
  19. 제 11 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인 과 상기 프리스케일된 신호를 수신하는 게이트를 갖는 제 1 NMOS 트랜지스터; 및
    상기 제 1 NMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 제어신호를 수신하는 게이트와 접지에 연결되어 있는 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 분주기.
  20. 제 11 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인과 상기 제어신호를 수신하는 게이트를 갖는 제 1 PMOS 트랜지스터; 및
    상기 제 1 PMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 프리스케일된 신호를 수신하는 게이트와 전원전압에 연결되어 있는 소스를 갖는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 분주기.
  21. 제 11 항에 있어서, 주파수 분할비 조절부는
    상기 주파수 분할부의 맨 처음 플립플롭의 출력단자에 연결되어 있는 드레인과 상기 프리스케일된 신호를 수신하는 게이트를 갖는 제 1 PMOS 트랜지스터; 및
    상기 제 1 PMOS 트랜지스터의 소스에 연결되어 있는 드레인과 상기 제어신호를 수신하는 게이트와 전원전압에 연결되어 있는 소스를 갖는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 분주기.
  22. 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 프리스케일된 신호를 출력하는 단계; 및
    카운트 신호와 상기 프리스케일된 신호에 응답하여 상기 주파수 분할부의 분할비를 결정하는 단계를 구비하는 것을 특징으로 하는 듀얼 모듈러스 프리스케일링 방법.
  23. 제 22 항에 있어서, 상기 입력신호는
    전압제어 오실레이터의 출력신호인 것을 특징으로 하는 듀얼 모듈러스 프리스케일링 방법.
  24. 제어신호와 프리스케일된 신호의 제어하에 입력신호의 주파수를 2N(N≥2인 자연수)의 분할비 또는 2N-1의 분할비로 나누어서 상기 프리스케일된 신호를 출력하는 단계;
    상기 프리스케일된 신호를 수신하고 이 신호를 일정한 분할비로 나누어서 분주된 신호를 출력하는 단계; 및
    상기 프리스케일된 신호에 응답하여 소정 수의 클럭 펄스가 발생한 후 상기 제어신호의 상태를 바꾸는 단계를 구비하는 것을 특징으로 하는 분주 방법.
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