CN106100637B - 一种计数器直接控制相位切换的多模可编程分频器结构 - Google Patents
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Abstract
本发明公开了一种计数器直接控制相位切换的多模可编程分频器结构，包括N/N+1相位切换式双模预分频器、可编程计数器P和吞脉冲计数器S，N/N+1相位切换式双模预分频器输出的预分频信号Fpre同时作为可编程计数器P和吞脉冲计数器S的工作时钟，可编程计数器P输出的分频后信号Fout作为该多模可编程分频器结构的总输出，可编程计数器P输出的复位信号Reset同时作为可编程计数器P和吞脉冲计数器S的复位信号。与传统结构相比，本发明去除了独立的预分频模式控制信号MC和相位选择逻辑电路，直接消除其延时对切换窗口的影响，从而抑制预分频器输出毛刺，保证相位切换时正确分频。
Description
技术领域
本发明涉及集成电路技术，尤其涉及相位切换式分频器的技术，具体为一种计数器直接控制相位切换的多模可编程分频器结构。
背景技术
分频器位于锁相环的反馈回路中，其作用是将振荡器输出的高频信号以指定的分频倍数分频到较低的频率，用与参考时钟进行比较，其中吞脉冲式的可编程分频器是应用最为广泛的一种分频电路，它由双模预分频器、可编程计数器、吞脉冲计数器以及控制逻辑电路组成，而相位切换结构是双模预分频器的典型结构。在相位切换双模预分频器中，相位切换动作的时间窗口需要仔细选择，只有当切换动作发生前一刻原信号的电平与切换动作发生后一刻新信号的电平一致时，才能保证相位切换正确实现N+1分频，否则多路选择器的输出信号产生毛刺，从而导致分频错误。由于毛刺现象的出现取决于相位切换时刻，因此相位切换控制信号必须和正交信号密切配合，确保相位切换动作时机适宜。此外，随着无线通信技术的发展，各种通讯产品对于功耗、体积的要求也愈益苛刻，因此降低分频电路的功耗，提高分频电路最高可工作频率、减小分频电路中晶体管数目以节省面积具有重要意义。
发明内容
发明目的：为了克服传统相位切换式多模可编程分频器技术中存在的不足，本发明提供一种计数器直接控制相位切换的多模可编程分频器结构，消除传统相位切换式多模可编程分频器结构中相位选择逻辑电路延时对相位切换窗口的干扰，并进一步减小传统相位切换式多模可编程分频器结构的功耗。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种计数器直接控制相位切换的多模可编程分频器结构，包括N/N+1相位切换式双模预分频器、可编程计数器P和吞脉冲计数器S，N/N+1相位切换式双模预分频器输出的预分频信号Fpre同时作为可编程计数器P和吞脉冲计数器S的工作时钟，可编程计数器P输出的分频后信号Fout作为该多模可编程分频器结构的总输出，可编程计数器P输出的复位信号Reset同时作为可编程计数器P和吞脉冲计数器S的复位信号；当复位信号Reset＝1时，可编程计数器P的输出保持不变，无相位切换动作发生，N/N+1相位切换式双模预分频器用于实现N分频；当复位信号Reset＝0时，可编程计数器P的输出中有效位平移一位，相位切换动作发生，N/N+1相位切换式双模预分频器用于实现N+1分频。
具体的，所述N/N+1相位切换式双模预分频器包括第一SCL二分频单元、第二SCL二分频单元、四到一多路选择器、SCL-TSPC双转单模块和TSPC二分频单元链；第一SCL二分频单元的第一输出端和第二输出端分别与第二SCL二分频单元第一输入端和第二输入端相连，第二SCL二分频单元的第一输出端、第二输出端、第三输出端和第四输出端分别与四到一多路选择器的第一输入端、第二输入端、第三输入端和第四输入端相连，四到一多路选择器的第一输出端和第二输出端分别与SCL-TSPC双转单模块的第一输入端和第二输入端相连，SCL-TSPC双转单模块的输出端与TSPC二分频单元链的输入端相连，TSPC二分频单元链的输出端输出预分频信号Fpre；第一SCL二分频单元的第一输入端和第二输入端互为差分形式，第二SCL二分频单元的第一输入端和第二输入端互为差分形式；第一SCL二分频单元的两个输入信号分别记为Fi和Fin，第二SCL二分频单元的四个输出信号分别记为I、Q、In和Qn，四到一多路选择器的两个输出信号分别记为Fm和Fmn；其中，I、Q、In和Qn为四路相位正交信号。
具体的，所述吞脉冲计数器S的第一输出端、第二输出端、第三输出端和第四输出端分别与四到一多路选择器的第一控制端、第二控制端、第三控制端和第四控制端相连，通过四到一多路选择器四个控制端分别控制四到一多路选择器四个输入端的选通；吞脉冲计数器S的四个输出信号分别记为S0、S1、S2和S3，通过控制有效位(高电平)在S0、S1、S2和S3中的移动来控制四到一多路选择器的四个控制信号，最终实现从四到一多路选择器的四个输入端中选择出两个与四到一多路选择器的两个输出端连通，以实现相位切换。
本发明直接去除了传统相位切换式多模可编程分频器结构中的相位选择逻辑电路，所述可编程计数器P和吞脉冲计数器S均可采用数字IC设计流程进行设计，吞脉冲计数器S通过算法产生4bit的输出信号，直接实现相位切换；该设计排除了相位选择逻辑电路的延时对相位切换窗口的不利影响。
优选的，所述可编程计数器P和吞脉冲计数器S均采用Verilog硬件描述语言编写RTL级代码实现，这为直接去除相位选择逻辑电路提供可行性基础。
有益效果：在传统的相位切换式多模可编程分频器实现结构中，相位选择逻辑负责对相位切换的控制，其延时是影响切换窗口是否适宜的重要因素之一，该延时过大或者过小均会造成预分频器输出出现毛刺，从而导致相位切换时分频错误。本发明提供的计数器直接控制相位切换的多模可编程分频器结构，相比于传统的相位切换式多模可编程分频器，具有如下优点：1、本发明去除了独立的预分频模式控制信号MC和相位选择逻辑电路，直接消除其延时对切换窗口的影响，从而抑制预分频器输出毛刺，保证相位切换时正确分频；2、在本发明中，由吞脉冲计数器S直接控制相位切换，其与可编程计数器P均采用数字IC设计流程，从而在精简电路结构的同时，节省了硬件资源并降低了功耗。
附图说明
图1为本发明的计数器直接控制相位切换的多模可编程分频器结构；
图2为传统的相位切换式多模可编程分频器结构；
图3为本发明中所述可编程计数器P的算法流程图；
图4为本发明中所述吞脉冲计数器S的算法流程图；
图5为本发明中分频模量控制字为8’b0100011，采用250MHz工作时钟时，可编程计数器和吞脉冲计数器的数模混合仿真波形；
图6为本发明中输入频率为2.5GHz，无相位切换动作时，双模预分频器的瞬态仿真波形；
图7为本发明中输入频率为2.5GHz，有相位切换动作时，整体多模可编程分频器的瞬态仿真波形状。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种计数器直接控制相位切换的多模可编程分频器结构，包括N/N+1相位切换式双模预分频器10、可编程计数器P20和吞脉冲计数器S30，N/N+1相位切换式双模预分频器10输出的预分频信号Fpre同时作为可编程计数器P20和吞脉冲计数器S30的工作时钟，可编程计数器P20输出的分频后信号Fout作为该多模可编程分频器结构的总输出，可编程计数器P20输出的复位信号Reset同时作为可编程计数器P20和吞脉冲计数器S30的复位信号；当复位信号Reset＝1时，可编程计数器P20的输出保持不变，无相位切换动作发生，N/N+1相位切换式双模预分频器10用于实现N分频；当复位信号Reset＝0时，可编程计数器P30的输出中有效位平移一位，相位切换动作发生，N/N+1相位切换式双模预分频器10用于实现N+1分频。
如图1所示，所述N/N+1相位切换式双模预分频器10主要由多级二分频单元异步级联而成，多级二分频单元输出四路相位正交信号I、Q、In和Qn，经四到一多路选择器13选择后再次二分频得到预分频信号Fpre。注意到，第一级的二分频单元工作在最高频率，第二级和第三级的二分频单元的工作频率依次减半；为降低功耗，设计第三级及其后面的二分频单元采用采用功耗相对较低的TSPC结构，而第一级和第二级的二分频单元采用工作速度更高的SCL结构。由于TSPC结构和SCL结构的工作电平不一致，故需要在第二和第三级的二分频单元之间增加缓冲级电路和SCL-TSPC电平转换电路。此外，异步级联的二分频单元相位噪声会逐级累积，为进一步降低预分频信号Fpre的相位噪声，可在N/N+1相位切换式双模预分频器输出端串联一个D触发器，以第一级的二分频单元的输出为时钟，对预分频信号Fpre进行高频同步。
图2所示为传统的相位切换式多模可编程分频器，与图2所示的传统相位切换式多模可编程分频器不同的是，本案所述的计数器直接控制相位切换的多模可编程分频器结构去除了相位选择逻辑电路和预分频模式控制信号MC，由所述吞脉冲计数器S直接产生4bit相位切换控制信号S3，S2，S1，S0，控制所述四到一多路选择器在I，Q，In和Qn之间选择输出，直接消除其延时对切换窗口的影响，从而抑制预分频器输出毛刺，保证相位切换时正确分频。本案在传统的相位切换式多模可编程分频器结构的基础上做了进一步精简，将异步二分频电路链和计数器直接结合在一起构成预分频，有效降低了分频器的功耗并减小了芯片面积。此外，所述可编程计数器P和所述吞脉冲计数器S均采用数字IC设计流程，这为吞脉冲计数器直接生成相位切换控制信号提供了算法可行性和设计灵活度。
本案中的可编程计数器P负责对所述N/N+1相位切换式双模预分频器的输出脉冲计数，而所述吞脉冲计数器S直接产生4bit相位切换控制信号，以控制所述四到一多路选择器的输出在I，Q，In和Qn之间的切换，且所述吞脉冲计数器S和所述四到一多路选择器之间无相位选择电路和模式控制信号MC。两计数器均采用数字IC设计流程，降低了功耗并削弱了PVT对电路的扰动。
图3所示为所述可编程计数器P的算法流程图。首先，判断使能端Enable的电平，当其为高电平有效时，可编程计数器开始正常的递减计数流程，否则输出恒定为0；在每个计数周期中，计数器会时刻判断复位信号Reset的电平，若为低电平有效，计数器重新加载计数初值p–2并开始新的计数周期，即分频器进入新的分频周期(其中Reset＝～(&ptemp)，其为低电平意味着计数状态ptemp变为-1，此时可编程计数器计完了p个预分频器输出脉冲，一个完整的分频周期结束。由于计数状态ptemp涵盖了0和-1，故计数初始值为p–2)；若Reset为高电平，表明计数周期尚未结束，ptemp在原值的基础上递减1后继续计数；与此同时，在递减计数过程中可根据计数状态ptemp设定计数器输出脉冲的宽度，本算法中设定该脉冲宽度为4个预分频输出周期，即多模可编程分频器的输出占空比为4/p。注意到由于可编程计数器采用预分频器的输出信号作为工作时钟，因此上述算法中的赋值操作均发生在预分频器输出信号的上升沿。
图4所示为所述吞脉冲计数器S的算法流程图，从此图可看出所述吞脉冲计数器S的算法与可编程计数器P相类似。所不同的是，吞脉冲计数器的复位信号Reset由可编程计数器直接给出，由于Reset取决于可编程计数器的计数状态，因此吞脉冲计数器可以计数状态1作为计数周期结束的标志，其计数初始状态即为计数值s；此外，吞脉冲计数器在递减计数的同时需生成有效位(高电平)每次沿固定方向平移1bit的相位切换控制信号。与可编程计数器相同，吞脉冲计数器也是采用预分频器的输出信号作为其工作时钟。
图5展示了分频模量控制字为8’b0100011时，可编程计数器和吞脉冲计数器的数模混合仿真波形。由输入控制字可知，计数值p＝8，s＝3，即计数周期为8个时钟长度，并且吞脉冲计数器的4bit输出sout[3:0]中的有效数据位(高电平)在一个计数周期内应连续3次向同一方向平移1bit，四到一多路选择器做3次相位切换。此处采用250MHz的矩形波模拟可编程计数器和吞脉冲计数器的工作时钟。由图5知，可编程计数器的输出周期长度以及占空比符合上述分析，吞脉冲计数器的4bit输出sout[3:0]在每个计数周期内连续变化了3次。
图6展示了输入频率为2.5GHz，且吞脉冲计数器的输出sout[3:0]不变时双模预分频器的瞬态仿真波形。sout[3:0]不变意味着无相位切换，此时多路选择器输出固定的某路信号，预分频器实现8分频功能。图中Fin为输入信号，I1和I分别为第一，二级二分频单元的输出，Fpre为双模预分频器的输出。
图7展示了输入频率为2.5GHz时多模可编程分频器的瞬态仿真波形。从此图中的数据可得出，各级二分频单元以及可编程计数器，吞脉冲计数器工作正常；当相位切换控制信号S[3:0]由0001变为0010后，四到一多路选择器的输出Fm从正交信号I切换到Q，预分频器输出Fpre的周期由3.2ns变为3.6ns，即实现了从8分频到9分频的转换；此外多路选择器的输出Fm的波形没有毛刺。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (4)
1.一种计数器直接控制相位切换的多模可编程分频器结构，其特征在于：包括N/N+1相位切换式双模预分频器(10)、可编程计数器P(20)和吞脉冲计数器S(30)，N/N+1相位切换式双模预分频器(10)输出的预分频信号Fpre同时作为可编程计数器P(20)和吞脉冲计数器S(30)的工作时钟，可编程计数器P(20)输出的分频后信号Fout作为该多模可编程分频器结构的总输出，可编程计数器P(20)输出的复位信号Reset同时作为可编程计数器P(20)和吞脉冲计数器S(30)的复位信号；当复位信号Reset＝1时，可编程计数器P(20)的输出保持不变，无相位切换动作发生，N/N+1相位切换式双模预分频器(10)用于实现N分频；当复位信号Reset＝0时，吞脉冲计数器S(30)的输出中有效位平移一位，相位切换动作发生，N/N+1相位切换式双模预分频器(10)用于实现N+1分频；
所述N/N+1相位切换式双模预分频器(10)包括第一SCL二分频单元(11)、第二SCL二分频单元(12)、四到一多路选择器(13)、SCL-TSPC双转单模块(14)和TSPC二分频单元链(15)；第一SCL二分频单元(11)的第一输出端和第二输出端分别与第二SCL二分频单元(12)第一输入端和第二输入端相连，第二SCL二分频单元(12)的第一输出端、第二输出端、第三输出端和第四输出端分别与四到一多路选择器(13)的第一输入端、第二输入端、第三输入端和第四输入端相连，四到一多路选择器(13)的第一输出端和第二输出端分别与SCL-TSPC双转单模块(14)的第一输入端和第二输入端相连，SCL-TSPC双转单模块(14)的输出端与TSPC二分频单元链(15)的输入端相连，TSPC二分频单元链(15)的输出端输出预分频信号Fpre；
第一SCL二分频单元(11)的第一输入端和第二输入端互为差分形式，第二SCL二分频单元(12)的第一输入端和第二输入端互为差分形式；第一SCL二分频单元(11)的两个输入信号分别记为Fi和Fin，第二SCL二分频单元(12)的四个输出信号分别记为I、Q、In和Qn，四到一多路选择器(13)的两个输出信号分别记为Fm和Fmn；其中，I、Q、In和Qn为四路相位正交信号。
2.根据权利要求1所述的计数器直接控制相位切换的多模可编程分频器结构，其特征在于：所述吞脉冲计数器S(30)的第一输出端、第二输出端、第三输出端和第四输出端分别与四到一多路选择器(13)的第一控制端、第二控制端、第三控制端和第四控制端相连，通过四到一多路选择器(13)四个控制端分别控制四到一多路选择器(13)四个输入端的选通；吞脉冲计数器S(30)的四个输出信号分别记为S0、S1、S2和S3，通过控制有效位在S0、S1、S2和S3中的移动来控制四到一多路选择器(13)的四个控制信号，最终实现从四到一多路选择器(13)的四个输入端中选择出两个与四到一多路选择器(13)的两个输出端连通，以实现相位切换。
3.根据权利要求2所述的计数器直接控制相位切换的多模可编程分频器结构，其特征在于：所述可编程计数器P(20)和吞脉冲计数器S(30)均采用数字IC设计流程进行设计，吞脉冲计数器S(30)通过算法产生4bit的输出信号，直接实现相位切换。
4.根据权利要求3所述的计数器直接控制相位切换的多模可编程分频器结构，其特征在于：所述可编程计数器P(20)和吞脉冲计数器S(30)均采用Verilog硬件描述语言编写RTL级代码实现。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |