CN107565965A - 一种高速8分频和9分频双模预分频电路 - Google Patents
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Abstract
本发明公开了一种高速8分频和9分频双模预分频电路，可应用在任意分频模式的预分频电路中，实现提升工作速度，增加电路稳定性的效果。当应用在高速8/9双模预分频电路中，包括第一级2/3分频电路(Div‑2/3)、异步4分频电路、同步D触发器(DFF3)和模式控制逻辑门，其中，异步4分频电路包含两个串接的D触发器即第一D触发器(DFF1)和第二D触发器(DFF2)，模式控制逻辑门包括一个或非门(nor)和一个与非门(nand)；时钟信号(CLK)作为待分频的输入信号，第二D触发器(DFF2)正相输出信号Q作为分频后的输出时钟信号(OUT)，通过模式控制信号(MC)选择8分频模式或9分频模式，该电路适用于低电源电压工作条件。
Description
技术领域
本发明涉及分频器电路技术，尤其涉及一种适用于低电压下高速工作的单相时钟双模预分频电路。
背景技术
在射频收发机中，频率合成器提供了对收、发信号进行变频操作所必需的本振信号。电荷泵锁相环是实现频率合成器的一种广泛且成熟的结构。在整个射频锁相环中，预分频器工作在最高频率处，对频率合成器的整体性能有着非常重要的影响，往往成为系统速度与功耗优化设计的瓶颈。
预分频器电路的实现方式主要有电流模逻辑、注入锁定分频器和真单相时钟(True Single Phase Clock，TSPC)结构。TSPC结构是一种动态逻辑电路，它的功耗较小，没有静态功耗，且工作频率相对较高。另一方面，TSPC结构电路简单，晶体管层叠数目较少，更适合在低电压下工作。扩展真单相时钟结构(Extend True Single Phase Clock，E-TSPC)使电路得到进一步简化，每条支路仅保留上下两个晶体管，在低电压下可以获得更高工作速度。
为实现分频比连续可调，需要前置双模预分频电路，8/9双模预分频电路由2/3分频单元扩展而来。当分频比设为8时，整个链路实现异步8分频操作。当分频比设为9时，在一个完整的分频周期内，对输入信号进行3次2分频和1次3分频，最终实现9分频操作。在这一过程中，存在两条关键路径，第一条是2/3分频单元进行3分频操作内部的延迟；第二条是组合逻辑门产生模式控制信号的延迟。只有减小这两条关键路径的延迟，才可以提高该8/9预分频电路的最高工作频率。
发明内容
技术问题：为了克服现有技术中存在的不足，本发明提供一种高速8分频和9分频双模预分频电路，可实现提升预分频电路工作速度，增加电路稳定性的效果。当应用在高速8/9双模预分频电路中，具有工作电源电压低、工作频率高、功耗相对较小的特点。
技术方案：本发明的一种高速8分频和9分频双模预分频电路包括第一级2/3分频电路、异步4分频电路、同步D触发器和模式控制逻辑门，其中，异步4分频电路包含两个串接的D触发器即第一D触发器和第二D触发器，模式控制逻辑门包括一个或非门和一个与非门；时钟信号作为待分频的输入信号，第二D触发器正相输出信号Q作为分频后的输出时钟信号，通过模式控制信号选择8分频模式或9分频模式：当模式控制信号为高电平时，该分频电路工作在8分频模式；当模式控制信号输入端MC为低电平时，该分频器电路工作在9分频模式。
所述第一级2/3分频电路输入clk端接待分频的输入时钟信号CLK，输入mc端接同步D触发器的正相输出Q，输出out端接第一D触发器的输入clk；第一D触发器的反相输出端QN反馈回其输入D端，第一D触发器的正相输出端Q接第二D触发器的输入clk；第二D触发器的反相输出端QN反馈回其输入D端，第二D触发器的正相输出端Q作为分频器输出时钟信号；或非门的输入接第二D触发器的正相输出端Q和外部模式控制信号；与非门的输入接第一D触发器的反相输出QN和或非门的输出；同步D触发器的输入clk端接第一级2/3分频电路的输出端out，同步D触发器DFF3的输入端D接与非门的输出端，同步D触发器DFF3的正相输出端Q接第一级2/3分频电路的输入模式控制端mc。
所述第一级2/3分频电路，当其模式控制信号为高时，实现2分频操作；当其模式控制信号为低时，实现3分频操作。
所述第一级2/3分频电路采用扩展真单相时钟结构，后级第一D触发器和第二D触发器和同步D触发器采用真单相时钟结构。
所述第一级2/3分频电路在时钟上升沿实现电平翻转，所述第一D触发器和第二D触发器和同步D触发器均为时钟上升沿触发电路，整体预分频电路在时钟上升沿实现电平翻转。
该反馈链路优化结构结构应用在任意分频模式的预分频电路中。
有益效果：本发明提出的双模预分频反馈链路优化结构，可实现提升预分频电路工作速度，增加电路稳定性的效果。应用在高速8/9双模预分频电路中，可以工作在0.7V低电源电压下，且工作频率可以达到4.4GHz；通过对模式控制信号重新定时避免反馈延迟对工作速度的限制，实现最高工作频率同第一级2/3分频单元相当。
附图说明
图1为本发明提出的分频器电路的结构示意图；
图2为电源电压0.7V，输入时钟信号频率为4.4GHz时，本发明提出的预分频电路在8分频模式下的时序波形；
图3为电源电压0.7V，输入时钟信号频率为4.4GHz时，本发明提出的预分频电路在9分频模式下的时序波形；
图4为本发明提出的预分频电路在8分频和9分频模式下的功耗情况。
具体实施方式
下面结合附图对本发明作更进一步的说明。
本发明的一种高速8分频和9分频双模预分频电路应用在高速8/9双模预分频电路中时，包括第一级2/3分频电路Div-2/3、异步4分频电路、同步D触发器DFF3和模式控制逻辑门，其中异步4分频电路包含两个D触发器即第一D触发器DFF1和第二D触发器DFF2，模式控制逻辑包括一个或非门和一个与非门。时钟信号CLK作为待分频的输入信号，第二D触发器DFF2正相输出信号Q作为分频后的输出时钟信号OUT，通过模式控制信号MC选择8分频模式或9分频模式：当模式控制信号MC为高电平时，该分频电路工作在8分频模式；当模式控制信号输入端MC为低电平时，该分频器电路工作在9分频模式。
所述第一级2/3分频电路Div-2/3输入clk端接待分频的输入时钟信号CLK，输入mc端接同步D触发器DFF3的正相输出Q，输出out端接第一D触发器DFF1的输入clk；第一D触发器DFF1的反相输出端QN反馈回其输入D端，第一D触发器DFF1的正相输出端Q接第二D触发器DFF2的输入clk；第二D触发器DFF2的反相输出端QN反馈回其输入D端，第二D触发器DFF2的正相输出端Q作为分频器输出时钟信号OUT；或非门的输入接第二D触发器DFF2的正相输出Q和外部MC控制信号；与非门的输入接第一D触发器DFF1的反相输出QN和或非门的输出；同步D触发器DFF3的输入clk端接第一级2/3分频电路Div-2/3的输出out，同步D触发器DFF3的输入D端接与非门的输出，同步D触发器DFF3的正相输出端Q接第一级2/3分频电路Div-2/3的输入模式控制端mc。
所述第一级2/3分频电路Div-2/3，当其模式控制信号mc为高时，实现2分频操作；当其模式控制信号mc为低时，实现3分频操作。
所述第一级2/3分频电路Div-2/3采用扩展真单相时钟结构，后级第一D触发器DFF1、第二D触发器DFF2和同步D触发器DFF3采用真单相时钟结构。
所述第一级2/3分频电路Div-2/3在时钟上升沿实现电平翻转，所述第一D触发器DFF1、第二D触发器DFF2和同步D触发器DFF3均为时钟上升沿触发电路，整体预分频电路在时钟上升沿实现电平翻转。
如图1所示所述第一级2/3分频电路Div-2/3输入clk端接待分频的输入时钟信号CLK，输入mc端接同步D触发器DFF3的正相输出Q，输出out端接第一D触发器DFF1的输入clk；第一D触发器DFF1的反相输出端QN反馈回其输入D端，第一D触发器DFF1的正相输出端Q接第二D触发器DFF2的输入clk；第二D触发器DFF2的反相输出端QN反馈回其输入D端，第二D触发器DFF2的正相输出端Q作为分频器输出时钟信号OUT；或非门的输入接第二D触发器DFF2的正相输出Q和外部MC控制信号；与非门的输入接第一D触发器DFF1的反相输出QN和或非门的输出；同步D触发器DFF3的输入clk端接第一级2/3分频电路Div-2/3的输出out，同步D触发器DFF3的输入D端接与非门的输出，同步D触发器DFF3的正相输出端Q接第一级2/3分频电路Div-2/3的输入模式控制端mc。
本案中采用双模预分频反馈链路优化结构的8/9预分频电路，所述第一级2/3分频电路Div-2/3，当其模式控制信号mc为高时，实现2分频操作；当其模式控制信号mc为低时，实现3分频操作。
本案中采用双模预分频反馈链路优化结构的8/9预分频电路，所述第一级2/3分频电路Div-2/3采用扩展真单相时钟结构实现，后级第一D触发器DFF1、第二D触发器DFF2和同步D触发器DFF3采用真单相时钟结构。
本案中采用双模预分频反馈链路优化结构的8/9预分频电路，所述第一级2/3分频电路Div-2/3在时钟上升沿实现电平翻转，所述第一D触发器DFF1、第二D触发器DFF2和同步D触发器DFF3均为时钟上升沿触发电路，整体预分频电路在时钟上升沿实现电平翻转。
当外部输入模式控制信号MC为高时，或非门的输出恒为低，与非门的输出恒为高，同步D触发器DFF3的正相输出Q恒为高，组合逻辑门屏蔽后两级分频器的输出，第一级2/3分频电路Div-2/3的输入模式控制信号mc恒为高，工作在2分频模式。D触发器第一D触发器DFF1和第二D触发器DFF2将反相输出QN反馈回输入信号D端，实现其正相输出Q为输入时钟信号clk的2分频。整体电路表现为3个2分频单元级联，实现异步8分频操作，最高工作频率由第一级2分频单元决定，为4.4GHz。
当外部输入模式控制信号MC为低时，模式控制逻辑电路输出为第二D触发器DFF2和同步D触发器DFF3的反相输出的与非，只有当第二D触发器DFF2和同步D触发器DFF3的反相输出QN都为高，即正相输出Q都为低时，模式控制逻辑电路输出为低，第一级2/3分频单元进行3分频，其余周期内模式控制逻辑电路输出为高，第一级2/3分频单元进行2分频，在一个完整的分频周期内，对输入信号进行了3次2分频和1次3分频，整体分频比为9。
传统结构中，不对反馈模式控制信号做任何处理，其产生的延迟时间包括一、二级分频单元延迟和组合逻辑电路延迟。只有当输入时钟为低且第一级2/3分频单元输出为低这一时间窗口内，反馈回第一级的模式控制信号mc为低，才会在2/3预分频电路内部产生一高电平脉冲，并吞掉一次输出反转的脉冲，实现3分频。而较长的反馈延迟时间导致该要求不能得到满足，反馈模式控制信号错过切换窗口，第一级2/3分频单元不能正确实现分频比切换。可以看出该电路的关键路径为模式控制信号mc反馈的延迟，最高工作频率限制在较低水平。本发明提出增加一个D触发器，用第一级2/3分频单元的输出对反馈模式控制信号重新定时，使得最终mc控制信号同第一级单元输出保持同步，保证其覆盖分频比切换窗口，因而该8/9双模预分频电路不受mc信号反馈路径对电路工作速度的影响，其最高工作频率由第一级2/3分频单元决定，同样为4.4GHz。
图2和图3为电源电压0.7V，输入时钟信号频率为4.4GHz时，本发明提出的预分频电路在8分频和9分频模式下的时序波形。从上至下分别是输入时钟clk、第一级2/3分频单元输出out、第一D触发器DFF1的正相输出Q、第二D触发器DFF2的正相输出Q和反馈回第一级2/3分频单元的模式控制信号mc。可以看出，8分频模式下，链路逐级进行2分频操作，mc信号恒为高，最终输出信号为输入时钟的8分频；9分频模式下，mc经过同步后，覆盖第一级2/3分频单元的一个输出周期，保证2/3分频单元正确实现3分频切换，在整个分频周期内完成3次2分频和1次3分频，最终输出信号为输入时钟的9分频。
图4为本发明提出的预分频电路在8分频和9分频模式下的功耗情况。可以看出在最高工作频率4.4GHz下，8分频模式和9分频模式消耗的电流仅为0.24mA和0.27mA，其归一化功耗为0.038/0.043mW/GHz，实现了低电压低功耗，高工作频率。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种高速8分频和9分频双模预分频电路，其特征在于：包括第一级2/3分频电路（Div-2/3）、异步4分频电路、同步D触发器（DFF3）和模式控制逻辑门，其中，异步4分频电路包含两个串接的D触发器即第一D触发器（DFF1）和第二D触发器（DFF2），模式控制逻辑门包括一个或非门（nor）和一个与非门（nand）；时钟信号（CLK）作为待分频的输入信号，第二D触发器（DFF2）正相输出信号Q作为分频后的输出时钟信号（OUT），通过模式控制信号（MC）选择8分频模式或9分频模式：当模式控制信号（MC）为高电平时，该分频电路工作在8分频模式；当模式控制信号输入端MC为低电平时，该分频器电路工作在9分频模式。
2.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3）输入clk端接待分频的输入时钟信号CLK，输入mc端接同步D触发器（DFF3）的正相输出Q，输出out端接第一D触发器（DFF1）的输入clk；第一D触发器（DFF1）的反相输出端QN反馈回其输入D端，第一D触发器（DFF1）的正相输出端Q接第二D触发器（DFF2）的输入clk；第二D触发器（DFF2）的反相输出端QN反馈回其输入D端，第二D触发器（DFF2）的正相输出端Q作为分频器输出时钟信号（OUT）；或非门的输入接第二D触发器（DFF2）的正相输出端Q和外部模式控制信号（MC）；与非门的输入接第一D触发器（DFF1）的反相输出QN和或非门的输出；同步D触发器（DFF3）的输入clk端接第一级2/3分频电路（Div-2/3）的输出端out，同步D触发器DFF3的输入端D接与非门的输出端，同步D触发器DFF3的正相输出端Q接第一级2/3分频电路（Div-2/3）的输入模式控制端mc。
3.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3），当其模式控制信号（MC）为高时，实现2分频操作；当其模式控制信号（MC）为低时，实现3分频操作。
4.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3）采用扩展真单相时钟结构，后级第一D触发器（DFF1）和第二D触发器（DFF2）和同步D触发器（DFF3）采用真单相时钟结构。
5.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：所述第一级2/3分频电路（Div-2/3）在时钟上升沿实现电平翻转，所述第一D触发器（DFF1）和第二D触发器（DFF2）和同步D触发器（DFF3）均为时钟上升沿触发电路，整体预分频电路在时钟上升沿实现电平翻转。
6.根据权利要求1所述的一种高速8分频和9分频双模预分频电路，其特征在于：该反馈链路优化结构结构应用在任意分频模式的预分频电路中。
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