CN102497201A - 一种高速低功耗的真单相时钟2/3双模预分频器 - Google Patents

一种高速低功耗的真单相时钟2/3双模预分频器 Download PDF

Info

Publication number
CN102497201A
CN102497201A CN2011104314127A CN201110431412A CN102497201A CN 102497201 A CN102497201 A CN 102497201A CN 2011104314127 A CN2011104314127 A CN 2011104314127A CN 201110431412 A CN201110431412 A CN 201110431412A CN 102497201 A CN102497201 A CN 102497201A
Authority
CN
China
Prior art keywords
pmos transistor
nmos pass
transistor
connects
pass transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011104314127A
Other languages
English (en)
Inventor
吴建辉
吉新村
李红
张萌
朱贾峰
王子轩
黄福清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Southeast University
Original Assignee
Southeast University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Southeast University filed Critical Southeast University
Priority to CN2011104314127A priority Critical patent/CN102497201A/zh
Publication of CN102497201A publication Critical patent/CN102497201A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/10—Output circuits comprising logic circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses

Abstract

本发明公开了一种高速低功耗的真单相时钟2/3双模预分频器，包括六级动态反相器，第一级、第二级、第三极动态反相器串联构成真单相时钟结构的D触发器DFF1，第四级、第五级、第六级动态反相器串联构成真单相时钟结构的D触发器DFF2。本发明提供的高速低功耗的真单相时钟2/3双模预分频器，去除了传统真单相时钟2/3双模预分频器结构中的与门和或门，直接将第一个D触发器的输出送入第二个D触发器中的第五级动态反相器，控制第五级动态反相器对节点P2的预充电，达到将2/3双模预分频器输出高电平多延迟一个时钟周期，从而实现三分频操作，提高了2/3双模预分频器三分频时的工作速度。

Description

一种高速低功耗的真单相时钟2/3双模预分频器
技术领域
本发明涉及分频器技术，尤其涉及一种高速低功耗的真单相时钟(TSPC)2/3双模预分频器。
背景技术
双模预分频器是一种具有两种可控分频比的分频装置，它是锁相环的重要组成部分，根据模式控制信号的不同以特定的分频比，将输入高频率时钟信号分频为低频率时钟信号，锁相环中，双模预分频器将压控振荡器的高频率信号分频为低频率时钟信号，是锁相环中工作频率最高和功耗最大的模块。
锁相环中分频器由双模预分频器、程序计数器和吞咽计数器构成。压控振荡器的输出信号送入双模预分频器，双模预分频器可以根据模式控制信号进行N或N+1分频。当电路复位后，预分频器进行N+1分频，程序计数器和脉冲吞咽计数器分别对预分频器的输出进行计数，当吞咽计数器计到预定数时，改变模式控制线，使得预分频器进行N分频。程序计数器继续计数直到预定值后，将其本身和吞咽计数器复位，进入下一分频循环。
基于动态电路技术的同步N/N+1分频器是双模预分频器的一种实现结构，一种常用的双模分频器是同步2/3双模预分频器，其他N/N+1双模分频器可以由2/3双模预分频器为核心进行设计，同步2/3双模预分频器中由于增加了或门、与门等逻辑组成的反馈控制，工作速度会比二分频器慢很多，将消耗分频器的大部分功耗。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种高速低功耗的真单相时钟2/3双模预分频器。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种高速低功耗的真单相时钟2/3双模预分频器，包括六级动态反相器，第一级、第二级、第三极动态反相器串联构成真单相时钟结构的D触发器DFF1，第四级、第五级、第六级动态反相器串联构成真单相时钟结构的D触发器DFF2；
所述第一级动态反相器包括第一PMOS晶体管M1、第二PMOS晶体管M2、第三PMOS晶体管M3、第四PMOS晶体管M4和第五PMOS晶体管M5，模式控制信号MC连接第二PMOS晶体管M2和第三PMOS晶体管M3的栅极，分频器的输出端Q2B连接第一PMOS晶体管M1和第四PMOS晶体管M4的栅极，时钟控制信号CK连接第五PMOS晶体管M5的栅极，第一PMOS晶体管M1和第二PMOS晶体管M2的源级接地，第一PMOS晶体管M1、第二PMOS晶体管M2和第三PMOS晶体管M3的漏极接第一级动态反相器的输出端S1，第三PMOS晶体管M3的源级接第四PMOS晶体管M4的漏极，第四PMOS晶体管M4的源级接第五PMOS晶体管M5的漏极，第五PMOS晶体管M5的源级接电源VDD；
所述第二级动态反相器包括第六PMOS晶体管M6、第七PMOS晶体管M7和第八PMOS晶体管M8，时钟控制信号CK连接第六PMOS晶体管M6和第八PMOS晶体管M8的栅极，第一级动态反相器的输出端S1连接第七PMOS晶体管M7的栅极，第六PMOS晶体管M6的源级接地，第六PMOS晶体管M6的漏极接第七PMOS晶体管M7的源级，第七PMOS晶体管M7和第八PMOS晶体管M8的漏极接第二级动态反相器的输出端P1，第八PMOS晶体管M8的源级接电源VDD；
所述第三极动态反相器包括第九PMOS晶体管M9、第十PMOS晶体管M10和第十一PMOS晶体管M11，时钟控制信号CK连接第九PMOS晶体管M9的栅极，第二级动态反相器的输出端P1连接第十PMOS晶体管M10和第十一PMOS晶体管M11的栅极，第九PMOS晶体管M9的源级接地，第九PMOS晶体管M9的漏极接第十PMOS晶体管M10的源级，第十PMOS晶体管M10和第十一PMOS晶体管M11的漏极接第三极动态反相器的输出端Q1B，第十一PMOS晶体管M11的源级接电源VDD；
所述第四级动态反相器包括第十二PMOS晶体管M12、第十三PMOS晶体管M13和第十四PMOS晶体管M14，分频器的输出端Q2B连接第十二PMOS晶体管M12和第十三PMOS晶体管M13的栅极，时钟控制信号CK连接第十四PMOS晶体管M14的栅极，第十二PMOS晶体管M12的源级接地，第十二PMOS晶体管M12和第十三PMOS晶体管M13的漏极接第四级动态反相器的输出端S2，第十三PMOS晶体管M13的源级接第十四PMOS晶体管M14的漏极，第十四PMOS晶体管M14的源级接电源VDD；
所述第五级动态反相器包括第十五PMOS晶体管M15、第十六PMOS晶体管M16、第十七PMOS晶体管M17和第十八PMOS晶体管M18，时钟控制信号CK连接第十五PMOS晶体管M15和第十八PMOS晶体管M18的栅极，第三极动态反相器的输出端Q1B连接第十七PMOS晶体管M17的栅极，第四级动态反相器的输出端S2连接第十六PMOS晶体管M16的栅极，第十五PMOS晶体管M15的源级接地，第十五PMOS晶体管M15的漏极接第十六PMOS晶体管M16的源级，第十六PMOS晶体管M16和第十七PMOS晶体管M17的漏极接第五级动态反相器的输出端P2，第十七PMOS晶体管M17的源级接第十八PMOS晶体管M18的漏极，第十八PMOS晶体管M18的源级接电源VDD；
所述第六级动态反相器包括第十九PMOS晶体管M19、第二十PMOS晶体管M20和第二一PMOS晶体管M21，时钟控制信号CK连接第十九PMOS晶体管M19的栅极，第五级动态反相器的输出端P2连接第二十PMOS晶体管M20和第二一PMOS晶体管M21的栅极，第十九PMOS晶体管M19的源级接地，第十九PMOS晶体管M19的漏极接第二十PMOS晶体管M20的源级，第二十PMOS晶体管M20和第二一PMOS晶体管M21的漏极接分频器的输出端Q2B，第二一PMOS晶体管M21的源级接电源VDD。
上述分配器，在模式控制信号MC为低电平时，第一级、第二级和第三级动态反向器被关断，第三极动态反相器的输出端Q1B为低电平，第四级、第五级和第六级动态反相器正常工作，该真单相时钟2/3双模预分频器处于二分频工作状态；在模式控制信号MC为高电平时，第一级、第二级和第三级动态反相器正常工作，第五级动态反相器中第十七PMOS晶体管M17根据第三极动态反相器的输出端Q1B导通或者关断，并和时钟信号CK控制的第十八PMOS晶体管M18相配合对第五级动态反相器的输出端P2节点进行充电操作。
上述分配器，若在第一级动态反相器中，将模式控制信号和与之连接的第二PMOS晶体管M2和第三PMOS晶体管M3去除，并将第四PMOS晶体管M4与第一级动态反相器的输出端S1相连接，即可构成一个单独的真单相时钟三分频器。
有益效果：本发明提供的高速低功耗的真单相时钟2/3双模预分频器，去除了传统真单相时钟2/3双模预分频器结构中的与门和或门，直接将第一个D触发器的输出送入第二个D触发器中的第五级动态反相器，控制第五级动态反相器对节点P2的预充电，达到将2/3双模预分频器输出高电平多延迟一个时钟周期，从而实现三分频操作，提高了2/3双模预分频器三分频时的工作速度。
附图说明
图1为本发明的结构示意图；
图2为本发明的二分频时序图；
图3为本发明的三分频时序图；
图4为本发明采用0.18μm CMOS工艺实现，8GHz输入频率时二分频瞬态仿真图；
图5为本发明采用0.18μm CMOS工艺实现，8GHz输入频率时三分频瞬态仿真图；
图6为基于本发明的单独的真单相时钟三分频器结构示意图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种高速低功耗的真单相时钟2/3双模预分频器，包括六级动态反相器，第一级、第二级、第三极动态反相器串联构成真单相时钟结构的D触发器DFF1，第四级、第五级、第六级动态反相器串联构成真单相时钟结构的D触发器DFF2；
本发明的通过将真单相时钟触发器预充电操作延迟一个周期实现三分频操作，可以显著提高真单相时钟2/3双模预分频器的工作速度，并且该分频器进行二分频时，还可以将其中一个未用的D触发器关断，降低电路功耗。本发明的真单相时钟2/3双模预分频器包括带时钟控制晶体管的6级动态反相器，包括第一级嵌入或非门的动态反相器，由模式控制信号MC控制的第二PMOS晶体管M2、第三PMOS晶体管M3和预分频器输出信号Q2B控制的第一PMOS晶体管M1、第四PMOS晶体管M4以及时钟信号CK控制的第五PMOS晶体管M5构成；第一级反相器输出S1接第二级反相器输入管第七PMOS晶体管M7栅极，第二级反相器由第七PMOS晶体管M7和CK控制的第六PMOS晶体管M6、第八PMOS晶体管M8构成；第二级反相器输出P1接第三级反相器第十PMOS晶体管M10和第十一PMOS晶体管M11栅极，第三级反相器由第十PMOS晶体管M10、第十一PMOS晶体管M11和CK控制的第九PMOS晶体管M9构成，第三极反相器输出Q1B接第5级反相器第十七PMOS晶体管M17栅极；第四级反相器由预分频器输出Q2B控制的第十二PMOS晶体管M12、第十三PMOS晶体管M13和CK控制的第十四PMOS晶体管M14构成，第四级反相器输出P2接第五级反相器第十六PMOS晶体管M16栅极。第五级反相器由第十五PMOS晶体管M15、第十六PMOS晶体管M16、第十七PMOS晶体管M17、第十八PMOS晶体管M18构成，其中第十五PMOS晶体管M15、第十八PMOS晶体管M18受时钟CK控制，第十七PMOS晶体管M17栅极受第三极反相器输出Q1B控制，并且时钟控制管第十八PMOS晶体管M18和第十七PMOS晶体管M17串联接反相器输出P2，并控制第六级反相器中第二十PMOS晶体管M20、第二一PMOS晶体管M21栅极。第六级反相器由CK控制的第十九PMOS晶体管M19和P2控制的第二十PMOS晶体管M20、第二一PMOS晶体管M21构成，第六级反相器输出Q2B为预分频器的输出，分别连接第一级反相器中第一PMOS晶体管M1、第四PMOS晶体管M4栅极和第四级反相器中第十二PMOS晶体管M12、第十三PMOS晶体管M13栅极。
当MC＝“1”时，本发明的真单相时钟2/3双模预分频器进行二分频，时序图如图2所示，第一级D触发器DFF1中节点S1和P1分别箝位于“0”和“1”状态，Q1B＝“0”，DFF1完全关闭，不产生切换动作，仅DFF2消耗功耗，DFF1的输出Q1B＝“0”，第十七PMOS晶体管M17导通，不影响DFF2的工作状态。当MC＝“0”时，预分频器处于三分频状态，工作方式可以从图3的时序图看出，在t0到t1时刻CK为高电平期间，DFF1的输出Q1B＝“0”，DFF2根据节点P2的高电平跳变为低电平。在时刻t1，CK翻转为低电平，DFF2的第一级反相器采样输入数据，将S2充电至VDD。当CK在时刻t2翻转为高电平时，节点P2由第十五PMOS晶体管M15和第十六PMOS晶体管M16放电至低电平，触发器DFF2的输出Q2B翻转为高电平，同样，DFF1的输出Q1B也根据节点电压P1的低电平翻转为高电平。在时刻t3，当时钟CK下降沿来临时，如果是二分频工作，节点P2将被充电至VDD，但此时DFF1输出Q1B为高电平，第十七PMOS晶体管M17关断，阻止了DFF2第二级反相器的预充电操作，P2节点电压保持低电平直到下一个时钟下降沿。在时刻t4，Q1B在时钟CK上升沿翻转为低电平，第十七PMOS晶体管M17导通，因此当t5时刻时钟CK下降沿来临时，节点P2能够经由第十七PMOS晶体管M17和第十八PMOS晶体管M18充电至VDD。从而在t6时刻，CK翻转为高电平时，Q2B下降为低电平，完成了三分频操作。
本发明的真单相时钟2/3预分频器功耗也得到了进一步的降低，传统真单相时钟2/3分频器一般有7级反相器结构，包括两个D触发器各三级动态反相器和两个D触发器之间的一级反相器，而本发明的真单相时钟2/3预分频器中，由于DFF1的输出直接送到DFF2的第二级动态反相器，去除了DFF1和DFF2间的反相器，整个真单相时钟2/3分频器仅有6级，减小了一级反相器的延迟和功耗，因此预分频器的动态功耗得到了显著降低，也消除了短路电流。图4是本真单相时钟2/3双模预分频器采用0.18μm CMOS工艺实现，8GHz输入频率时二分频瞬态仿真图。图5是本真单相时钟2/3双模预分频器采用0.18μm CMOS工艺实现，8GHz输入频率时三分频瞬态仿真图。对于本真单相时钟2/3双模预分频器，可以将模式控制信号MC和MC控制的晶体管第二PMOS晶体管M2、第三PMOS晶体管M3去除，将第四PMOS晶体管M4的漏极与第一级动态反向器输出节点S1相连构成单独的真单相时钟三分频器，如图6所示。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种高速低功耗的真单相时钟2/3双模预分频器，其特征在于：该分频器包括六级动态反相器，第一级、第二级、第三级动态反相器串联构成真单相时钟结构的D触发器DFF1，第四级、第五级、第六级动态反相器串联构成真单相时钟结构的D触发器DFF2；
所述第一级动态反相器包括第一NMOS晶体管M1、第二NMOS晶体管M2、第三PMOS晶体管M3、第四PMOS晶体管M4和第五PMOS晶体管M5，模式控制信号MC连接第二NMOS晶体管M2和第三PMOS晶体管M3的栅极，分频器的输出端Q2B连接第一NMOS晶体管M1和第四PMOS晶体管M4的栅极，时钟控制信号CK连接第五PMOS晶体管M5的栅极，第一NMOS晶体管M1和第二NMOS晶体管M2的源极接地，第一NMOS晶体管M1、第二NMOS晶体管M2和第三PMOS晶体管M3的漏极分别接第一级动态反相器的输出端S1，第三PMOS晶体管M3的源极接第四PMOS晶体管M4的漏极，第四PMOS晶体管M4的源极接第五PMOS晶体管M5的漏极，第五PMOS晶体管M5的源极接电源VDD；
所述第二级动态反相器包括第六NMOS晶体管M6、第七NMOS晶体管M7和第八PMOS晶体管M8，时钟控制信号CK连接第六NMOS晶体管M6和第八PMOS晶体管M8的栅极，第一级动态反相器的输出端S1连接第七NMOS晶体管M7的栅极，第六NMOS晶体管M6的源极接地，第六NMOS晶体管M6的漏极接第七NMOS晶体管M7的源级，第七NMOS晶体管M7和第八PMOS晶体管M8的漏极分别接第二级动态反相器的输出端P1，第八PMOS晶体管M8的源极接电源VDD；
所述第三级动态反相器包括第九NMOS晶体管M9、第十NMOS晶体管M10和第十一PMOS晶体管M11，时钟控制信号CK连接第九NMOS晶体管M9的栅极，第二级动态反相器的输出端P1连接第十NMOS晶体管M10和第十一PMOS晶体管M11的栅极，第九NMOS晶体管M9的源极接地，第九NMOS晶体管M9的漏极接第十NMOS晶体管M10的源级，第十NMOS晶体管M10和第十一PMOS晶体管M11的漏极分别接第三级动态反相器的输出端Q1B，第十一PMOS晶体管M11的源极接电源VDD；
所述第四级动态反相器包括第十二NMOS晶体管M12、第十三PMOS晶体管M13和第十四PMOS晶体管M14，分频器的输出端Q2B分别连接第十二NMOS晶体管M12和第十三PMOS晶体管M13的栅极，时钟控制信号CK连接第十四PMOS晶体管M14的栅极，第十二NMOS晶体管M12的源极接地，第十二NMOS晶体管M12和第十三PMOS晶体管M13的漏极分别接第四级动态反相器的输出端S2，第十三PMOS晶体管M13的源极接第十四PMOS晶体管M14的漏极，第十四PMOS晶体管M14的源极接电源VDD；
所述第五级动态反相器包括第十五NMOS晶体管M15、第十六NMOS晶体管M16、第十七PMOS晶体管M17和第十八PMOS晶体管M18，时钟控制信号CK连接第十五NMOS晶体管M15和第十八PMOS晶体管M18的栅极，第三级动态反相器的输出端Q1B连接第十七PMOS晶体管M17的栅极，第四级动态反相器的输出端S2连接第十六NMOS晶体管M16的栅极，第十五NMOS晶体管M15的源极接地，第十五NMOS晶体管M15的漏极接第十六NMOS晶体管M16的源极，第十六NMOS晶体管M16和第十七PMOS晶体管M17的漏极分别接第五级动态反相器的输出端P2，第十七PMOS晶体管M17的源极接第十八PMOS晶体管M18的漏极，第十八PMOS晶体管M18的源极接电源VDD；
所述第六级动态反相器包括第十九NMOS晶体管M19、第二十NMOS晶体管M20和第二一PMOS晶体管M21，时钟控制信号CK连接第十九NMOS晶体管M19的栅极，第五级动态反相器的输出端P2连接第二十NMOS晶体管M20和第二一PMOS晶体管M21的栅极，第十九NMOS晶体管M19的源极接地，第十九NMOS晶体管M19的漏极接第二十NMOS晶体管M20的源极，第二十NMOS晶体管M20和第二一PMOS晶体管M21的漏极分别接分频器的输出端Q2B，第二一PMOS晶体管M21的源极接电源VDD。
CN2011104314127A 2011-12-21 2011-12-21 一种高速低功耗的真单相时钟2/3双模预分频器 Pending CN102497201A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011104314127A CN102497201A (zh) 2011-12-21 2011-12-21 一种高速低功耗的真单相时钟2/3双模预分频器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011104314127A CN102497201A (zh) 2011-12-21 2011-12-21 一种高速低功耗的真单相时钟2/3双模预分频器

Publications (1)

Publication Number Publication Date
CN102497201A true CN102497201A (zh) 2012-06-13

Family

ID=46188997

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011104314127A Pending CN102497201A (zh) 2011-12-21 2011-12-21 一种高速低功耗的真单相时钟2/3双模预分频器

Country Status (1)

Country Link
CN (1) CN102497201A (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102710259A (zh) * 2012-06-15 2012-10-03 江苏物联网研究发展中心 高速低功耗真单相时钟双模预分频器
CN105262478A (zh) * 2015-11-16 2016-01-20 东南大学 一种基于e-tspc结构的低功耗2/3分频器电路
CN103916123B (zh) * 2012-12-28 2017-07-11 北京中电华大电子设计有限责任公司 一种差分高速时钟分频器和方法
CN108880541A (zh) * 2018-06-05 2018-11-23 东南大学 一种基于衬底控制与隐逻辑技术的低电压分频器
CN108964654A (zh) * 2017-05-23 2018-12-07 中芯国际集成电路制造(上海)有限公司 单相时钟分频器电路和锁相环电路
CN109379061A (zh) * 2018-09-29 2019-02-22 上海华虹宏力半导体制造有限公司 带置位功能的tspc触发器
CN110429922A (zh) * 2019-07-17 2019-11-08 上海华虹宏力半导体制造有限公司 触发器
CN111917397A (zh) * 2020-06-18 2020-11-10 华南理工大学 基于单极型晶体管的触发器电路及芯片
CN112260682A (zh) * 2020-10-26 2021-01-22 加特兰微电子科技(上海)有限公司 Tspc触发器、双模预分频器和分频器相关器件
US11366161B2 (en) 2019-12-10 2022-06-21 Samsung Electronics Co., Ltd. True single phase clock (TSPC) pre-charge based flip-flop

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110254605A1 (en) * 2010-04-14 2011-10-20 Jin-Fa Lin High speed dual modulus prescaler
CN202076992U (zh) * 2011-05-31 2011-12-14 比亚迪股份有限公司 一种d触发器
CN202444477U (zh) * 2011-12-21 2012-09-19 东南大学 一种高速低功耗的真单相时钟2/3双模预分频器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110254605A1 (en) * 2010-04-14 2011-10-20 Jin-Fa Lin High speed dual modulus prescaler
CN202076992U (zh) * 2011-05-31 2011-12-14 比亚迪股份有限公司 一种d触发器
CN202444477U (zh) * 2011-12-21 2012-09-19 东南大学 一种高速低功耗的真单相时钟2/3双模预分频器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
WU-HSIN CHEN等: "High-Speed Low-Power True Single-Phase Clock Dual-Modulus Prescalers", 《IEEE TRANSACTIONS CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS》 *
XIAO PENG YU等: "Design and Optimization of the Extended True Single-Phase Clock-Based Prescaler", 《IEEE MICROWAVE THEORY AND TECHNIQUES SOCIETY》 *

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102710259A (zh) * 2012-06-15 2012-10-03 江苏物联网研究发展中心 高速低功耗真单相时钟双模预分频器
CN102710259B (zh) * 2012-06-15 2014-08-13 江苏物联网研究发展中心 高速低功耗真单相时钟双模预分频器
CN103916123B (zh) * 2012-12-28 2017-07-11 北京中电华大电子设计有限责任公司 一种差分高速时钟分频器和方法
CN105262478A (zh) * 2015-11-16 2016-01-20 东南大学 一种基于e-tspc结构的低功耗2/3分频器电路
WO2017084217A1 (zh) * 2015-11-16 2017-05-26 东南大学 一种基于e-tspc结构的低功耗2/3分频器电路
CN105262478B (zh) * 2015-11-16 2017-11-07 东南大学 一种基于e‑tspc结构的低功耗2/3分频器电路
CN108964654A (zh) * 2017-05-23 2018-12-07 中芯国际集成电路制造(上海)有限公司 单相时钟分频器电路和锁相环电路
CN108880541A (zh) * 2018-06-05 2018-11-23 东南大学 一种基于衬底控制与隐逻辑技术的低电压分频器
CN109379061A (zh) * 2018-09-29 2019-02-22 上海华虹宏力半导体制造有限公司 带置位功能的tspc触发器
CN109379061B (zh) * 2018-09-29 2022-06-21 上海华虹宏力半导体制造有限公司 带置位功能的tspc触发器
CN110429922A (zh) * 2019-07-17 2019-11-08 上海华虹宏力半导体制造有限公司 触发器
CN110429922B (zh) * 2019-07-17 2023-07-04 上海华虹宏力半导体制造有限公司 触发器
US11366161B2 (en) 2019-12-10 2022-06-21 Samsung Electronics Co., Ltd. True single phase clock (TSPC) pre-charge based flip-flop
CN111917397A (zh) * 2020-06-18 2020-11-10 华南理工大学 基于单极型晶体管的触发器电路及芯片
CN111917397B (zh) * 2020-06-18 2021-08-10 华南理工大学 基于单极型晶体管的触发器电路及芯片
CN112260682A (zh) * 2020-10-26 2021-01-22 加特兰微电子科技(上海)有限公司 Tspc触发器、双模预分频器和分频器相关器件
CN112260682B (zh) * 2020-10-26 2023-07-25 加特兰微电子科技(上海)有限公司 Tspc触发器、双模预分频器和分频器相关器件

Similar Documents

Publication Publication Date Title
CN102497201A (zh) 一种高速低功耗的真单相时钟2/3双模预分频器
CN105071805B (zh) 一种高速低功耗的2/3双模预分频器
US7034584B2 (en) Apparatus for frequency dividing a master clock signal by a non-integer
WO2010022366A8 (en) Low power radio frequency divider
CN107306133A (zh) 一种分频器及频率合成器
CN105553447A (zh) 时钟切换电路
CN202444477U (zh) 一种高速低功耗的真单相时钟2/3双模预分频器
CN106452394A (zh) 一种具有自动复位功能的时钟切换结构
CN105871374A (zh) 一种自动平衡工艺偏差和温度影响的延迟线
CN102025366A (zh) 等占空比时钟的分频时钟切换方法及分频器
WO2013177759A1 (en) Reduced dynamic power d flip-flop
CN103297037A (zh) 一种基于模块化的多模分频器
CN102035537B (zh) 一种低功耗可编程分频器
CN201887747U (zh) 一种低功耗可编程分频器
CN101789786A (zh) 低功耗全差分双模前置分频器
CN204031123U (zh) 一种应用于锁相环中的基于采样技术的鉴相器和电荷泵电路
CN210899108U (zh) 一种适用于高速时钟场景的四相位时钟产生电路
CN112713896A (zh) 一种用于小数分频锁相环中的改进型脉冲吞咽分频器及分频方法
EP3350928B1 (en) High-speed programmable clock divider
CN107528568A (zh) 具有数据保持反馈回路的tspc触发器
CN110214417B (zh) 50％占空比正交输入正交输出(qiqo)3分频电路
CN108540128A (zh) 一种时钟分频电路及其分频方法
Wu et al. A low-power high-speed true single phase clock divide-by-2/3 prescaler
Jia et al. A novel low-power and high-speed dual-modulus prescaler based on extended true single-phase clock logic
CN203554397U (zh) 一种占空比调整电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20120613