CN111917397B - 基于单极型晶体管的触发器电路及芯片 - Google Patents

Abstract

本发明公开了一种基于单极型晶体管的触发器电路及芯片，其中触发器电路包括三个动态单元；第一个动态单元的第一晶体管的源极作为一个动态单元的第一输出端；第二个动态单元的第二晶体管的栅极连接至第一输出端，第二晶体管的漏极作为第二个动态单元的第二输出端；第三个动态单元包括第三晶体管、第四晶体管和第五晶体管，第一反相器的输出端与第三晶体管的栅极连接，第一反相器的输入端与第五晶体管的栅极连接，第四晶体管的漏极与第二反相器的输入端连接，第二反相器的输出端作为触发器电路的输出端。本发明的触发器电路与传统的电路相比，器件数目更少，且不需要双电源，降低了电路复杂度，可广泛应用于半导体集成电路领域。

Description

基于单极型晶体管的触发器电路及芯片

技术领域

本发明涉及半导体集成电路领域，尤其涉及一种基于单极型晶体管的触发器电路及芯片。

背景技术

传统的刚性电子与可弯曲的日常生活物品(例如纸张，胶带，人体和纺织品)之间存在实际应用上的困难。我们可以通过大面积柔性电子技术来解决此问题。这些大面积柔性电子技术提供了可弯曲性，重量轻，超薄尺寸，透明度，可拉伸性，大面积适用性，低成本以及其他一些吸引人的功能。

然而，目前大部分柔性电子技术仅能提供高性能的单极型(纯n型或纯p型)器件。例如，a-Si TFT技术，氧化物TFT技术主要器件类型为n型晶体管；而有机TFT技术，碳纳米管技术主要器件类型则为p型晶体管。因此，通常情况下，柔性电子电路仅能基于单极型晶体管实现，这意味着传统CMOS电路设计技术不再适用，相比成熟的CMOS集成电路设计技术，柔性集成电路的设计面临很多挑战。

本发明仅以纯n型电路为例进行讨论，对于纯p型电路，只需将电路上下翻转即可，因此不再做详述。

基于单极型器件的触发器电路，目前常用的设计为维持阻塞结构，如图1所示。触发器由5个二输入或非门和1个三输入或非门组成。对于或非门电路，目前常用技术有两种，分别为伪CMOS逻辑(如图2所示)和电容自举逻辑(如图3所示)。

从电路复杂度角度，基于伪CMOS逻辑的维持阻塞触发器需要两路电源，38个晶体管(二输入或非门消耗6个晶体管，三输入或非门消耗8个晶体管)。基于电容自举逻辑的触发器虽然只需一路电源，但每个或非门都需要一个自举电容，因此触发器总共消耗38个晶体管和6个电容(二输入或非门消耗6个晶体管1个电容，三输入或非门消耗8个晶体管1个电容)。

从功耗角度，对于伪CMOS逻辑和电容自举逻辑，当输入为高电平时，上拉晶体管和下拉晶体管都不能完全关断，因而具有较大的漏电流，导致静态功耗不为零。

发明内容

为了解决上述技术问题之一，本发明的目的是提供一种基于单极型晶体管的触发器电路及芯片。

本发明所采用的技术方案是：

一种基于单极型晶体管的触发器电路，包括三个动态单元、第一反相器和第二反相器，各所述动态单元均包括三个晶体管，所述三个晶体管依次串联在电源端和接地端之间；

第一个动态单元中串联在中间的第一晶体管的源极作为所述一个动态单元的第一输出端；

第二个动态单元中串联在中间的第二晶体管的栅极连接至第一输出端，所述第二晶体管的漏极作为所述第二个动态单元的第二输出端；

第三个动态单元包括第三晶体管、第四晶体管和第五晶体管，所述第二输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第三晶体管的栅极连接，所述第一反相器的输入端与所述第五晶体管的栅极连接，所述第四晶体管为串联在中间的晶体管，所述第四晶体管的漏极与所述第二反相器的输入端连接，所述第二反相器的输出端作为所述触发器电路的输出端。

进一步，所述晶体管为p型晶体管或n型晶体管。

进一步，所述触发器电路还包括第一电容、第二电容和第三电容；

所述第一输出端通过所述第一电容连接至接地端，所述第二输出端通过所述第二电容连接至接地端，所述第二反相器的输入端通过第三电容连接至接地端。

进一步，所述晶体管为n型晶体管；

所述第一个动态单元包括第六晶体管和第七晶体管，所述第一晶体管的漏极通过所述第六晶体管连接至电源端，所述第一晶体管的源极通过所述第七晶体管连接至接地端，所述第一晶体管的栅极连接第二时钟信号，所述第六晶体管的栅极连接第二输入信号，所述第七晶体管的栅极连接第一输入信号；

所述第二个动态单元包括第八晶体管和第九晶体管，所述第二晶体管的漏极通过所述第八晶体管连接至电源端，所述第二晶体管的源极通过所述第九晶体管连接至接地端，所述第八晶体管的栅极连接所述第二时钟信号，所述第九晶体管的栅极连接第一时钟信号；

所述第四晶体管的栅极连接所述第一时钟信号。

进一步，所述第一反相器包括第十晶体管、第十一晶体管、第一电子开关和第二电子开关；

所述第十晶体管的漏极与电源端连接，所述第十晶体管的源极与所述第十一晶体管的漏极连接，所述第十一晶体管的源极连接至接地端，所述第十一晶体管的栅极作为所述第一反相器的输入端，所述第十一晶体管的漏极作为所述第一反相器的输出端；

所述第一电子开关的第一端与电源端连接，所述第一电子开关的第二端与所述第二电子开关的第一端连接，所述第二电子开关的第二端与所述第一反相器的输出端连接，所述第一电子开关的控制端与所述第一反相器的输出端连接，所述第二电子开关的控制端与所述第一反相器的输入端连接。

进一步，所述第一电子开关和第二电子开关均为晶体管。

本发明所采用的另一技术方案是：

一种芯片，包括触发器，所述触发器采用上所述的一种基于单极型晶体管的触发器电路来实现。

本发明的有益效果是：本发明提供一种仅由单极型晶体管组成的触发器电路，适用于柔性电子技术中；另外，该触发器电路与传统的电路相比，器件数目更少，且不需要双电源，降低了电路复杂度。

附图说明

为了更清楚地说明本发明实施例或者现有技术中的技术方案，下面对本方明实施例或者现有技术中的相关技术方案附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本发明的技术方案中的部分实施例，对于本领域的技术人员而言，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。

图1是现有维持阻塞结构的触发器电路的示意图；

图2是伪CMOS逻辑多输入或非门的电路图；

图3是伪CMOS逻辑多输入或非门的电路图；

图4是经典CMOS TSPC触发器的电路图；

图5是实施例中一种基于单极型晶体管的触发器电路的电路图；

图6是实施例中输出反馈结构的反相器的电路示意图；

图7是实施例中输出反馈结构的反相器的电子电路图；

图8是实施例中将触发器连接为二分频器的示意图；

图9是本发明实施例提供的一种基于单极型晶体管的触发器电路的二分频器的工作波形和电流消耗示意图；

图10是基于传统维持阻塞触发器(采用伪CMOS逻辑)的二分频器的工作波形和电流消耗的示意图；

图11是基于传统维持阻塞触发器(采用电容自举逻辑)的二分频器的工作波形和电流消耗的示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。

本发明实施例提供的触发器电路，从经典CMOS TSPC触发器结构改进而来，经典CMOS TSPC触发器结构如图4所示，TSPC触发器中包括了多个p型晶体管换和多个n型晶体管。由于本实施例的电路是在单极型晶体管(即只有一种类型的晶体管，p型或n型)的情况下，故本实施例中将TSPC触发器中的p型晶体管换为n型晶体管，并将其输入信号反相，如图5所示：

电路结构包括三个动态单元，分别为第一个动态单元、第二个动态单元和第三个动态单元；每个动态单元均包括三个晶体管，这三个晶体管依次串联在电源端和接地端之间，在本实施例中依次串联的方式为：上一个晶体管的源极与下一个晶体管的漏极相连，而与栅极相连的方式并不在本实施例的保护范围内。

第一个动态单元包括三个依次连接的第六晶体管Q6、第一晶体管Q1和第七晶体管Q7，第六晶体管Q6的栅极连接输入信号

第七晶体管Q7的栅极连接输入信号d，第一晶体管Q1的栅极连接时钟输入信号

第二个动态单元包括三个依次连接的第八晶体管Q8、第二晶体管Q2和第九晶体管Q9，第八晶体管Q8的栅极连接时钟输入信号

第九晶体管Q9的栅极连接时钟输入信号clk，第二晶体管Q2的栅极与第一个动态单元的输出端连接，第二晶体管Q2的漏极连接至第一反相器P1的输入端；

第三个动态单元包括三个依次连接的第三晶体管Q3、第四晶体管Q4和第五晶体管Q5，第三晶体管Q3的栅极与第一反相器P1的输出端连接，第五晶体管Q5的栅极与第一反相器P1的输入端连接，第四晶体管Q4的栅极与时钟输入信号clk连接；第四晶体管Q4的漏洞作为第三个动态单元的输出端与第二反相器P2的输入端连接。其中，输入信号d与输入信号

相反，即当输入信号d为高电平时，输入信号

为低电平；时钟输入信号clk与时钟输入信号

相反。

需要注意的是，在本实施例中将p型晶体管换为n型晶体管，但将电路中的n型晶体管转换为p型晶体管也可实现本实施例的触发器电路。

由于柔性电子电路的工作频率远低于CMOS电路，本实施例在触发器中间节点(即每个动态单元的输出)加入了储存电容(即第一电容C1、第二电容C2和第三电容C3)，以避免高电平失真。另外，为了产生反相驱动信号，在第二个动态单元和第三个动态单元之间加入了反相器(即第一反相器)。

在一些实施例中，第一反相器和第二反相器均采用一种输出反馈结构，如图6所示。该反馈结构的反相器特点是结构简单，且无静态功耗。由上拉晶体管T1(即第十晶体管)，下拉晶体管T2(即第十一晶体管)，和两个开关T3、T4构成。两个开关T3、T4分别由输入输出信号控制。当控制信号为高电平时开关导通，控制信号为低电平时开关截止。其中，该两个开关T3、T4可用晶体管来实现，如图7所示。

当输入为低，T2和T4截止，输出节点电压上升，这使得T3导通，T1栅极电压增大，输出电压继续上升，从而导致T3进一步导通。如此循环往复，产生正反馈，最终使输出电压上拉至高电平。

当输入为高，T2和T4导通，输出节点电压下降，这使得T3截止。因为T4导通，所以T1截止，上拉电流为零，因此最终输出节点被下拉至低电平。

从电路复杂度角度，该反相器与传统的伪CMOS或电容自举反相器使用相同数量的晶体管，但是无需使用双电源和自举电容，因此电路复杂度更低。

从电路功耗角度，该反相器无静态功耗。当输入为低输出为高时，T1与T2均有Vgs＝0，T1T2均截止，电源与地之间无电流通路，因此电路无静态功耗。当输入为高输出为低时，T1有Vgs＝0，T2有Vds＝0，T1T2均截止，电源与地之间无电流通路，因此电路无静态功耗。

参见表1，本实施例的电路结构由于采用了动态逻辑和输出反馈反相器，相比传统的基于伪CMOS逻辑或电容自举逻辑的维持阻塞触发器，本发明电路复杂度大为降低。具体而言，本本实施例的电路消耗了更少的晶体管与电容，且无需双电源。另外，也是由于采用了动态逻辑和输出反馈反相器，本实施例的电路结构无静态功耗。

表1

为了验证本发明触发器的功能，将其连接成二分频器，如图8所示。图9给出了基于本发明的二分频器的工作波形和电流消耗。可以看出，二分频操作正确。电路仅在输入信号跳变时有电流消耗，说明本发明仅有动态功耗，无静态功耗。

作为对比，图10给出了基于传统维持阻塞触发器(采用伪CMOS逻辑)的二分频器的工作波形和电流消耗。图11给出了基于传统维持阻塞触发器(采用电容自举逻辑)的二分频器的工作波形和电流消耗。可以看出，传统的这两种触发器具有较大的静态功耗。

本实施例还提供了一种芯片，包括触发器，所述触发器采用上所述的一种基于单极型晶体管的触发器电路来实现。

本实施例的芯片与上述的触发器电路具有相应的关系，因此具备触发器电路相应的功能和有益效果。

可以理解的是，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所述技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (5)

1.一种基于单极型晶体管的触发器电路，其特征在于，包括三个动态单元、第一反相器和第二反相器，各所述动态单元均包括三个晶体管，所述三个晶体管依次串联在电源端和接地端之间；

第一个动态单元中串联在中间的第一晶体管的源极作为所述一个动态单元的第一输出端；

第二个动态单元中串联在中间的第二晶体管的栅极连接至第一输出端，所述第二晶体管的漏极作为所述第二个动态单元的第二输出端；

第三个动态单元包括第三晶体管、第四晶体管和第五晶体管，所述第二输出端与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第三晶体管的栅极连接，所述第一反相器的输入端与所述第五晶体管的栅极连接，所述第四晶体管为串联在中间的晶体管，所述第四晶体管的漏极与所述第二反相器的输入端连接，所述第二反相器的输出端作为所述触发器电路的输出端；

所述晶体管为n型晶体管；

所述第一个动态单元包括第六晶体管和第七晶体管，所述第一晶体管的漏极通过所述第六晶体管连接至电源端，所述第一晶体管的源极通过所述第七晶体管连接至接地端，所述第一晶体管的栅极连接第二时钟信号，所述第六晶体管的栅极连接第二输入信号，所述第七晶体管的栅极连接第一输入信号；

所述第二个动态单元包括第八晶体管和第九晶体管，所述第二晶体管的漏极通过所述第八晶体管连接至电源端，所述第二晶体管的源极通过所述第九晶体管连接至接地端，所述第八晶体管的栅极连接所述第二时钟信号，所述第九晶体管的栅极连接第一时钟信号；

所述第四晶体管的栅极连接所述第一时钟信号；

所述第一反相器包括第十晶体管、第十一晶体管、第一电子开关和第二电子开关；

所述第十晶体管的漏极与电源端连接，所述第十晶体管的源极与所述第十一晶体管的漏极连接，所述第十一晶体管的源极连接至接地端，所述第十一晶体管的栅极作为所述第一反相器的输入端，所述第十一晶体管的漏极作为所述第一反相器的输出端；

所述第一电子开关的第一端与电源端连接，所述第一电子开关的第二端与所述第二电子开关的第一端连接，所述第二电子开关的第二端与所述第一反相器的输出端连接，所述第一电子开关的控制端与所述第一反相器的输出端连接，所述第二电子开关的控制端与所述第一反相器的输入端连接。

2.根据权利要求1所述的一种基于单极型晶体管的触发器电路，其特征在于，所述晶体管为p型晶体管或n型晶体管。

3.根据权利要求1所述的一种基于单极型晶体管的触发器电路，其特征在于，所述触发器电路还包括第一电容、第二电容和第三电容；

所述第一输出端通过所述第一电容连接至接地端，所述第二输出端通过所述第二电容连接至接地端，所述第二反相器的输入端通过第三电容连接至接地端。

4.根据权利要求1所述的一种基于单极型晶体管的触发器电路，其特征在于，所述第一电子开关和第二电子开关均为晶体管。

5.一种基于单极型晶体管的芯片，其特征在于，包括触发器，所述触发器采用权利要求1-4任一项所述的一种基于单极型晶体管的触发器电路来实现。

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