CN107306133B - 一种分频器及频率合成器 - Google Patents

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Abstract

本发明提供一种分频器及频率合成器，包括：第一触发器、第二触发器和反相器，其中，第一触发器的输出端连接第二触发器的输入端和反相器的输出端，第二触发器的输出端连接反相器的输入端和第一触发器的输入端，反相器的控制端连接控制信号，在第一触发器和电源电压之间设置控制模块，控制模块连接控制信号，控制模块用于控制第一触发器和电源电压之间的连接和断开，控制信号为第一模式信号时，只有第二触发器工作，实现N分频，控制信号为第二模式信号，且第二触发器的输出信号为第二模式信号时，实现N+1分频。本发明的分频器去除了或门结构，通过控制逻辑使输出信号高电平延长一个时钟周期，实现2分频到3分频的转换，降低了分频器的功耗。

Description

一种分频器及频率合成器
技术领域
本发明涉及集成电路技术，具体而言涉及一种分频器及频率合成器。
背景技术
频率合成技术在通信技术迅猛发展的需求之下，不断提高准确度和稳定度，并广泛应用于移动通信、无线局域网、数字电视、卫星定位等各个新兴技术领域。锁相环频率合成器是目前频率合成器的主流，它按照接收与发射系统的要求，通过可编程分频器，实现频率可调的信号输出。
高速双模预分频器是锁相环的一个重要的功能模块，它可以实现用单个分频器实现多个分频比的功能。功耗，速度和可以实现的分频比的个数是预分频器的主要指标。在锁相环中，预分频器的工作速度最快，消耗的能量比其它模块多，因此研究如何减少预分频器设计的复杂度，增加速度，减少功耗具有重要的意义。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种分频器，包括：
第一触发器、第二触发器和反相器，
其中，所述第一触发器的输出端连接所述第二触发器的输入端和所述反相器的输出端，所述第二触发器的输出端连接所述反相器的输入端和所述第一触发器的输入端，所述反相器的控制端连接控制信号，
在所述第一触发器和电源电压之间设置有控制模块，所述控制模块连接控制信号，所述控制模块用于控制第一触发器和所述电源电压之间的连接和断开，其中，当所述控制信号为第一模式信号时，所述第一触发器与所述电源电压断开，只有所述第二触发器工作，实现N分频，当所述控制信号为第二模式信号，且所述第二触发器的输出信号为第二模式信号时，实现N+1分频。
进一步，所述第一触发器为D触发器，其中，所述第一触发器的第一阶使用扩展真单相时钟电路来提供电路速度。
进一步，所述第一触发器的第二阶和第三阶使用真单相时钟结构的动态D锁存器。
进一步，所述控制模块包括第一PMOS晶体管，所述第一PMOS晶体管的栅极连接所述控制信号，漏极连接所述第一触发器，源极连接所述电源电压。
进一步，所述反相器包括第一NMOS晶体管、第二NMOS晶体管和第二PMOS晶体管，所述第一NMOS晶体管的源极接地，漏极连接所述第二NMOS晶体管的源极，所述第一NMOS晶体管的栅极连接所述反相器的控制端，所述第二NMOS晶体管的漏极和所述第二PMOS晶体管的漏极连接到所述反相器的输出端，所述第二PMOS晶体管的源极连接电源电压，栅极和所述第二NMOS晶体管的栅极连接到所述反相器的输入端。
进一步，所述第二触发器为D触发器，所述第二触发器使用真单相时钟结构。
进一步，所述第一模式信号为“1”，所述第二模式信号为“0”。
进一步，所述N为2。
进一步，所述第一触发器包括：
第三PMOS晶体管和第三NMOS晶体管，其中，所述第三NMOS晶体管的源极接地、栅极连接所述第一触发器的输入端、漏极与所述第三PMOS晶体管的漏极连接到第一节点S1，所述第三PMOS晶体管的栅极连接时钟控制信号Fin、源极接所述第一触发器的电源电压节点S3。
进一步，所述第一触发器还包括：
第四NMOS晶体管、第五NMOS晶体管和第四PMOS晶体管，其中，所述第四NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第五NMOS晶体管的源极，所述第五NMOS晶体管的栅极连接所述第一节点S1，所述第五NMOS晶体管的漏极和所述第四PMOS晶体管的漏极连接到第二节点S2，所述第四PMOS晶体管的栅极连接时钟控制信号Fin、源极连接到所述电源电压节点S3。
进一步，所述第一触发器还包括：
第六NMOS晶体管、第七NMOS晶体管和第五PMOS晶体管，其中，所述第六NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第七NMOS晶体管的源极，所述第七NMOS晶体管的漏极和所述第五PMOS晶体管的漏极连接到所述第一触发器的输出端，所述第七NMOS晶体管的栅极和所述第五PMOS晶体管的栅极连接所述第二节点S2，所述第五PMOS晶体管的源极连接所述电源电压节点S3。
进一步，所述第二触发器包括：
第八NMOS晶体管、第六PMOS晶体管和第七PMOS晶体管，其中，所述第八NMOS晶体管的源极接地，所述第八NMOS晶体管的漏极和所述第六PMOS晶体管的漏极连接到第四节点S4，所述第八NMOS晶体管的栅极和所述第六PMOS晶体管的栅极连接到所述第二D触发器的输入端，所述第六PMOS晶体管的源极连接所述第七PMOS晶体管的漏极，所述第七PMOS晶体管的源极连接电源电压，所述第七PMOS晶体管的栅极连接时钟控制信号Fin。
进一步，所述第二触发器还包括：
第九NMOS晶体管、第十NMOS晶体管和第八PMOS晶体管，其中，所述第九NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第十NMOS晶体管的源极，所述第十NMOS晶体管的栅极连接所述第四节点S4，所述第十NMOS晶体管的漏极和所述第八PMOS晶体管的漏极连接到第五节点S5，所述第八PMOS晶体管的栅极连接时钟控制信号Fin，源极连接电源电压。
进一步，所述第二触发器还包括：
第十一NMOS晶体管、第十二NMOS晶体管和第九PMOS晶体管，其中，所述第十一NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第十二NMOS晶体管的源极，所述第十二NMOS晶体管的栅极和所述第九PMOS晶体管的栅极连接所述第五节点S5，所述第十二NMOS晶体管的漏极和所述第九PMOS晶体管的漏极连接第六节点S6，所述第九PMOS晶体管的源极连接电源电压。
进一步，所述第二触发器还包括：
第十三NMOS晶体管和第十PMOS晶体管，其中，所述第十三NMOS晶体管的栅极和所述第十PMOS晶体管栅极连接到所述第六节点S6，所述第十三NMOS晶体管的源极接地，所述第十三NMOS晶体管的漏极和所述第十PMOS晶体管的漏极连接到所述第二触发器的输出端，所述第十PMOS晶体管P10的源极接电源电压。
本发明另一方面提供一种频率合成器，包括前述的分频器。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了传统的2/3分频器的结构图；
图2示出了传统2/3分频器的晶体管级电路图；
图3示出了现有的一种将NOR门嵌入到D触发器DFF的2/3分频器结构；
图4示出了本发明一实施方式的低功耗TSPC 2/3分频器电路结构图；
图5A示出了本发明的分频器在2分频模式下的等效电路图；
图5B示出了本发明的分频器在3分频模式下的等效电路图；
图6示出了本发明与图3中所示的分频器结构在2分频和3分频模式下的功耗比较图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
如图1所示，该结构是传统的2/3分频器的结构图,该结构图由两个真单相时钟结构D触发器(TSPC DFF)和两个NOR门构成，当控制信号MC＝1时，该结构实现2分频功能，当控制信号MC＝0时，该分频器实现3分频的功能。
如图2所示为传统2/3分频器的晶体管级电路图，左侧的TSPC触发器命名为DFF1，右侧的TSPC触发器命名为DFF2，从图中可看出，DFF1的负载为一个NOR门，DFF2的负载为DFF1、一个NOR门和输出阶。由于DFF2上大的负载，限制了传统2/3分频器的工作速度并且这种结构引入了巨大的功耗。
如图3所示为一种将NOR门嵌入到D触发器DFF的2/3分频器结构，从图中可以看出，用一个单一的NMOS管N2将传统2/3分频器的第一个NOR门嵌入到DFF1的第三阶，第二个NOR门嵌入到DFF2的第一阶，通过这种结构可以显著减少分频器中转换节点的个数，从而降低电路的动态功耗，但是在2分频阶段，DFF1仍然工作，这部分的功耗是多余的。
鉴于现有的分频器结构仍然存在功耗过大等技术问题，因此本发明提出了一种新的分频器结构，以解决现有的技术问题。
本发明的分频器包括第一触发器、第二触发器和反相器，其中，所述第一触发器的输出端连接所述第二触发器的输入端和所述反相器的输出端，所述第二触发器的输出端连接所述反相器的输入端和所述第一触发器的输入端，所述反相器的控制端连接控制信号，
在所述第一触发器和电源电压之间设置有控制模块，所述控制模块连接控制信号，所述控制模块用于控制第一触发器和所述电源电压之间的连接和断开，
其中，当所述控制信号为第一模式信号时，所述第一触发器与所述电源电压断开，只有所述第二触发器工作，实现N分频，当所述控制信号为第二模式信号，且所述第二触发器的输出信号为第二模式信号时，使第二触发器输出高电平延长一个时钟周期，从而实现N+1分频。
值得一提的是，第一触发器和第二触发器的类型可以为D触发器或T触发器等，其中较佳地为D触发器，上述触发器类型仅作为示例，并不对本发明构成限制，对于其它可以实现第一触发器和第二触发器的相同功能的电路结构或元件等，也可同样适用于本发明。
在一个示例中，所述第一触发器为D触发器，其中，所述第一触发器的第一阶使用扩展真单相时钟(E-TSPC)电路来提供电路速度，所述第一触发器的第二阶和第三阶使用真单相时钟(TSPC)结构的动态D锁存器。
示例性地，所述第二触发器为D触发器，所述第二触发器使用真单相时钟结构。
进一步，第一触发器和第二触发器均还包括时钟控制端，用于连接时钟信号Fin。
反相器的电路结构除可以为本领域技术人员熟知的任何反相电路结构以外，对一些可以实现将输入信号的相位反转180°的其他电路结构，也可同样适用于本发明，而本发明的反相器还受到控制信号的控制。
在一个示例中，受控制信号控制的反相器由两个NMOS晶体管、和一PMOS晶体管构成，其中一NMOS晶体管的栅极连接到反相器的控制端，该控制端连接控制信号MC，反相器的输入端连接到第二触发器的输出端，反相器的输出端连接到第一触发器的输出端和第二触发器的输入端，当控制信号MC＝1时，反相器正常工作，当控制信号MC＝0时，两个NMOS晶体管截止，只有当第二触发器的输出信号Q＝0时，PMOS晶体管导通。
所述控制模块，所述控制模块连接控制信号，用于控制第一触发器和所述电源电压之间的连接和断开，示例性地，所述控制模块可以为栅极连接控制信号的PMOS晶体管，源极连接电源电压，漏极连接第一触发器，当控制信号为第一模式信号例如为“1”时，PMOS晶体管截止，使得第一触发器和电源电压之间断开。上述控制模块的类型仅作为示例，对于可以在控制信号控制下能够控制第一触发器和所述电源电压之间的连接和断开的其它控制电路结构，也同样可以适用于本发明。
进一步，所述控制模块和所述反相器连接相同的控制信号。
本发明实施例中，N大于等于2，其中，较佳地，N等于2，即本发明的分频器可以实现2/3分频，为一种双模分频器。
当控制信号为第一模式信号例如为“1”时，控制模块使得第一触发器和电源电压断开，只有第二触发器工作，电路实现2分频功能；当控制信号为第二模式信号例如为“0”时，受控制信号控制的反相器中的两个NMOS截止，同时当第二触发器的输出信号为“0”时，反相器中的PMOS导通，从而使第二触发器输出高电平延长一个时钟周期，电路实现3分频功能。
本发明的分频器去除了传统结构中的或门结构，通过控制逻辑使输出信号高电平延长一个时钟周期，从而实现2分频到3分频的转换，且降低了分频器的功耗。
实施例一
下面，参考图4、图5A和图5B对本发明的一具体实施方式的分频器进行详细描述。
以第一触发器和第二触发器均为D触发器的情况为例，对本发明的分频器进行详细介绍，如图4所示，本发明提出的分频器包括第一D触发器DFF1，所述第一D触发器的第一阶使用扩展真单相时钟(E-TSPC)电路来提高电路速度，第二阶和第三阶使用真单相时钟(TSPC)结构的动态D锁存器。
在一个示例中，该第一D触发器DFF1包括第三PMOS晶体管P3和第三NMOS晶体管N3，其中，所述第三NMOS晶体管N3的源极接地、栅极连接所述第一D触发器DFF1的输入端、漏极与所述第三PMOS晶体管P3的漏极连接到节点S1，所述第三PMOS晶体管P3的栅极连接时钟控制信号Fin、源极接所述第一D触发器DFF1的电源电压节点S3，该第三PMOS晶体管P3和第三NMOS晶体管N3构成第一D触发器DFF1的第一阶，其使用扩展真单相时钟电路来提高第一D触发器DFF1的速度。
进一步，该第一D触发器DFF1还包括第四NMOS晶体管N4、第五NMOS晶体管N5和第四PMOS晶体管P4，其中，所述第四NMOS晶体管N4的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第五NMOS晶体管N5的源极，所述第五NMOS晶体管N5的栅极连接所述节点S1，所述第五NMOS晶体管N5的漏极和所述第四PMOS晶体管P4的漏极连接到节点S2，所述第四PMOS晶体管P4的栅极连接时钟控制信号Fin、源极连接到所述电源电压节点S3，第四NMOS晶体管N4、第五NMOS晶体管N5和第四PMOS晶体管P4构成第一D触发器DFF1的第二阶。
进一步，所述第一D触发器DFF1还包括：第六NMOS晶体管N6、第七NMOS晶体管N7和第五PMOS晶体管P5，其中，所述第六NMOS晶体管N6的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第七NMOS晶体管N7的源极，所述第七NMOS晶体管N7的漏极和所述第五PMOS晶体管P5的漏极连接到所述第一D触发器的输出端，所述第七NMOS晶体管N7的栅极和所述第五PMOS晶体管P5的栅极连接所述节点S2，所述第五PMOS晶体管P5的源极连接所述节点S3，第六NMOS晶体管N6、第七NMOS晶体管N7和第五PMOS晶体管P5构成第一D触发器DFF1的第三阶，上述第二阶和第三阶均使用真单相时钟(TSCP)结构的动态D锁存器。
在一个示例中，本发明的分频器还包括控制模块，所述控制模块连接控制信号MC，用于控制第一触发器和所述电源电压之间的连接和断开，示例性地，控制模块包括第一PMOS晶体管P1，所述第一PMOS晶体管P1的漏极连接所述第一D触发器DFF1的电源电压节点S3，所述第一PMOS晶体管P1的源极连接电源电压，所述第一PMOS晶体管P1的栅极连接控制信号MC。
示例性地，本发明的分频器还包括第二D触发器DFF2，所述第二D触发器DFF2使用真单相时钟(TSCP)结构。
在一个示例中，第二D触发器DFF2包括：第八NMOS晶体管N8、第六PMOS晶体管P6和第七PMOS晶体管P7，其中，所述第八NMOS晶体管N8的源极接地，所述第八NMOS晶体管N8的漏极和所述第六PMOS晶体管P6的漏极连接到节点S4，所述第八NMOS晶体管N8的栅极和所述第六PMOS晶体管P6的栅极连接到所述第二D触发器的输入端，所述第六PMOS晶体管P6的源极连接所述第七PMOS晶体管P7的漏极，所述第七PMOS晶体管P7的源极连接电源电压，所述第七PMOS晶体管P7的栅极连接时钟控制信号Fin。
进一步，所述第二D触发器DFF2还包括：第九NMOS晶体管N9、第十NMOS晶体管N10和第八PMOS晶体管P8，其中，所述第九NMOS晶体管N9的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第十NMOS晶体管N10的源极，所述第十NMOS晶体管N10的栅极连接所述节点S4，所述第十NMOS晶体管N10的漏极和所述第八PMOS晶体管P8的漏极连接到节点S5，所述第八PMOS晶体管P8的栅极连接时钟控制信号Fin，源极连接电源电压。
进一步，所述第二D触发器DFF2还包括：第十一NMOS晶体管N11、第十二NMOS晶体管N12和第九PMOS晶体管P9，其中，所述第十一NMOS晶体管N11的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第十二NMOS晶体管N12的源极，所述第十二NMOS晶体管N12的栅极和所述第九PMOS晶体管P9的栅极连接所述节点S5，所述第十二NMOS晶体管N12的漏极和所述第九PMOS晶体管P9的漏极连接节点S6，所述第九PMOS晶体管P9的源极连接电源电压。
进一步，所述第二D触发器DFF2还包括：第十三NMOS晶体管N13和第十PMOS晶体管P10，其中，所述第十三NMOS晶体管N13的栅极和所述第十PMOS晶体管P10栅极连接到所述节点S6，所述第十三NMOS晶体管N13的源极接地，所述第十三NMOS晶体管N13的漏极和所述第十PMOS晶体管P10的漏极连接到所述第二D触发器DFF2的输出端Q，所述第十PMOS晶体管P10的源极接电源电压。
在一个示例中，本发明的分频器还包括反相器，所述反相器包括第一NMOS晶体管N1、第二NMOS晶体管N2和第二PMOS晶体管P2，所述第一NMOS晶体管N1的源极接地，漏极连接所述第二NMOS晶体管N2的源极，所述第一NMOS晶体管N1的栅极连接所述反相器的控制端，而控制端连接控制信号MC，使得反相器受控制信号MC控制，所述第二NMOS晶体管N2的漏极和所述第二PMOS晶体管P2的漏极连接到所述反相器的输出端，所述第二PMOS晶体管P2的源极接电源电压，栅极和所述第二NMOS晶体管N2的栅极连接到所述反相器的输入端。
其中，所述第一D触发器DFF1的输入端连接到所述第二D触发器DFF2的输出端Q，所述第一D触发器DFF1的输出端连接到受控制信号MC控制的所述反相器的输出端，当控制信号MC＝1时，第一PMOS晶体管P1截止，所述第一D触发器DFF1与电源电压断开；当控制信号MC＝0时，第一D触发器DFF1正常工作，时钟控制信号Fin为低电平(也即逻辑为“0”)时，输入反相器在节点S1上采样反相的输入信号，节点S2通过第四PMOS晶体管P4预充电至VDD，第三个反相器(也即第一触发器DFF1的第三阶)处于维持状态，时钟控制信号为高电平(也即逻辑为“1”)时，节点S1的值传送到第一D触发器DFF1的输出端。
受控制信号控制的反相器由第一NMOS晶体管N1、第二NMOS晶体管N2和第二PMOS晶体管P2构成，第一NMOS晶体管N1的栅极连接到控制信号MC，反相器的输入端连接到第二D触发器DFF2的输出端Q，反相器的输出端连接到第一D触发器DFF1的输出端和第二D触发器DFF2的输入端，当控制信号MC＝1时，反相器正常工作，当控制信号MC＝0时，第一NMOS晶体管N1和第二NMOS晶体管N2截止，只有当第二D触发器DFF2的输出信号Q＝0时，第二PMOS晶体管P2导通。
所述第二D触发器DFF2的输入端连接到受控制信号MC控制的所述反相器的输出端，所述第二D触发器DFF2的输出端连接到所述第一D触发器DFF1的输入和受控制信号MC控制的所述反相器的输入端，其与第一D触发器DFF1的工作原理相同，当时钟控制信号Fin为低电平时，对输入信号进行采样，时钟控制信号Fin为高电平时对输入信号求值。
图5A示出了本发明的分频器在2分频模式下的等效电路图，图5B示出了本发明的分频器在3分频模式下的等效电路图。
本发明的分频器电路的具有以下特性：1)电路实现2分频功能时，DFF1受到控制信号MC的作用不工作，节约了多余的功耗；2)DFF1的第一阶的结构与E-TSPC的结构相同，在DFF1中加入第一PMOS晶体管P1降低功耗的同时使电路的速度基本不受影响；3)电路实现3分频功能时，其实现方式不是通过两个DFF输出结果的逻辑运算获得，而是当DFF2的输出为低电平时第二PMOS晶体管P2输出高电平，从而使DFF2的输出高电平延长一个时钟周期，实现3分频的功能。
图6示出了本发明与图3中所示的分频器结构在2分频和3分频模式下的功耗比较图，由图可以看出，在2分频模式下，本发明的功耗减小了51％，在3分频模式下，本发明的功耗减小了10％。因此，本发明的分频器为一种低功耗TSPC2/3双模分频器。
综上所述，本发明的分频器去除了传统结构中的或门结构，通过控制逻辑使输出信号高电平延长一个时钟周期，从而实现2分频到3分频的转换，且该分频器在实现2分频功能时，只有一个DFF工作，降低了分频器的功耗。
实施例二
本发明还提供一种包括前述的分频器的频率合成器，示例性性地，本发明的频率合成器包括如前述实施例一中所述的分频器。
作为示例，分频器包括第一触发器、第二触发器和反相器，其中，所述第一触发器的输出端连接所述第二触发器的输入端和所述反相器的输出端，所述第二触发器的输出端连接所述反相器的输入端和所述第一触发器的输入端，所述反相器的控制端连接控制信号，在所述第一触发器和电源电压之间置有控制模块，所述控制模块连接控制信号，所述控制模块用于控制第一触发器和所述电源电压之间的连接和断开，其中，当所述控制信号为第一模式信号时，所述第一触发器与所述电源电压断开，只有所述第二触发器工作，实现N分频，当所述控制信号为第二模式信号，且所述第二触发器的输出信号为第二模式信号时，使第二触发器输出高电平延长一个时钟周期，从而实现N+1分频。
值得一提的是，第一触发器和第二触发器的类型可以为D触发器或T触发器等，其中较佳地为D触发器，上述触发器类型仅作为示例，并不对本发明构成限制，对于其它可以实现第一触发器和第二触发器的相同功能的电路结构或元件等，也可同样适用于本发明。
在一个示例中，所述第一触发器为D触发器，其中，所述第一触发器的第一阶使用扩展真单相时钟(E-TSPC)电路来提供电路速度，所述第一触发器的第二阶和第三阶使用真单相时钟(TSPC)结构的动态D锁存器。
示例性地，所述第二触发器为D触发器，所述第二触发器使用真单相时钟结构。
进一步，第一触发器和第二触发器均还包括时钟控制端，用于连接时钟信号Fin。
反相器的电路结构除可以为本领域技术人员熟知的任何反相电路结构以外，对一些可以实现将输入信号的相位反转180°的其他电路结构，也可同样适用于本发明，而本发明的反相器还受到控制信号的控制。
在一个示例中，受控制信号控制的反相器由两个NMOS晶体管、和一PMOS晶体管构成，其中一NMOS晶体管的栅极连接到反相器的控制端，该控制端连接控制信号MC，反相器的输入端连接到第二触发器的输出端，反相器的输出端连接到第一触发器的输出端和第二触发器的输入端，当控制信号MC＝1时，反相器正常工作，当控制信号MC＝0时，两个NOMS晶体管截止，只有当第二触发器的输出信号Q＝0时，PMOS晶体管导通。
所述控制模块，所述控制模块连接控制信号，用于控制第一触发器和所述电源电压之间的连接和断开，示例性地，所述控制模块可以为栅极连接控制信号的PMOS晶体管，源极连接电源电压，漏极连接第一触发器，当控制信号为第一模式信号例如为“1”时，PMOS晶体管截止，使得第一触发器和电源电压之间断开。上述控制模块的类型仅作为示例，对于可以在控制信号控制下能够控制第一触发器和所述电源电压之间的连接和断开的其它控制电路结构，也同样可以适用于本发明。
进一步，所述控制模块和所述反相器连接相同的控制信号。
本发明实施例中，N大于等于2，其中，较佳地，N等于2，即本发明的分频器可以实现2/3分频，为一种双模分频器。
当控制信号为第一模式信号例如为“1”时，控制模块使得第一触发器和电源电压断开，只有第二触发器工作，电路实现2分频功能；当控制信号为第二模式信号例如为“0”时，受控制信号控制的反相器中的两个NMOS截止，同时当第二触发器的输出信号为“0”时，反相器中的PMOS导通，从而使第二触发器输出高电平延长一个时钟周期，电路实现3分频功能。
作为示例，该频率合成器可以为锁相环频率合成器。
值得一提的是，对于完整的锁相环频率合成器还可以包括其他的构成元件，例如还包括鉴频鉴相器、电荷泵、低通滤波器以及压控振荡器等，在此不作赘述。
由于分频器去除了传统结构中的或门结构，通过控制逻辑使输出信号高电平延长一个时钟周期，从而实现2分频到3分频的转换，且该分频器在实现2分频功能时，只有一个触发器工作，降低了分频器的功耗。因此，包括该分频器的锁相环频率合成器也具有上述的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (15)

1.一种分频器，其特征在于，包括：
第一触发器、第二触发器和反相器，
其中，所述第一触发器的输出端连接所述第二触发器的输入端和所述反相器的输出端，所述第二触发器的输出端连接所述反相器的输入端和所述第一触发器的输入端，所述反相器的控制端连接控制信号，
所述反相器包括第一NMOS晶体管、第二NMOS晶体管和第二PMOS晶体管，所述第一NMOS晶体管的源极接地，漏极连接所述第二NMOS晶体管的源极，所述第一NMOS晶体管的栅极连接所述反相器的控制端，所述第二NMOS晶体管的漏极和所述第二PMOS晶体管的漏极连接到所述反相器的输出端，所述第二PMOS晶体管的源极连接电源电压，栅极和所述第二NMOS晶体管的栅极连接到所述反相器的输入端，
在所述第一触发器和电源电压之间设置有控制模块，所述控制模块连接控制信号，所述控制模块用于控制第一触发器和所述电源电压之间的连接和断开，其中，当所述控制信号为第一模式信号时，所述第一触发器与所述电源电压断开，只有所述第二触发器工作，实现N分频，当所述控制信号为第二模式信号，且所述第二触发器的输出信号为第二模式信号时，实现N+1分频。
2.如权利要求1所述的分频器，其特征在于，所述第一触发器为D触发器，其中，所述第一触发器的第一阶使用扩展真单相时钟电路来提供电路速度。
3.如权利要求2所述的分频器，其特征在于，所述第一触发器的第二阶和第三阶使用真单相时钟结构的动态D锁存器。
4.如权利要求1所述的分频器，其特征在于，所述控制模块包括第一PMOS晶体管，所述第一PMOS晶体管的栅极连接所述控制信号，漏极连接所述第一触发器，源极连接所述电源电压。
5.如权利要求1所述的分频器，其特征在于，所述第二触发器为D触发器，所述第二触发器使用真单相时钟结构。
6.如权利要求1所述的分频器，其特征在于，所述第一模式信号为“1”，所述第二模式信号为“0”。
7.如权利要求1所述的分频器，其特征在于，所述N为2。
8.如权利要求3所述的分频器，其特征在于，所述第一触发器包括：
第三PMOS晶体管和第三NMOS晶体管，其中，所述第三NMOS晶体管的源极接地、栅极连接所述第一触发器的输入端、漏极与所述第三PMOS晶体管的漏极连接到第一节点S1，所述第三PMOS晶体管的栅极连接时钟控制信号Fin、源极接所述第一触发器的电源电压节点S3。
9.如权利要求8所述的分频器，其特征在于，所述第一触发器还包括：
第四NMOS晶体管、第五NMOS晶体管和第四PMOS晶体管，其中，所述第四NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第五NMOS晶体管的源极，所述第五NMOS晶体管的栅极连接所述第一节点S1，所述第五NMOS晶体管的漏极和所述第四PMOS晶体管的漏极连接到第二节点S2，所述第四PMOS晶体管的栅极连接时钟控制信号Fin、源极连接到所述电源电压节点S3。
10.如权利要求9所述的分频器，其特征在于，所述第一触发器还包括：
第六NMOS晶体管、第七NMOS晶体管和第五PMOS晶体管，其中，所述第六NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第七NMOS晶体管的源极，所述第七NMOS晶体管的漏极和所述第五PMOS晶体管的漏极连接到所述第一触发器的输出端，所述第七NMOS晶体管的栅极和所述第五PMOS晶体管的栅极连接所述第二节点S2，所述第五PMOS晶体管的源极连接所述电源电压节点S3。
11.如权利要求5所述的分频器，其特征在于，所述第二触发器包括：
第八NMOS晶体管、第六PMOS晶体管和第七PMOS晶体管，其中，所述第八NMOS晶体管的源极接地，所述第八NMOS晶体管的漏极和所述第六PMOS晶体管的漏极连接到第四节点S4，所述第八NMOS晶体管的栅极和所述第六PMOS晶体管的栅极连接到所述第二触发器的输入端，所述第六PMOS晶体管的源极连接所述第七PMOS晶体管的漏极，所述第七PMOS晶体管的源极连接电源电压，所述第七PMOS晶体管的栅极连接时钟控制信号Fin。
12.如权利要求11所述的分频器，其特征在于，所述第二触发器还包括：
第九NMOS晶体管、第十NMOS晶体管和第八PMOS晶体管，其中，所述第九NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第十NMOS晶体管的源极，所述第十NMOS晶体管的栅极连接所述第四节点S4，所述第十NMOS晶体管的漏极和所述第八PMOS晶体管的漏极连接到第五节点S5，所述第八PMOS晶体管的栅极连接时钟控制信号Fin，源极连接电源电压。
13.如权利要求12所述的分频器，其特征在于，所述第二触发器还包括：
第十一NMOS晶体管、第十二NMOS晶体管和第九PMOS晶体管，其中，所述第十一NMOS晶体管的源极接地，栅极连接时钟控制信号Fin，漏极连接所述第十二NMOS晶体管的源极，所述第十二NMOS晶体管的栅极和所述第九PMOS晶体管的栅极连接所述第五节点S5，所述第十二NMOS晶体管的漏极和所述第九PMOS晶体管的漏极连接第六节点S6，所述第九PMOS晶体管的源极连接电源电压。
14.如权利要求13所述的分频器，其特征在于，所述第二触发器还包括：
第十三NMOS晶体管和第十PMOS晶体管，其中，所述第十三NMOS晶体管的栅极和所述第十PMOS晶体管栅极连接到所述第六节点S6，所述第十三NMOS晶体管的源极接地，所述第十三NMOS晶体管的漏极和所述第十PMOS晶体管的漏极连接到所述第二触发器的输出端，所述第十PMOS晶体管P10的源极接电源电压。
15.一种频率合成器，其特征在于，包括如权利要求1-4之一所述的分频器。
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