CN101459427B - 以甚高频工作的双模预分频器电路 - Google Patents
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Abstract
一种双模预分频器电路，设计为以甚高频工作。所述电路包括由两个动态D型触发器以及两个NAND逻辑门形成的部件，两个逻辑门配置在所述两个触发器之间的负反馈中。两个触发器通过输入时钟信号计时，以提供分频的输出信号，根据提供给第一NAND逻辑门的分频模式选择信号，输出信号的频率与用2分频或用3分频的输入时钟信号频率匹配。第二触发器的一个非反相输出端连接到所述第一触发器的一个输入端。第一动态触发器包括三个有源分支，并提供单个反相输出信号。具有三个有源分支的第三触发器在输入端接收反相模式选择信号，以将所述模式选择信号提供给它的反相输出端，第三触发器通过第二触发器的非反相输出信号计时。
Description
技术领域
本发明涉及一种以甚高频工作的双模预分频器电路，该电路具体而言是配置在频率合成器的锁相环中。
背景技术
计数分频器或预分频器电路包括至少一个这样的部件：该部件包括两个动态D型触发器(flip flop)和两个逻辑门，两个逻辑门配置在两个触发器之间的负反馈中。这两个触发器通过输入时钟信号计时，以提供输出信号，根据所选择的分频模式，输出信号的频率与用等于2的第一因子分频的输入时钟信号匹配，或者与用等于3的第二因子分频的输入时钟信号匹配。
应注意，“甚高频信号”是频率比1GHz高的信号。这种甚高频信号例如是传输信道的载波频率，在传输信道上，待传输数据被调制为在频率合成器的压控振荡器的输出端产生的信号。因此，这些信号被用于无线通信系统，例如用于蜂窝通信网络。
频率合成器传统上包括锁相环，其中，双模预分频器电路根据所选择分频模式将合成器输出信号的频率用第一因子或第二因子分频。模数选择例如通过调制器(例如sigma-delta调制器)进行，因此合成器的输出端以确定频带内期望的频率产生信号。
图1示出传统的双模预分频器电路1。该电路能够根据所选择的分频模式div，将输入信号CK的频率用等于2的第一因子分频，或者用等于3的第二因子分频。
为此，预分频器电路或计数分频器电路可包括两个或三个标准的D型触发器2、3、4以及两个NOR逻辑门5、6，逻辑门5、6配置在第一触发器2与第二触发器3之间的负反馈中。每个触发器都能根据输入信号D提供非反相输出信号Q和反相输出信号Qb。第一、第二触发器2、3通过输入时钟信号CK计时。还可以设置第三触发器4，通过第二触发器3的输出信号OUT计时。第三触发器4只是用于在模式变换div期间确保适当的再同步。根据所选择的分频模式div，预分频器电路1的输出信号OUT的频率与用第一因子或者第二因子将输入信号CK分频后的频率匹配。
第一NOR逻辑门5在输入端接收第一触发器2的非反相输出信号Q，并接收第三触发器4的非反相输出信号Q，非反相输出信号Q代表对分频模式div的选择。第一逻辑门5的输出端连接到第二逻辑门6的一个输入端，第二逻辑门6的输入端还接收第二触发器3的非反相输出信号Q。第二逻辑门6的输出端连接到第二触发器3的输入端D。预分频器电路1的输出信号OUT被提供给第二触发器3的反相输出端Qb。这个输出信号OUT也是第一触发器2的输入信号D。
如果所选择的模式div处于状态1(即高电压状态)，则预分频器电路1用等于2的第一因子将输入信号CK的频率分频。相反，如果所选择的模式div处于状态0(即低电压状态)，则预分频器电路1用等于3的第二因子将输入信号CK的频率分频。
NOR逻辑门5、6分别用串联的两个PMOS晶体管制造，PMOS晶体管与电压源正负供电端子之间两个平行的NMOS晶体管串联连接。第一PMOS晶体管的一个栅极连接到第一NMOS晶体管的一个栅极，形成第一门输入。第二PMOS晶体管的一个栅极连接到第二NMOS晶体管的一个栅极，形成第二门输入。PMOS晶体管与NMOS晶体管之间的连接节点形成逻辑门输出。
因为使用的NOR逻辑门具有两个串联的低速PMOS晶体管，所以这种预分频器电路并非设置为一般地以甚高频工作，这构成缺陷。此外，因为使用三个标准D型触发器，所以这种预分频器电路消耗大量的电功率。
发明内容
因此，本发明的目的是提供一种能克服现有技术中上述缺点的双模预分频器电路，其结构较简单，用CMOS技术制造，以甚高频工作。
因此，本发明涉及上述双模预分频器电路，其包括独立权利要求1所限定的特征。
从属权利要求2至8限定该预分频器电路的特定实施例。
根据本发明的预分频器电路的一个优点是，该预分频器电路包括两个NAND逻辑门，这两个NAND逻辑门用两个串联的NMOS晶体管制造，NMOS晶体管与连续电压源两个端子之间两个平行的PMOS晶体管串联连接。因为与每个PMOS晶体管相比，每个NMOS晶体管开关速度快，所以每个NAND逻辑门形成的预分频器电路能以甚高频工作。
两个触发器的其中一个优选为通过反相输出端仅提供一个输出信号，这意味着能够用少于标准D型触发器一个有源分支来制造这个触发器，从而减少所述电路的电功率消耗。D型触发器优选为用于双模预分频器电路的动态触发器，能以甚高频工作。
附图说明
在以下描述中双模预分频器电路的目的、优点和特征将更加明显地展示，描述是基于至少一个非限制性实例，并通过附图示出，附图中：
已经提及的图1示出现有技术的双模预分频器电路的简化实施例；
图2示出根据本发明的双模预分频器电路的简化实施例；
图3示出用于根据本发明双模预分频器电路的动态D型触发器的实施例，其包括一个反相输出端和一个非反相输出端；
图4示出用于根据本发明双模预分频器电路的单相动态D型触发器的实施例，其包括单个反相输出端。
具体实施方式
以下描述中一种双模预分频器或计数分频器电路设计为一般能以甚高频工作，特别是在频率合成器的锁相环中。当然，除了2分频器或3分频器部件之外，它也可以包括优选为连接到该部件输出端的一系列分频器。因此该电路可以用第一因子N或者用第二因子N+M将甚高频信号的频率分频，其中N是至少大于或等于2的整数，M是至少大于或等于1的整数。
图2示出根据本发明的双模预分频器电路1的简化结构，该双模预分频器电路1能够以甚高频工作，例如用于将数量级为2.45GHz的频率分频。该预分频器电路或计数分频器电路包括至少一个由两个动态D型触发器12、13以及两个NAND逻辑门15、16构成的部件。这些逻辑门配置在两个触发器12、13之间的负反馈中。该部件形成预分频器电路的输入级，预分频器电路例如在该部件之后可包括数个2分频器。
触发器12、13通过输入时钟信号CK计时，因此预分频器电路部件提供输出信号OUT。该输出信号优选为提供给第二触发器13的反相输出端Qb。根据所选择的分频模式div，该输出信号OUT的频率与用等于2的第一因子或等于3的第二因子将输入时钟信号分频后的频率匹配。
预分频器电路1的部件还可以包括第三动态触发器14，如图2所示。当改变分频模式div(可以以高频很快地发生)时，第三动态触发器确保适当的再同步。第三动态触发器通过第二触发器13的输出信号计时。本实施例中，第二触发器13的非反相输出信号Q对第三动态触发器14计时。当然，即使不使用这个频率较低的第三动态触发器，也可以通过信号divb进行模式选择。
第一NAND逻辑门15在输入端接收第一触发器12的反相输出信号Qb，并接收第三触发器14的反相输出信号Qb，反相输出信号Qb代表对分频模式div的选择。第一NAND逻辑门15的输出端连接到第二NAND逻辑门16的输入端，第二NAND逻辑门16的输入端还接收第二触发器13的非反相输出信号Q。第二NAND逻辑门16的输出端连接到第二触发器13的输入端D。第二触发器13的非反相输出信号Q还形成第一触发器12的输入信号D。预分频器电路1的输出信号OUT可提供给第二触发器13的反相输出端Qb。
如下面参照图3、图4所述，优选通过第二触发器13的反相输出端Qb来提供输出信号OUT。在这种情况下，在预分频器电路1的输入端CK与输出端OUT之间使用更少的有源分支进行甚高频的分频。第一单相动态触发器12也仅提供反相输出信号Qb，与标准D型触发器相比，这样节省了一个有源分支，从而减少了预分频器电路1的电功率消耗。第三触发器14也是如此。
如果所选择的模式div处于状态1，即高电压状态，则预分频器电路1用等于2的第一因子将输入信号CK的频率分频。但是，如果所选择的模式div处于状态0，即低电压状态，则预分频器电路1用等于3的第二因子将输入信号CK的频率分频。
NAND逻辑门可以分别用两个串联的NMOS晶体管制造，NMOS晶体管与连接在连续电压源(未示出)两个端子之间的两个平行PMOS晶体管串联连接。第一NMOS晶体管的一个栅极连接到第一PMOS晶体管的一个栅极，形成第一逻辑门输入。第二NMOS晶体管的一个栅极连接到第二PMOS晶体管的一个栅极，形成第二逻辑门输入。PMOS晶体管与NMOS晶体管之间的漏极连接节点形成逻辑门输出。因为与每个PMOS晶体管的开关相比，每个NMOS晶体管的开关速度很快，所以每个NAND逻辑门可形成能以甚高频工作的预分频器电路。
预分频器电路或计数分频器电路可优选地集成在0.18μmCMOS技术的P掺杂硅衬底中。
图3示出具有两个输出端Q和Qb的动态D型触发器的一个实施例，图4示出具有单个反相输出端Qb的动态D型触发器的一个实施例。在双模预分频器电路中优选采用这种真正的单相动态触发器，用于甚高频(大于1GHz)工作和减少电功率消耗。
首先在图3中，有两个输出端Q和Qb的动态D型触发器即图2所示用作第二触发器13的触发器。该动态触发器包括三个有源分支和一个末级有源分支，三个有源分支分别由三组MOS晶体管形成，末级有源分支由两组MOS晶体管形成。这些MOS晶体管配置在向双模预分频器电路供电的连续电压源的两个端子VDD、VSS之间。
因此，第一有源分支包括串联的第一PMOS晶体管P1、第二PMOS晶体管P2、以及第一NMOS晶体管N1。第一PMOS晶体管P1的源极连接到正端子VDD，其漏极连接到第二PMOS晶体管P2的源极。第二PMOS晶体管P2的漏极连接到第一NMOS晶体管N1的漏极，第一NMOS晶体管N1的源极连接到负端子VSS。第一PMOS晶体管P1和第一NMOS晶体管N1的栅极相连接，限定触发器的输入端子D。第二PMOS晶体管P2的栅极接收输入时钟信号CK，输入时钟信号CK的频率必须在预分频器电路中分频。
因此，第二有源分支包括串联的第三PMOS晶体管P3、第二NMOS晶体管N2、以及第三NMOS晶体管N3。第三PMOS晶体管P3的源极连接到正端子VDD，其漏极连接到第二NMOS晶体管N2的漏极。第二NMOS晶体管N2的源极连接到第三NMOS晶体管N3的漏极，第三NMOS晶体管N3的源极连接到负端子VSS。第三PMOS晶体管P3与第三NMOS晶体管N3的栅极相连接，用于接收输入时钟信号CK。但是第二NMOS晶体管N2的栅极连接到第一NMOS晶体管N1和第二PMOS晶体管P2的漏极。
因此，第三有源分支包括串联的第四PMOS晶体管P4、第四NMOS晶体管N4、以及第五NMOS晶体管N5。第四PMOS晶体管P4的源极连接到正端子VDD，其漏极连接到第四NMOS晶体管N4的漏极。第四NMOS晶体管N4的源极连接到第五NMOS晶体管N5的漏极，第五NMOS晶体管N5的源极连接到负端子VSS。第四PMOS晶体管P4和第五NMOS晶体管N5的栅极连接到第二NMOS晶体管N2和第三PMOS晶体管P3的漏极。第四NMOS晶体管N4的栅极接收输入时钟信号CK。触发器的一个反相输出端Qb可以在第四PMOS晶体管P4与第四NMOS晶体管N4的漏极的连接节点获得。
最后，在反相器级示出第四有源分支。因此，第四有源分支在两个供电端子VDD、VSS之间包括串联的第五PMOS晶体管P5和第六NMOS晶体管N6。第五PMOS晶体管P5的源极连接到正端子VDD，其漏极连接到第六NMOS晶体管N6的漏极，从而限定非反相输出节点Q。第六NMOS晶体管N6的源极连接到负端子VSS。
当然，如果要制造具有图4所示单个反相输出端Qb的简化动态触发器，就省略作为反相器级的最后一个有源分支。这样能减少触发器的电功率消耗。因此，如果用这种简化的触发器12或者图2所示的两个简化的触发器12、14来制造预分频器电路或计数分频器，就可以减少电路的电功耗，同时允许电路以甚高频工作。
根据上面给出的描述，本领域技术人员可设计出双模预分频器电路的各种变型，而不会脱离本发明权利要求书所限定的范围。双模预分频器电路可包括一组多个2分频器或3分频器。预分频器电路部件也可以结合一组分频器，特别是2分频器，使得能够在频率合成器锁相环中两个适合的分频因子中选择一个。优选地，2分频器或3分频器位于预分频器电路的输入端。
Claims (8)
1.一种以甚高频工作的双模预分频器电路(1)，所述电路包括至少一个由第一、第二动态D型触发器(12、13)以及两个逻辑门(15、16)形成的部件，所述两个逻辑门(15、16)配置在所述两个动态D型触发器之间的负反馈中，所述两个动态D型触发器通过输入时钟信号(CK)计时，以通过所述第二动态D型触发器提供分频的输出信号(OUT)，根据提供给其中一个逻辑门输入端的分频模式选择信号(divb)，所述输出信号(OUT)的频率与用等于2的第一因子分频的输入时钟信号频率匹配，或者与用等于3的第二因子分频的输入时钟信号频率匹配，所述第二动态D型触发器(13)的一个输出端(Q)连接到所述第一动态D型触发器(12)的一个输入端，所述预分频器电路(1)的特征在于：所述两个逻辑门为NAND门，并且所述动态D型触发器中的一个由三个有源分支形成，从而仅提供一个反相输出信号。
2.如权利要求1所述的预分频器电路(1)，其特征在于：所述第一NAND门(15)被配置为接收所述第一动态D型触发器(12)的反相输出信号(Qb)和所述分频模式选择信号(divb)，所述第一动态D型触发器(12)仅有三个有源分支；所述第二NAND门(16)被配置为接收所述第一NAND门的输出信号和所述第二动态D型触发器(13)的非反相输出信号(Q)，以向所述第二动态D型触发器的输入端提供输出信号，所述第二动态D型触发器的非反相输出信号被提供给所述第一动态D型触发器的输入端。
3.如权利要求1所述的预分频器电路(1)，其特征在于：所述预分频器电路的分频输出信号(OUT)由所述第二动态D型触发器(13)的反相输出端(Qb)提供。
4.如权利要求1所述的预分频器电路(1)，其特征在于：所述预分频器电路包括具有单个反相输出端的第三动态D型触发器，所述第三动态D型触发器由三个有源分支形成，所述第三动态D型触发器在输入端接收反相分频模式选择信号(div)，从而通过所述反相输出端向所述第一NAND门提供所述模式选择信号(divb)，所述第三动态D型触发器通过所述第二动态D型触发器的非反相输出信号计时。
5.如权利要求2所述的预分频器电路(1)，其特征在于：所述第一动态D型触发器和/或第三动态D型触发器包括第一有源分支、第二有源分支、和第三有源分支，所述第一有源分支中在连接到连续电压源的正端子(VDD)与负端子(VSS)之间配置有串联的第一、第二PMOS晶体管(P1，P2)、第一NMOS晶体管(N1)，所述第一PMOS晶体管和第一NMOS晶体管的一个栅极相连接，形成所述动态D型触发器的输入端子，因此所述第二PMOS晶体管的一个栅极接收对所述动态D型触发器计时的时钟信号(CK)；所述第二有源分支中配置有串联的第三PMOS晶体管(P3)、第二、第三NMOS晶体管(N2，N3)，所述第三PMOS晶体管和第三NMOS晶体管的一个栅极接收所述时钟信号，因此所述第二NMOS晶体管的一个栅极连接到所述第二PMOS晶体管和所述第一NMOS晶体管的漏极；所述第三有源分支中配置有串联的第四PMOS晶体管(P4)、第四、第五NMOS晶体管(N4，N5)，所述第四NMOS晶体管的一个栅极接收所述时钟信号，因此所述第四NMOS晶体管的一个栅极和所述第五NMOS晶体管的一个栅极连接到所述第二NMOS晶体管和所述第三PMOS晶体管的漏极，所述第四PMOS晶体管和第四NMOS晶体管的漏极连接节点提供所述反相输出信号。
6.如权利要求5所述的预分频器电路(1)，其特征在于：所述第二动态D型触发器包括与所述第一、第三动态D型触发器一样的三个有源分支，以及一个反相器级，用于提供非反相输出信号。
7.如权利要求1所述的预分频器电路(1)，其特征在于：所述预分频器电路集成在0.18μm CMOS技术的P掺杂硅衬底中。
8.如权利要求1所述的预分频器电路(1)，其特征在于：所述预分频器电路在第一2分频器或3分频器部件之后包括结合有其它2分频器或3分频器部件的一组2分频器，所述其它2分频器或3分频器部件分别由至少两个动态D型触发器和两个NAND门形成，所述两个NAND门配置在所述两个动态D型触发器之间的负反馈中。
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