KR101323672B1 - 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로 - Google Patents

프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로 Download PDF

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Abstract

본 발명은 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로에 관한 것이다. 본 발명에 따르면, NOR 게이트(120) 및 직렬 연결되는 K개의 플립플롭을 이용하여 입력 클럭 신호를 N 분주하는 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로를 제공할 수 있다.

Description

프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로{PRESCALER, DUAL MODE PRESCALER AND PHASE LOCKED LOOP CIRCUIT}
본 발명은 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로에 관한 것으로, 특히 NOR 게이트 및 직렬 연결되는 K개의 플립플롭을 이용하여 입력 클럭 신호를 N 분주하는 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로에 관한 것이다.
프리스케일러(prescaler)는 주파수를 분주하는 회로이며, 주로 위상 고정 회로(PLL, phase locked loop circuit), 주파수계 등에서 이용된다. 예를 들면, 내부의 동작 회로가 1MHz대인 주파수계에서 10MHz대의 입력 신호를 측정하기 위하여, 10으로 분주하는 프리스케일러가 이용될 수 있다. 또한, 위상 고정 회로에서 고주파의 출력 클럭 신호를 저주파의 기준 클럭 신호와 비교하기 위하여, 출력 클럭 신호를 분주하는 프리스케일러가 이용될 수 있다.
하지만 종래 기술에 따른 프리스케일러는 플립플롭(flip-flop)을 특정 상태로 초기화해야 하는 문제점이 있다.
또한, 높은 분주비의 프리스케일러는 일반적으로 2개 이상의 낮은 분주비의 프리스케일러를 종속 연결하여 구현한다. 예를 들면, 분주비 12의 프리스케일러는 분주비 4의 프리스케일러와 분주비 3의 프리스케일러를 종속 연결하여 구현할 수 있다.
하지만 7, 11, 13 등 소수(prime number)의 분주비를 가지는 프리스케일러는 프리스케일러를 종속 연결하여 구현할 수 없으며, 단일 프리스케일러로 구현하기 위해서는 복잡한 설계를 거쳐야 한다.
상기 문제점을 해결하기 위하여, 본 발명은 NOR 게이트 및 직렬 연결되는 K개의 플립플롭을 이용하여 입력 클럭 신호를 N 분주하는 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 프리스케일러는 입력 클럭 신호를 N으로 분주하여(단, N은 6이상의 자연수) 출력 클럭 신호를 생성하는 프리스케일러에 있어서, 입력단과 출력단이 순차적으로 직렬 연결되며, 상기 입력 클럭 신호가 각각 인가되는 제1 내지 제K 플립플롭(단, K는 floor(2N/3)); 및 상기 제1 내지 제R 플립플롭(단, R은 K+1-ceil(N/3))의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 상기 제K 플립플롭의 입력단에 인가하는 NOR 게이트를 포함하는 것을 특징으로 한다.
본 발명에 따른 프리스케일러는 상기 제1 내지 제R 플립플롭의 출력단 중 어느 하나와 상기 NOR 게이트 사이에 구비되는 AND 게이트를 더 포함하되, 상기 AND 게이트는 선택 신호와 상기 제1 내지 제R 플립플롭 중 어느 하나의 출력 신호를 AND 연산할 수 있다.
상기 AND 게이트는 상기 제1 플립플롭의 출력단과 상기 NOR 게이트 사이에 구비되고, 상기 선택 신호와 상기 제1 플립플롭의 출력 신호를 AND 연산할 수 있다.
상기 AND 게이트는 상기 제R 플립플롭의 출력단과 상기 NOR 게이트 사이에 구비되고, 상기 제R 플립플롭의 출력 신호와 선택 신호를 AND 연산할 수 있다.
상기 출력 클럭 신호는 상기 제1 내지 제K 플립플롭의 출력단 중 어느 하나로부터 출력될 수 있다.
상기 제1 내지 제K 플립 플롭 각각은 D타입 플립플롭일 수 있다.
본 발명에 따른 듀얼 모드 프리스케일러는 입력 클럭 신호를 선택 신호에 따라 N 및 M 중 어느 하나로 분주하여(단, N은 6이상의 자연수, M은 N에 인접한 자연수) 출력 클럭 신호를 생성하는 듀얼 모드 프리스케일러에 있어서, 입력단과 출력단이 순차적으로 직렬 연결되며, 상기 입력 클럭 신호가 각각 인가되는 제1 내지 제K 플립플롭(단, K는 floor(2N/3)); 및 상기 제1 내지 제R 플립플롭(단, R은 K+1-ceil(N/3))의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 상기 제K 플립플롭의 입력단에 인가하는 NOR 게이트; 및 상기 제1 내지 제R 플립플롭 중 어느 하나와 상기 NOR 게이트 사이에 연결되며, 상기 선택 신호와 상기 제1 내지 제R 플립플롭 중 어느 하나의 출력 신호를 AND 연산하는 AND 게이트를 포함하는 것을 특징으로 한다.
상기 AND 게이트는 상기 제1 플립플롭의 출력단과 상기 NOR 게이트 사이에 연결되며, 상기 선택 신호와 상기 제1 플립플롭의 출력 신호를 AND 연산하고, 상기 M은 (N-1)일 수 있다.
상기 선택 신호가 1이면 상기 입력 클럭 신호를 N으로 분주하여 상기 출력 클럭 신호를 생성하고, 상기 선택 신호가 0이면 상기 입력 클럭 신호를 (N-1)으로 분주하여 상기 출력 클럭 신호를 생성할 수 있다.
상기 AND 게이트는 상기 제R 플립플롭의 출력단과 상기 NOR 게이트 사이에 연결되며, 상기 선택 신호와 상기 제R 플립플롭의 출력 신호를 AND 연산하고, 상기 M은 (N+1)일 수 있다.
상기 선택 신호가 0이면 상기 입력 클럭 신호를 N으로 분주하여 상기 출력 클럭 신호를 생성하고, 상기 선택 신호가 1이면 상기 입력 클럭 신호를 (N+1)으로 분주하여 상기 출력 클럭 신호를 생성할 수 있다.
상기 출력 클럭 신호는 상기 제1 내지 제K 플립플롭의 출력단 중 어느 하나로부터 출력될 수 있다.
상기 제1 내지 제K 플립 플롭 각각은 D타입 플립플롭일 수 있다.
본 발명에 따른 위상 고정 회로는 기준 클럭 신호와 피드백 클럭 신호를 비교하여 차동 신호를 생성하는 위상 주파수 검출기; 상기 차동 신호의 펄스폭에 따라 펌프 전류를 생성하는 챠지 펌프; 상기 펌프 전류에 따라 충전 및 방전되는 커패시터를 포함하며, 상기 펌프 전류의 노이즈 성분을 제거하는 저대역 통과 필터; 상기 커패시터의 전압의 크기에 따른 주파수의 출력 클럭 신호를 생성하는 전압 제어 발진기; 상기 출력 클럭 신호의 주파수를 분주하여 상기 피드백 클럭 신호를 생성하는 프리스케일러를 포함하되, 상기 프리스케일러는 상기 출력 클럭 신호를 N으로 분주하여(단, N은 6이상의 자연수) 피드백 클럭 신호를 생성하는 프리스케일러에 있어서, 입력단과 출력단이 순차적으로 직렬 연결되며, 상기 출력 클럭 신호가 각각 인가되는 제1 내지 제K 플립플롭(단, K는 floor(2N/3)); 및 상기 제1 내지 제R 플립플롭(단, R은 K+1-ceil(N/3))의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 상기 제K 플립플롭의 입력단에 인가하는 NOR 게이트를 포함하는 것을 특징으로 한다.
상기 제1 내지 제R 플립플롭의 출력단 중 어느 하나와 상기 NOR 게이트 사이에 구비되는 AND 게이트를 더 포함하되, 상기 AND 게이트는 선택 신호와 상기 제1 내지 제R 플립플롭 중 어느 하나의 출력 신호를 AND 연산할 수 있다.
상기 AND 게이트는 상기 제1 플립플롭의 출력단과 상기 NOR 게이트 사이에 구비되고, 상기 선택 신호와 상기 제1 플립플롭의 출력 신호를 AND 연산할 수 있다.
상기 AND 게이트는 상기 제R 플립플롭의 출력단과 상기 NOR 게이트 사이에 구비되고, 상기 선택 신호와 상기 제R 플립플롭의 출력 신호를 AND 연산할 수 있다.
상기 피드백 클럭 신호는 상기 제1 내지 제K 플립플롭의 출력단 중 어느 하나로부터 출력될 수 있다.
상기 제1 내지 제K 플립 플롭 각각은 D타입 플립플롭일 수 있다.
본 발명에 따른 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로는 다음과 같은 장점이 있다.
본 발명에 따른 프리스케일러는 플립플롭(flip-flop)의 상태를 초기화할 필요가 없다. 본 발명에 따른 프리스케일러는 플립플롭의 상태가 순차적으로 반복되며 주파수를 분주한다. 예를 들면 분주비가 6인 경우, "0000", "1000", "1100", "0110", "0011" 및 "0001"의 6개의 상태가 순차적으로 반복된다. 설명의 편의를 위하여, 상기와 같이 플립플롭의 상태가 정상적으로 반복되는 것을 순차 반복이라 정의한다. 본 발명에 따른 프리스케일러는 플립플롭의 초기 상태가 순차 반복에 포함되지 않는 상태이더라도, 과도 상태(transient state)를 거쳐 순차 반복에 진입한다. 예를 들면 분주비가 6인 경우, 초기상태가 "0101"로 순차 반복에 포함되지 않는 상태이더라도, "0010"의 과도 상태를 거쳐 "0001"로 순차 반복에 진입한다.
또한, 본 발명에 따르면, 분주비 N(단, N은 6이상의 자연수)을 가지는 프리스케일러를 용이하게 설계할 수 있다. 특히, 2개 이상의 프리스케일러를 종속 연결하여 구현할 수 없는 소수(prime number)의 분주비를 가지는 프리스케일러를 용이하게 설계할 수 있다.
또한, 본 발명에 따르면, 선택 신호에 따라 분주비 N 및 분주비 M(단, N은 6이상의 자연수, M은 N에 인접한 자연수) 중 어느 하나로 동작하는 듀얼 모드 프리스케일러를 용이하게 설계할 수 있다.
도 1은 본 발명에 따른 프리스케일러를 도시한 회로도.
도 2는 본 발명에 따른 프리스케일러의 제1 실시예를 도시한 회로도.
도 3은 본 발명에 따른 프리스케일러의 제1 실시예에 따른 입력 클럭 신호 및 출력 클럭 신호를 도시한 그래프.
도 4는 본 발명에 따른 듀얼 모드 프리스케일러의 제1 실시예를 도시한 회로도.
도 5는 본 발명에 따른 듀얼 모드 프리스케일러의 제2 실시예를 도시한 회로도.
도 6은 본 발명에 따른 듀얼 모드 프리스케일러의 제3 실시예를 도시한 회로도.
도 7은 본 발명에 따른 듀얼 모드 프리스케일러의 제4 실시예를 도시한 회로도.
도 8은 본 발명에 따른 위상 고정 회로를 도시한 블록도.
이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 프리스케일러, 듀얼 모드 프리스케일러 및 이를 이용한 위상 고정 회로의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 프리스케일러를 도시한 회로도이다.
도 1을 참조하면, 본 발명에 따른 프리스케일러는 제1 내지 제K 플립플롭(110-1~K) 및 NOR 게이트(120)를 포함한다. 또한, 본 발명에 따른 프리스케일러는 AND 게이트(130)를 더 포함할 수 있다.
제1 내지 제K 플립플롭(110-1~K)은 입력단과 출력단이 순차적으로 직렬 연결되며, 입력 클럭 신호가 각각 인가된다.
입력 클럭 신호는 분주의 대상이 되는 클럭 신호로서, 제1 내지 제K 플립플롭(110-1~K)에 각각 인가된다. 즉, 제1 내지 제K 플립플롭(110-1~K)은 입력 클럭 신호에 따라 동기식(synchronous)으로 동작한다.
제1 내지 제K 플립플롭(110-1~K)은 D타입 플립플롭인 것이 바람직하다. D타입 플립플롭은 입력의 논리값을 그대로 출력한다. 구체적으로, 입력의 논리값을 클럭 펄스의 시간 간격만큼 지연시켜 출력한다.
플립플롭의 개수 K는 프리스케일러의 분주비 N(단, N은 6이상의 자연수)에 따라 결정되며, 구체적으로 K는 floor(2N/3)이다. 여기서, 함수 floor(x)는 x의 내림을 나타낸다. 예를 들면 N이 7일 때, K는 floor(14/3)로 4가 된다.
제1 내지 제K 플립플롭(110-1~K)은 입력단과 출력단이 순차적으로 직렬 연결된다. 예를 들면, 도 1에 도시된 바와 같이 제K 플립플롭의 출력단은 제(K-1) 플립플롭의 입력단에 연결되며, 제(K-1) 플립플롭의 출력단은 제(K-2) 플립플롭의 입력단에 연결된다. 제1 내지 제K 플립플롭(110-1~K)의 동작은 아래의 제1 실시예에서 도 2를 참조하여 상세히 설명한다.
NOR 게이트(120)는 제1 내지 제R 플립플롭(단, R은 K+1-ceil(N/3)를 만족하는 자연수)의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 제K 플립플롭(110-K)의 입력단에 인가한다. 여기서, 함수 ceil(x)는 x의 올림을 나타낸다. 예를 들면 N이 7일 때, R은 (4+1-ceil(7/3))으로 2가 된다.
본 발명에 따른 프리스케일러는 AND 게이트(130)를 더 포함할 수 있다. AND 게이트(130)는 제1 내지 제R 플립플롭(110-1~R)의 출력단 중 어느 하나와 NOR 게이트(120) 사이에 구비되며, 선택 신호와 제1 내지 제R 플립플롭(110-1~R) 중 어느 하나의 출력 신호를 AND 연산한다.
구체적으로, AND 게이트(130)는 제1 플립플롭(110-1)의 출력단과 NOR 게이트(120) 사이에 구비되고, 선택 신호와 제1 플립플롭(110-1)의 출력 신호를 AND 연산할 수 있다. 이 경우, 프리스케일러는 선택 신호가 1이면 N의 분주비를 가지고, 선택 신호가 0이면 (N-1)의 분주비를 가지는 듀얼 모드로 동작한다. 이에 대하여 아래의 듀얼 모드 프리스케일러의 제1 및 제2 실시예에서 도 4 및 도 5를 참조하여 상세히 설명한다.
또한, AND 게이트(130)는 제R 플립플롭(110-R)의 출력단과 NOR 게이트(120) 사이에 구비되고, 선택 신호와 제R 플립플롭(110-R)의 출력 신호를 AND 연산할 수 있다. 이 경우, 프리스케일러는 선택 신호가 1이면 N의 분주비를 가지고, 선택 신호가 0이면 (N+1)의 분주비를 가지는 듀얼 모드로 동작한다. 이에 대하여 아래의 듀얼 모드 프리스케일러의 제3 및 제4 실시예에서 도 6 및 도 7을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 프리스케일러의 제1 실시예를 도시한 회로도로서, 분주비 N이 6인 경우이다.
도 2를 참조하면, 본 발명에 따른 프리스케일러의 제1 실시예는 제1 내지 제4 플립플롭(110-1~4) 및 NOR 게이트(120)를 포함한다.
분주비 N이 6이므로, K는 floor(2*6/3), 즉 4가 된다. 제1 내지 제4 플립플롭(110-1~4)은 입력단과 출력단이 순차적으로 직렬 연결된다. 구체적으로, 제4 플립플롭(110-4)의 출력단은 제3 플립플롭(110-3)의 입력단에 연결되고, 제3 플립플롭(110-3)의 출력단은 제2 플립플롭(110-2)의 입력단에 연결되고, 제2 플립플롭(110-2)의 출력단은 제1 플립플롭(110-1)의 입력단에 연결된다.
또한, 분주비 N이 6이고, K가 4이므로, R은 (4+1-ceil(6/3)), 즉 3이 된다. 따라서 NOR 게이트(120)는 제1 내지 제3 플립플롭(110-1~3)의 출력단과 연결된다.
표 1은 본 발명에 따른 프리스케일러의 제1 실시예에서, 제1 내지 제4 플립플롭(110-1~4)의 초기 상태가 모두 0일 때의 순차 반복을 나타낸다. 즉, 상태 1에서 제1 내지 제4 플립플롭(110-1~4)은 모두 0의 값을 가진다. 제4 내지 제1 플립플롭(110-4~1)의 출력을 순서대로 나열하면 "0000"과 같이 나타낼 수 있다. 이하에서는 설명의 편의를 위하여 제4 내지 제1 플립플롭(110-4~1)의 출력을 "0000"과 같이 표시하고, 상태값이라 한다.
Figure 112012023329365-pat00001
상태 1에서 NOR 게이트(120)에 인가되는 제1 내지 제3 플립플롭(110-1~3)의 출력은 모두 0이므로, NOR 게이트(120)의 출력 신호는 1이다. 따라서 상태 2에서 1을 입력 받은 제4 플립플롭(110-4)은 1을 출력하고, 0을 입력 받은 제1 내지 제3 플립플롭(110-1~3)은 0을 출력한다. 즉, 상태 2의 상태값은 "1000"이다.
상태 2에서도 NOR 게이트(120)에 인가되는 제1 내지 제3 플립플롭(110-1~3)의 출력은 모두 0이므로, NOR 게이트(120)의 출력 신호는 1이다. 따라서 상태 3에서 제4 및 제3 플립플롭(110-4,3)은 1을 출력하고, 제2 및 제1 플립플롭(110-2,1)은 0을 출력한다. 즉, 상태 3의 상태값은 "1100"이다.
상태 3에서 제3 플립플롭(110-3)의 출력은 1이므로, NOR 게이트(120)의 출력 신호는 0이 된다. 따라서 상태 4에서 제4 플립플롭(110-4)은 0을 출력하고, 제3 및 제2 플립플롭(110-3,2)은 1을 출력하고, 제1 플립플롭(110-1)은 0을 출력한다. 즉, 상태 4의 상태값은 "0110"이다.
같은 방법으로 진행하면, 상태 5의 상태값은 "0011", 상태 6의 상태값은 "0001", 상태 7의 상태값은 "0000"이 된다.
상태 7의 상태값은 상태 1의 상태값과 같으므로, 상태 1 내지 상태 6의 상태값이 순차 반복된다. 따라서 하나의 플립플롭을 기준으로 보면 6 클럭을 주기로 소정의 신호가 반복되므로, 제1 내지 제4 플립플롭(110-1~4) 중 어느 하나의 출력단으로부터 출력 클럭 신호가 출력될 수 있다. 도 2에는 제4 플립플롭(110-4)의 출력단으로부터 출력 클럭 신호가 출력되는 실시예가 도시되어 있으나, 제1 내지 제3 플립플롭(110-1~3)의 출력단으로부터 출력 클럭 신호가 출력될 수도 있다.
도 3은 본 발명에 따른 프리스케일러의 제1 실시예에 따른 입력 클럭 신호 및 출력 클럭 신호를 도시한 그래프이다.
도 3을 참조하면, 제1 실시예의 프리스케일러는 입력 클럭 신호의 주파수를 6분주하여 출력 클럭 신호를 생성한다. 즉, 출력 클럭 신호가 1주기 진행할 동안, 입력 클럭 신호는 6주기를 진행한다.
표 2는 제1 실시예의 프리스케일러에서 순차 반복에 포함되지 않는 상태값이 초기값일 때의 결과를 나타낸다.
Figure 112012023329365-pat00002
상기 표 1을 참조하면, 표 2의 초기 상태값 "0101"은 순차 반복에 포함되지 않는 상태값이다.
표 2를 참조하면, 상태 1 내지 상태 9의 상태값은 "0101", "0010", "0001", "0000", "1000", "1100", "0110", "0011" 및 "0001"으로 진행한다. 상태 9의 상태값은 "0001"로 상태 3의 상태값과 같으므로, 상태 3 내지 상태 8의 상태값이 순차 반복된다(N=6). 즉, 플립플롭의 초기 상태가 "0101"로 순차 반복에 포함되지 않는 상태값이더라도, 과도 상태 "0010"을 거쳐, "0001"로 순차 반복에 진입한다. 본 발명에 따른 프리스케일러는 임의의 상태값을 초기값으로 가지더라도 순차 반복에 진입하는 장점이 있다.
본 발명에 따른 프리스케일러는 AND 게이트(130)를 더 포함할 수 있으며, 이에 대한 상세한 설명은 듀얼 모드 프리스케일러에서 설명한다.
도 4는 본 발명에 따른 듀얼 모드 프리스케일러의 제1 실시예를 도시한 회로도이다.
도 4를 참조하면, 본 발명에 따른 듀얼 모드 프리스케일러의 제1 실시예는 제1 내지 제K 플립플롭(110-1~K), NOR 게이트(120) 및 AND 게이트(130)를 포함한다.
본 발명에 따른 듀얼 모드 프리스케일러의 제1 실시예는 입력 클럭 신호를 선택 신호에 따라 N 및 (N-1) 중 어느 하나로 분주하여(단, N은 6이상의 자연수) 출력 클럭 신호를 생성한다. 여기서, (N-1)은 3의 배수가 아닌 것이 바람직하다. 예를 들면, (N-1)은 5, 7, 8 등의 분주비를 가질 수 있다.
제1 내지 제K 플립플롭(110-1~K)(단, K는 floor(2N/3)를 만족하는 자연수)은 입력단과 출력단이 순차적으로 직렬 연결되며, 입력 클럭 신호가 각각 인가된다.
NOR 게이트(120)는 제1 내지 제R 플립플롭(110-1~R)(단, R은 K+1-ceil(N/3)를 만족하는 자연수)의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 제K 플립플롭(110-K)의 입력단에 인가한다.
AND 게이트(130)는 제1 플립플롭(110-1)의 출력단과 NOR 게이트(120) 사이에 연결되며, 선택 신호와 제1 플립플롭(110-1)의 출력 신호를 AND 연산한다.
본 발명에 따른 듀얼 모드 프리스케일러의 제1 실시예는 선택 신호가 1이면 입력 클럭 신호를 N으로 분주하여 출력 클럭 신호를 생성하고, 선택 신호가 0이면 입력 클럭 신호를 (N-1)으로 분주하여 출력 클럭 신호를 생성한다.
본 발명에 따른 듀얼 모드 프리스케일러의 제1 실시예의 구체적인 동작은 아래에서 도 5를 참조하여 상세히 설명한다.
도 5는 본 발명에 따른 듀얼 모드 프리스케일러의 제2 실시예를 도시한 회로도로서, 본 발명에 따른 듀얼 모드 프리스케일러의 제1 실시예에서 분주비 N이 8인 경우이다.
도 5를 참조하면, 본 발명에 따른 듀얼 모드 프리스케일러의 제2 실시예는, 분주비 N이 8이므로, K는 floor(2*8/3), 즉 5가 된다. 제1 내지 제5 플립플롭(110-1~5)은 입력단과 출력단이 순차적으로 직렬 연결된다.
또한, 분주비 N이 8이고, K가 5이므로, R은 (5+1-ceil(8/3)), 즉 3이 된다. 따라서 NOR 게이트(120)는 제1 내지 제3 플립플롭(110-1~3)의 출력단과 연결된다.
AND 게이트(130)는 제1 플립플롭(110-1)의 출력단과 NOR 게이트(120) 사이에 구비되며, 선택 신호와 제1 플립플롭(110-1)의 출력 신호를 AND 연산한다.
먼저, 선택 신호가 1인 경우, 본 발명에 따른 듀얼 모드 프리스케일러의 제2 실시예의 동작을 살펴본다. 선택 신호가 1이므로, AND 게이트(130)는 제1 플립플롭(110-1)의 출력 신호와 동일한 신호를 NOR 게이트(120)에 인가한다.
표 3은 본 발명에 따른 듀얼 모드 프리스케일러의 제2 실시예에서, 선택 신호는 1이고, 초기 상태값이 "00000"인 경우를 나타낸다.
Figure 112012023329365-pat00003
표 3을 참조하면, 상태 1과 상태 9의 상태값이 동일하므로, 상태 1 내지 상태 8의 상태값이 순차 반복된다. 즉, 8개의 상태값이 순차 반복되어, 제2 실시예의 프리스케일러는 분주비가 8이 된다.
다음으로, 선택 신호가 0인 경우, 본 발명에 따른 듀얼 모드 프리스케일러의 제2 실시예의 동작을 살펴본다.
표 4는 본 발명에 따른 듀얼 모드 프리스케일러의 제2 실시예에서, 선택 신호가 0이고, 초기 상태값이 "0000"인 경우를 나타낸다. 제1 플립플롭(110-1)의 출력 신호는 AND 게이트(130)에서 선택 신호 0과 AND 연산되어 항상 0이 되므로 상태값에서 생략하였다.
Figure 112012023329365-pat00004
표 4를 참조하면, 상태 1와 상태 8의 상태값이 동일하므로, 상태 1 내지 상태 7의 상태값이 순차 반복된다. 즉, 7개의 상태값이 순차 반복되어, 제2 실시예의 프리스케일러는 분주비가 7이 된다.
선택 신호가 0이면 제1 플립플롭(110-1)의 출력 신호와 무관하게 AND 게이트(130)의 출력은 항상 0이 되고, 선택 신호가 1일 때에 비하여 하나의 상태가 순차 반복에서 감소된다.
따라서 선택 신호를 통해 듀얼 모드 프리스케일러의 분주비를 N 및 (N-1) 중 어느 하나로 결정할 수 있다.
도 6은 본 발명에 따른 듀얼 모드 프리스케일러의 제3 실시예를 도시한 회로도이다.
도 6을 참조하면, 본 발명에 따른 듀얼 모드 프리스케일러의 제3 실시예는 제1 내지 제K 플립플롭(110-1~K), NOR 게이트(120) 및 AND 게이트(130)를 포함한다.
본 발명에 따른 듀얼 모드 프리스케일러의 제3 실시예는 입력 클럭 신호를 선택 신호에 따라 N 및 (N+1) 중 어느 하나로 분주하여(단, N은 6이상의 자연수) 출력 클럭 신호를 생성한다. 여기서, N은 3의 배수인 것이 바람직하다. 예를 들면, N은 6, 9, 12 등의 분주비를 가질 수 있다.
제1 내지 제K 플립플롭(110-1~K)(단, K는 floor(2N/3)를 만족하는 자연수)은 입력단과 출력단이 순차적으로 직렬 연결되며, 입력 클럭 신호가 각각 인가된다.
NOR 게이트(120)는 제1 내지 제R 플립플롭(110-1~R)(단, R은 K+1-ceil(N/3)를 만족하는 자연수)의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 제K 플립플롭(110-K)의 입력단에 인가한다.
AND 게이트(130)는 제R 플립플롭(110-R)의 출력단과 NOR 게이트(120) 사이에 연결되며, 선택 신호와 제R 플립플롭(110-R)의 출력 신호를 AND 연산한다.
본 발명에 따른 듀얼 모드 프리스케일러의 제3 실시예는 선택 신호가 1이면 입력 클럭 신호를 N으로 분주하여 출력 클럭 신호를 생성하고, 선택 신호가 0이면 입력 클럭 신호를 (N+1)으로 분주하여 출력 클럭 신호를 생성한다.
본 발명에 따른 듀얼 모드 프리스케일러의 제3 실시예의 구체적인 동작은 아래에서 도 7를 참조하여 상세히 설명한다.
도 7은 본 발명에 따른 듀얼 모드 프리스케일러의 제4 실시예를 도시한 회로도로서, 본 발명에 따른 듀얼 모드 프리스케일러의 제3 실시예에서 분주비 N이 6인 경우이다.
도 7을 참조하면, 본 발명에 따른 듀얼 모드 프리스케일러의 제4 실시예는, 분주비 N이 6이므로, K는 floor(2*6/3), 즉 4가 된다. 제1 내지 제4 플립플롭(110-1~4)은 입력단과 출력단이 순차적으로 직렬 연결된다.
또한, 분주비 N이 6이고, K가 4이므로, R은 (4+1-ceil(6/3)), 즉 3이 된다. 따라서 NOR 게이트(120)는 제1 내지 제3 플립플롭(110-1~3)의 출력단과 연결된다.
AND 게이트(130)는 제3 플립플롭(110-3)의 출력단과 NOR 게이트(120) 사이에 구비되며, 선택 신호와 제3 플립플롭(110-3)의 출력 신호를 AND 연산한다.
먼저, 선택 신호가 1인 경우, 본 발명에 따른 듀얼 모드 프리스케일러의 제4 실시예의 동작을 살펴본다. 선택 신호가 1이므로, AND 게이트(130)는 제3 플립플롭(110-2)의 출력 신호와 동일한 신호를 NOR 게이트(120)에 인가한다.
표 5는 본 발명에 따른 듀얼 모드 프리스케일러의 제4 실시예에서, 선택 신호는 1이고, 초기 상태값이 "0000"인 경우를 나타낸다.
Figure 112012023329365-pat00005
표 5를 참조하면, 상태 1과 상태 7의 상태값이 동일하므로, 상태 1 내지 상태 6의 상태값이 순차 반복된다. 즉 6개의 상태값이 순차 반복되어, 제4 실시예의 프리스케일러는 분주비가 6이 된다.
다음으로, 선택 신호가 0인 경우, 본 발명에 따른 듀얼 모드 프리스케일러의 제4 실시예의 동작을 살펴본다.
표 6은 본 발명에 따른 듀얼 모드 프리스케일러의 제4 실시예에서, 선택 신호가 0이고, 초기 상태값이 "0000"인 경우를 나타낸다.
Figure 112012023329365-pat00006
표 6을 참조하면, 상태 1과 상태 8의 상태값이 동일하므로, 상태 1 내지 상태 7의 상태값이 순차 반복되며, 표 4의 상태값과 동일하다. 즉, 7개의 상태값이 순차 반복되어, 제4 실시예의 프리스케일러는 분주비가 7이 된다.
구체적으로, 선택 신호가 0이면 제3 플립플롭(110-2)의 출력 신호와 무관하게 AND 게이트(130)의 출력은 항상 0이 된다. 따라서 순차 반복의 상태 중에서 하나의 상태("1110")가 순차 반복에 추가된다. 선택신호가 1이면 표 5에서 "1110"의 상태값이 순차 반복에 포함되지 않지만, 선택 신호가 0이 되면 표 6에서 "1110"의 상태값이 순차 반복에 추가된다. 따라서 선택 신호를 통해 프리스케일러의 분주비를 N 및 (N+1) 중 어느 하나로 결정할 수 있다.
도 8은 본 발명에 따른 위상 고정 회로를 도시한 블록도이다.
도 8을 참조하면, 본 발명에 따른 위상 고정 회로(PLL, phase locked loop circuit)는 위상 주파수 검출기(200), 챠지 펌프(300), 저대역 통과 필터(400), 전압 제어 발진기(500) 및 프리스케일러(100)를 포함한다.
위상 주파수 검출기(200)(PFD, phase frequency detector)는 기준 클럭 신호와 피드백 클럭 신호를 비교하여 차동 신호를 생성한다.
챠지 펌프(300)(CP, charge pump)는 차동 신호의 펄스폭에 따라 펌프 전류를 생성한다.
저대역 통과 필터(400)(LPF, low pass filter)는 펌프 전류에 따라 충전 및 방전되는 커패시터를 포함하며, 펌프 전류의 노이즈 성분을 제거한다.
전압 제어 발진기(500)(VCO, voltage controlled oscillator)는 커패시터의 전압의 크기에 따른 주파수의 출력 클럭 신호를 생성한다.
위상 고정 회로의 위상 주파수 검출기(200), 챠지 펌프(300), 저대역 통과 필터(400) 및 전압 제어 발진기(500)는 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 용이하게 이해할 수 있으므로, 상세한 설명은 생략한다.
프리스케일러(100)는 출력 클럭 신호를 분주하여 피드백 클럭 신호를 생성한다.
프리스케일러(100)가 생성한 피드백 클럭 신호는 위상 주파수 검출기(200)로 피드백되어(negative feedback) 기준 클럭 신호와 주파수가 같아진다. 즉, 기준 클럭 신호의 주파수는 출력 클럭 신호의 주파수에 분주비 N을 나눈 값이다. 따라서 프리스케일러(100)의 분주비 N을 조절하여 출력 클럭 신호의 주파수를 조절할 수 있다.
프리스케일러(100)는 도 1 내지 도 7을 참조하여 상세히 설명하였으므로 자세한 설명은 생략한다.
비록 본 발명의 실시예가 구체적으로 설명되었지만, 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다.
따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 프리스케일러 110-1: 제1 플립플롭
110-2: 제2 플립플롭 110-3: 제3 플립플롭
110-4: 제4 플립플롭 110-5: 제5 플립플롭
110-R: 제R 플립플롭 110-K: 제K 플립플롭
120: NOR 게이트 130: AND 게이트
200: 위상 주파수 검출기 300: 챠지 펌프
400: 저대역 통과 필터 500: 전압 제어 발진기

Claims (18)

  1. 입력 클럭 신호를 N으로 분주하여(단, N은 6이상의 자연수) 출력 클럭 신호를 생성하는 프리스케일러에 있어서,
    입력단과 출력단이 순차적으로 직렬 연결되며, 상기 입력 클럭 신호가 각각 인가되는 제1 내지 제K 플립플롭(단, K는 floor(2N/3)를 만족하는 자연수); 및
    상기 제1 내지 제R 플립플롭(단, R은 K+1-ceil(N/3)를 만족하는 자연수)의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 상기 제K 플립플롭의 입력단에 인가하는 NOR 게이트
    를 포함하는 것을 특징으로 하는 프리스케일러.
  2. 제1항에 있어서,
    상기 제1 내지 제R 플립플롭의 출력단 중 어느 하나와 상기 NOR 게이트의 입력단 사이에 구비되는 AND 게이트를 더 포함하되,
    상기 AND 게이트는 선택 신호와 상기 제1 내지 제R 플립플롭 중 어느 하나의 출력 신호를 AND 연산하는 것을 특징으로 하는 프리스케일러.
  3. 제2항에 있어서,
    상기 AND 게이트는 상기 제1 플립플롭의 출력단과 상기 NOR 게이트의 입력단 사이에 구비되고, 상기 선택 신호와 상기 제1 플립플롭의 출력 신호를 AND 연산하는 것을 특징으로 하는 프리스케일러.
  4. 제2항에 있어서,
    상기 AND 게이트는 상기 제R 플립플롭의 출력단과 상기 NOR 게이트의 입력단 사이에 구비되고, 상기 선택 신호와 제R 플립플롭의 출력 신호를 AND 연산하는 것을 특징으로 하는 프리스케일러.
  5. 제1항에 있어서,
    상기 출력 클럭 신호는 상기 제1 내지 제K 플립플롭의 출력단 중 어느 하나로부터 출력되는 것을 특징으로 하는 프리스케일러.
  6. 제1항에 있어서,
    상기 제1 내지 제K 플립 플롭 각각은 D타입 플립플롭인 것을 특징으로 하는 프리스케일러.
  7. 입력 클럭 신호를 선택 신호에 따라 N 및 M 중 어느 하나로 분주하여(단, N은 6이상의 자연수, M은 N에 인접한 자연수) 출력 클럭 신호를 생성하는 듀얼 모드 프리스케일러에 있어서,
    입력단과 출력단이 순차적으로 직렬 연결되며, 상기 입력 클럭 신호가 각각 인가되는 제1 내지 제K 플립플롭(단, K는 floor(2N/3)를 만족하는 자연수);
    상기 제1 내지 제R 플립플롭(단, R은 K+1-ceil(N/3)를 만족하는 자연수)의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 상기 제K 플립플롭의 입력단에 인가하는 NOR 게이트; 및
    상기 제1 내지 제R 플립플롭 중 어느 하나와 상기 NOR 게이트의 입력단 사이에 연결되며, 상기 선택 신호와 상기 제1 내지 제R 플립플롭 중 어느 하나의 출력 신호를 AND 연산하는 AND 게이트
    를 포함하는 것을 특징으로 하는 듀얼 모드 프리스케일러.
  8. 제7항에 있어서,
    상기 선택 신호가 1이면 상기 입력 클럭 신호를 N으로 분주하여 상기 출력 클럭 신호를 생성하고,
    상기 선택 신호가 0이면 상기 입력 클럭 신호를 M으로 분주하여 상기 출력 클럭 신호를 생성하는 것을 특징으로 하는 듀얼 모드 프리스케일러.
  9. 제8항에 있어서,
    상기 AND 게이트는 상기 제1 플립플롭의 출력단과 상기 NOR 게이트의 입력단 사이에 연결되며, 상기 선택 신호와 상기 제1 플립플롭의 출력 신호를 AND 연산하고,
    상기 M은 (N-1)인 것을 특징으로 하는 듀얼 모드 프리스케일러.
  10. 제8항에 있어서,
    상기 AND 게이트는 상기 제R 플립플롭의 출력단과 상기 NOR 게이트의 입력단 사이에 연결되며, 상기 선택 신호와 상기 제R 플립플롭의 출력 신호를 AND 연산하고,
    상기 M은 (N+1)인 것을 특징으로 하는 듀얼 모드 프리스케일러.
  11. 제7항에 있어서,
    상기 출력 클럭 신호는 상기 제1 내지 제K 플립플롭의 출력단 중 어느 하나로부터 출력되는 것을 특징으로 하는 듀얼 모드 프리스케일러.
  12. 제7항에 있어서,
    상기 제1 내지 제K 플립 플롭 각각은 D타입 플립플롭인 것을 특징으로 하는 듀얼 모드 프리스케일러.
  13. 기준 클럭 신호와 피드백 클럭 신호를 비교하여 차동 신호를 생성하는 위상 주파수 검출기;
    상기 차동 신호의 펄스폭에 따라 펌프 전류를 생성하는 챠지 펌프;
    상기 펌프 전류에 따라 충전 및 방전되는 커패시터를 포함하며, 상기 펌프 전류의 노이즈 성분을 제거하는 저대역 통과 필터;
    상기 커패시터의 전압의 크기에 따른 주파수의 출력 클럭 신호를 생성하는 전압 제어 발진기; 및
    상기 출력 클럭 신호를 분주하여 상기 피드백 클럭 신호를 생성하는 프리스케일러
    를 포함하되,
    상기 프리스케일러는
    상기 출력 클럭 신호를 N으로 분주하여(단, N은 6이상의 자연수) 상기 피드백 클럭 신호를 생성하는 프리스케일러에 있어서,
    입력단과 출력단이 순차적으로 직렬 연결되며, 상기 출력 클럭 신호가 각각 인가되는 제1 내지 제K 플립플롭(단, K는 floor(2N/3)를 만족하는 자연수); 및
    상기 제1 내지 제R 플립플롭(단, R은 K+1-ceil(N/3)를 만족하는 자연수)의 출력단과 연결되며, 인가되는 신호를 NOR 연산하여 상기 제K 플립플롭의 입력단에 인가하는 NOR 게이트
    를 포함하는 것을 특징으로 하는 위상 고정 회로.
  14. 제13항에 있어서,
    상기 제1 내지 제R 플립플롭의 출력단 중 어느 하나와 상기 NOR 게이트의 입력단 사이에 구비되는 AND 게이트를 더 포함하되,
    상기 AND 게이트는 선택 신호와 상기 제1 내지 제R 플립플롭 중 어느 하나의 출력 신호를 AND 연산하는 것을 특징으로 하는 위상 고정 회로.
  15. 제14항에 있어서,
    상기 AND 게이트는 상기 제1 플립플롭의 출력단과 상기 NOR 게이트의 입력단 사이에 구비되고, 상기 선택 신호와 상기 제1 플립플롭의 출력 신호를 AND 연산하는 것을 특징으로 하는 위상 고정 회로.
  16. 제14항에 있어서,
    상기 AND 게이트는 상기 제R 플립플롭의 출력단과 상기 NOR 게이트의 입력단 사이에 구비되고, 상기 선택 신호와 상기 제R 플립플롭의 출력 신호를 AND 연산하는 것을 특징으로 하는 위상 고정 회로.
  17. 제13항에 있어서,
    상기 피드백 클럭 신호는 상기 제1 내지 제K 플립플롭의 출력단 중 어느 하나로부터 출력되는 것을 특징으로 하는 위상 고정 회로.
  18. 제13항에 있어서,
    상기 제1 내지 제K 플립 플롭 각각은 D타입 플립플롭인 것을 특징으로 하는 위상 고정 회로.
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