TWI530102B - 數位式鎖相迴路及其相位頻率偵測器模組 - Google Patents

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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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Description

數位式鎖相迴路及其相位頻率偵測器模組
本發明係關於一種數位式鎖相迴路及其相位頻率偵測器模組，特別是一種具備多模式並可快速鎖定的數位式鎖相迴路，以及可以同時輸出頻率誤差以及相位誤差的相位頻率偵測器模組。
鎖相迴路(phase-locked loop)為大多數的通訊系統中不可或缺的元件。鎖相迴路可用於處理雜訊較大的原始時脈訊號，並產生一個訊號雜訊比較高的乾淨時脈，或是產生另一不同於原始時脈訊號之頻率值的時脈訊號；鎖相迴路亦可用於針對通訊系統所接收的訊號進行資料回復(clock recovery)之訊號同步處理。再者，由於半導體製程的技術日新月異，以積體電路的方式組成通訊系統中的方塊，已經實現了製造商對於低成本、快速生產、以及微型化通訊裝置的要求，並使通訊裝置普及於大眾的日常生活中。因此，將通訊系統中鎖相迴路單元整合於積體電路之單一晶片，是為一種系統設計上的趨勢，並已經大量地實現於現有產品當中。
在習知的鎖相迴路設計當中，由於輸入的參考時脈訊號的頻率與鎖相迴路的迴路頻寬(loop bandwidth)之間在設計上存在一定的限制，例如當輸入級不包含除頻器時，理想上迴路頻寬在設計上不能大於參考時脈訊號頻率的十分之一，因此當輸入的參考時脈訊號的頻率較低時，迴路頻寬的設計值也因此有一頻率的上限。以習知的類比式鎖相迴路的作法，由於迴路頻寬的大小，與鎖相迴路中迴路濾波器(loop filter)的電阻值以及電容值直接相關，因此當迴路頻寬的設計值不大時，會使得電阻值以及電容值非常之大，甚至無法合理地以積體電路的方式與鎖相迴路的其他電路部分整合於同一晶片之中，而需要外接的電阻元件以及電容元件，因而增加了系統尺寸以及成本。
另外，在類比式鎖相迴路中，當迴路頻寬之設計值較低時， 所需的大尺寸元件所造成的漏電流，會進一步導致鎖相迴路的反應速度更慢，亦即需要較長的修正時間。而由於類比式鎖相迴路不易進行多模式(multi-mode)的設計，例如可以選擇進行鎖相或是鎖頻(frequency-locked)的設計，因此在用來進行鎖頻的類比式鎖相迴路一開始動作時，所需的鎖定時間(locking time)很長。再者，類比式鎖相迴路中，迴路濾波器的電荷幫浦(charge-pump)單元容易因製程變異、操作溫度等等的因素及變化，使得上下電流源的電流值不匹配，而造成輸出頻率或輸出相位的偏移(offset)。此外，類比式鎖相迴路不易在不同的製程之間共用設計參數，亦即在轉換製程時，需進行參數的重新設計，又由於設計時進行模擬的時間較長，因此都造成了設計開發的成本較高。最後，類比式鎖相迴路在致動時，迴路必須永遠存在，因此無法以多重省電模式來使得電路表現以及耗電量之間的取捨，亦無法有較大的彈性依據目前系統的需求而進行不同模式的切換。
近年來由於半導體製程技術的進步，以數位方式進行訊號處理的設計概念，已逐漸顯現出其成本以及電路表現上的優勢，而以此概念所發展出來的鎖相迴路架構，即為數位式鎖相迴路。習知之數位式鎖相迴路係利用時間-數位轉換器(time-to-digital converter，TDC)，將類比的時間軸轉成數位資料。而數位式鎖相迴路的一大點是容易支援多模式的設計，例如僅開啟數位控制振盪器(digital-controlled oscillator，DCO)的自由運行模式(free-running mode)、利用前一事件鎖定的結果，來作為目前事件起始點的快速回復模式(fast-recovered mode)等等。好處是可以依據目前系統所需而進行不同模式的切換，使得電路表現以及耗電量之間能取得最佳化的平衡。然而以目前習知的數位式鎖相迴路而言，時間-數位轉換器之電路需要較大的面積以及功耗，且支援多模式的設計，在不同的操作模式下大多仍需要以不同的電路方塊來工作，例如進行鎖頻功能時，迴路中需要頻率偵測器，進行鎖相功能時，迴路中則需要相位頻率偵測器(phase-frequency detector，PFD)以及除頻器；而如果須支援分數式鎖相迴路(fractional-N PLL，FNPLL)的模式，迴路中更需要額外的多模分頻器(multi-modulus divider，MMD)。另外，在相位頻率偵測器的習知技術中，最省面積的作法為bang-bang式相位頻率偵測器，然而其缺點為鎖定時間較 長，而且無法應用在鎖頻迴路(frequency-locked loop，FLL)以及分數式鎖相迴路。
請參考台灣專利號I363499，係揭露一種數位式之鎖相迴路。然而由於迴路中所包含的時間至數位轉換器模組102電路上較為複雜，該發明係提出一種針對時間至數位轉換器的錯誤防止方法。另外，為了支援分數式鎖相迴路的模式，該發明在回授路徑上包含了複雜的多模分頻器電路以及三角積分調變器(delta-sigma modulator，DSM)，最後乃使得整體架構不夠簡化，容易由於電路的複雜度所造成的寄生效應，而造成其操作速度上的限制。
鑒於以上的問題，本發明係提供一種數位式鎖相迴路及其相位頻率偵測器模組，特別是一種以簡單電路結構實現，並具備多模式且可快速鎖定的數位式鎖相迴路，以及可以同時輸出頻率誤差以及相位誤差的相位頻率偵測器模組。
本發明提出一種相位頻率偵測器模組，應用於數位式鎖相迴路。相位頻率偵測器模組包括計數時脈輸入端、參考時脈輸入端、計數控制端、相位誤差輸出端、頻率誤差輸出端、邊緣偵測器、計數器以及頻率相位轉換器。
計數時脈輸入端用以接收計數時脈訊號。參考時脈輸入端用以接收參考時脈訊號。計數控制端用以接收計數設定值。相位誤差輸出端用以輸出相位誤差訊號。頻率誤差輸出端用以輸出頻率誤差訊號。邊緣偵測器具有偵測輸入端、偵測時脈端以及偵測輸出端。偵測輸入端耦接於參考時脈輸入端並接收參考時脈訊號，偵測時脈端耦接於計數時脈輸入端並接收計數時脈訊號，其中當計數時脈訊號發生第一邊緣或第二邊緣時，邊緣偵測器偵測參考時脈輸入端之訊號是否已發生第一邊緣，並於偵測到參考時脈輸入端之訊號已發生第一邊緣時，偵測輸出端輸出一邊緣偵測訊號，否則輸出一邊緣未偵測訊號。
計數器耦接於偵測輸出端、計數時脈輸入端以及計數控制端，並具有計數輸出端耦接於頻率誤差輸出端，其中當偵測輸出端輸出邊緣偵測訊號，計數輸出端輸出計數結果係為頻率誤差訊號，計數器回復初始狀態，同時將計數設定值載入計數器，而當偵測輸出端輸出邊緣未偵測訊號，計數器則利用計數時脈訊號之第一邊緣或第二邊緣持續進行計數。頻率相位轉換器耦接於計數輸出端以接收計數結果，並具有轉換輸出端耦接於相位誤差輸出端，其中頻率相位轉換器對計數結果進行積分並輸出於轉換輸出端，以形成相位誤差訊號。
本發明又提出一種相位頻率偵測器模組，應用於數位式鎖相迴路。相位頻率偵測器模組包括計數時脈輸入端、參考時脈輸入端、相位誤差輸出端、頻率誤差輸出端、邊緣相位偵測器、相位時脈產生器以及頻率相位轉換器。
計數時脈輸入端用以接收計數時脈訊號。參考時脈輸入端用以接收參考時脈訊號。相位誤差輸出端用以輸出相位誤差訊號。頻率誤差輸出端用以輸出頻率誤差訊號。相位時脈產生器耦接於計數時脈輸入端以接收計數時脈訊號，並用以產生複數個相位時脈訊號；所述之複數個相位時脈訊號具有與計數時脈訊號相同之時脈大小，且所述之複數個相位時脈訊號之複數個初始相位平均分佈於計數時脈訊號的二分之一個週期當中。
邊緣相位偵測器耦接於參考時脈輸入端以及頻率誤差輸出端，邊緣相位偵測器亦接收所述之複數個相位時脈訊號，其中所述之複數個相位時脈訊號用以定義複數個相位區間。邊緣相位偵測器係接收參考時脈訊號，並判斷參考時脈訊號之相鄰之二個第一邊緣分別發生於所述之複數個相位區間之其中之一或其中之二，若相鄰之二個第一邊緣分別發生於不同之相位區間，則所述之二個不同之相位區間之距離定義為一相位差，頻率誤差輸出端所輸出之頻率誤差訊號 相關於相位差。
頻率相位轉換器耦接於頻率誤差輸出端以接收頻率誤差訊號，並具有轉換輸出端耦接於相位誤差輸出端，其中頻率相位轉換器對頻率誤差訊號進行積分並輸出於轉換輸出端，以形成相位誤差訊號。
本發明更提出一種相位頻率偵測器模組，應用於數位式鎖相迴路。相位頻率偵測器模組包括計數時脈輸入端、參考時脈輸入端、相位誤差輸出端、頻率誤差輸出端、資料型正反器以及頻率相位轉換器。
計數時脈輸入端用以接收計數時脈訊號。參考時脈輸入端用以接收參考時脈訊號。相位誤差輸出端用以輸出相位誤差訊號。頻率誤差輸出端用以輸出頻率誤差訊號。資料型正反器具有資料輸入端、資料時脈端以及資料輸出端，資料輸入端耦接於參考時脈輸入端，資料時脈端耦接於計數時脈輸入端，且資料輸出端耦接於頻率誤差輸出端，其中資料型正反器以資料時脈端接收之計數時脈訊號所發生之第一邊緣或第二邊緣，栓鎖資料輸入端所接收之參考時脈訊號，並輸出於資料輸出端。
頻率相位轉換器，耦接於資料輸出端，並具有轉換輸出端耦接於相位誤差輸出端，其中頻率相位轉換器對資料輸出端輸出之訊號進行積分並輸出於轉換輸出端，以形成相位誤差訊號。
本發明亦提出一種數位式鎖相迴路，包括鎖相輸入端、相位頻率偵測器模組、數位低通濾波模組、數位控制振盪器以及時脈域分配模組。
鎖相輸入端用以接收參考時脈訊號。相位頻率偵測器模組具有第一時脈輸入端、參考時脈輸入端、相位誤差輸出端以及頻率誤差輸出端，參考時脈輸入端耦接於鎖相輸入端。其中相位頻率偵測器模組係偵測第一時脈輸入端以及參考時脈輸入端之間的一頻率差以及一相位差，並分別以頻 率誤差輸出端以及相位誤差輸出端輸出頻率差以及相位差，且相位頻率偵測器模組之數位運算係利用第一時脈輸入端所接收之時脈訊號進行。
數位低通濾波模組具有相位誤差輸入端、頻率誤差輸入端、第二時脈輸入端以及濾波輸出端。其中數位低通濾波模組係對相位誤差輸入端以及頻率誤差輸入端之訊號進行低通濾波的運算，並將運算的結果以濾波輸出端輸出，且數位低通濾波模組之數位運算係利用第二時脈輸入端所接收之時脈訊號進行。
數位控制振盪器，具有控制輸入端、振盪輸出端以及第三時脈輸入端，控制輸入端耦接於濾波輸出端。其中數位控制振盪器根據控制輸入端之訊號決定振盪輸出端之輸出時脈訊號之頻率值，且數位控制振盪器之數位運算係利用第三時脈輸入端所接收之時脈訊號進行。
其中，第一時脈輸入端、第二時脈輸入端以及第三時脈輸入端分別耦接於振盪輸出端。
本發明的功效在於，本發明所揭露之數位式鎖相迴路藉由架構上的創新，在避免使用諸如時間-數位轉換器以及多模分頻器等等較為複雜的電路之餘，能以較為簡單之同一電路結構實現鎖相迴路、鎖頻迴路以及分數式鎖相迴路的架構，同時又能進行多模式的操作，例如自由運行模式、快速鎖定模式以及快速回復模式等等操作。
有關本發明的特徵、實作與功效，茲配合圖式作最佳實施例詳細說明如下。
100、200、400、620、720‧‧‧相位頻率偵測器模組
110、210、410‧‧‧計數時脈輸入端
120、220、420、622、710、722‧‧‧參考時脈輸入端
130、725‧‧‧計數控制端
140、240、440、623、723‧‧‧相位誤差輸出端
150、250、450、624、724‧‧‧頻率誤差輸出端
160‧‧‧邊緣偵測器
161‧‧‧偵測輸入端
163‧‧‧偵測時脈端
162‧‧‧偵測輸出端
170‧‧‧計數器
171‧‧‧計數輸出端
180、280、480、500‧‧‧頻率相位轉換器
181、281、481‧‧‧轉換輸出端
260‧‧‧邊緣相位偵測器
270‧‧‧相位時脈產生器
271、272、…、27n‧‧‧相位時脈輸出端
291、292、…、29n‧‧‧相位時脈訊號
310、320、330、340、350、360‧‧‧時序
460‧‧‧資料型正反器
461‧‧‧資料輸入端
462‧‧‧資料時脈端
463‧‧‧資料輸出端
510‧‧‧資料延遲單元
511‧‧‧延遲輸入端
512‧‧‧延遲輸出端
520‧‧‧第一加法器
530‧‧‧第二加法器
540‧‧‧頻率相位轉換器輸入端
550‧‧‧預設常數值
560‧‧‧相位誤差輸出端
600、700‧‧‧數位式鎖相迴路
610、710‧‧‧鎖相輸入端
621、721‧‧‧第一時脈輸入端
630、730、800‧‧‧數位低通濾波模組
631、731、811‧‧‧相位誤差輸入端
632、732、812‧‧‧頻率誤差輸入端
633、733‧‧‧第二時脈輸入端
634、734、850‧‧‧濾波輸出端
640、740‧‧‧數位控制振盪器
641、741‧‧‧控制輸入端
642、742‧‧‧振盪輸出端
643、743‧‧‧第三時脈輸入端
650、750‧‧‧時脈域分配模組
651、751‧‧‧時脈分配輸入端
652、752‧‧‧第一時脈輸出端
653、753‧‧‧第二時脈輸出端
654、754‧‧‧第三時脈輸出端
760‧‧‧計數設定值調變器
761‧‧‧計數輸入端
762‧‧‧計數輸出端
810‧‧‧誤差值組合單元
813‧‧‧倍數輸出端
814‧‧‧積分輸出端
820‧‧‧增益器
830‧‧‧積分器
840‧‧‧加法器
901、902、903‧‧‧訊號流程圖
911、912、913‧‧‧訊號流程
920‧‧‧增益級
930‧‧‧積分級
940‧‧‧加法級
第1圖為本發明所揭露之第一實施例之相位頻率偵測器模組之方塊圖。
第2圖為本發明所揭露之第二實施例之相位頻率偵測器模 組之方塊圖。
第3圖為本發明所揭露之第二實施例之相位頻率偵測器模組之時序圖。
第4圖為本發明所揭露之第三實施例之相位頻率偵測器模組之方塊圖。
第5圖為本發明所揭露之頻率相位轉換器之實施例之方塊圖。
第6圖為本發明所揭露之第四實施例之數位式鎖相迴路之方塊圖。
第7圖為本發明所揭露之第五實施例之數位式鎖相迴路之方塊圖。
第8圖為本發明所揭露之數位低通濾波模組之實施例之方塊圖。
第9A圖為本發明所揭露之數位低通濾波模組之一實施態樣之訊號流程圖。
第9B圖為本發明所揭露之數位低通濾波模組之另一實施態樣之訊號流程圖。
第9C圖為本發明所揭露之數位低通濾波模組之又一實施態樣之訊號流程圖。
在說明書及後續的申請專利範圍當中，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表第一裝置可直接電氣連接於第二裝置，或透過其他裝置或連接手段間接地電氣連接至第二裝置。另外，「第一訊號」以及「第二訊號」係指數位邏輯訊號之穩態狀態，或可理解為一般之數位邏輯訊號 狀態的「1」和「0」，例如當「第一訊號」定義為「1」時，「第二訊號」則可以定義為「0」，反之亦然。「第一邊緣」以及「第二邊緣」係指數位邏輯訊號之暫態行為，或可理解為一般之數位邏輯訊號狀態的「正緣」和「負緣」，例如當「第一邊緣」定義為「正緣」時，「第二邊緣」則可以定義為「負緣」，反之亦然。
第1圖為本發明所揭露之第一實施例之相位頻率偵測器模組100之方塊圖。相位頻率偵測器模組100係應用於一數位式鎖相迴路中，且包含計數時脈輸入端110、參考時脈輸入端120、計數控制端130、相位誤差輸出端140、頻率誤差輸出端150、邊緣偵測器160、計數器170以及頻率相位轉換器180。
如第1圖所示，計數時脈輸入端110用以接收計數時脈訊號。參考時脈輸入端120用以接收參考時脈訊號。計數控制端130用以接收計數設定值。相位誤差輸出端140用以輸出相位誤差訊號。頻率誤差輸出端150用以輸出頻率誤差訊號。
如第1圖所示，邊緣偵測器160具有偵測輸入端161、偵測時脈端163以及偵測輸出端162。偵測輸入端161耦接於參考時脈輸入端120並接收參考時脈訊號，偵測時脈端163耦接於計數時脈輸入端110並接收計數時脈訊號。其中當計數時脈訊號發生第一邊緣或第二邊緣時，邊緣偵測器160偵測參考時脈輸入端120之訊號是否已發生第一邊緣，並於偵測到參考時脈輸入端120之訊號已發生第一邊緣時，偵測輸出端輸出邊緣偵測訊號，否則輸出邊緣未偵測訊號。
如第1圖所示，計數器170耦接於偵測輸出端162、計數時脈輸入端110以及計數控制端130，並具有計數輸出端171耦接於頻率誤差輸出端150。其中當偵測輸出端162輸出邊緣偵測訊號，計數輸出端輸出計數結果即為頻率誤差訊號，此時計數器170回復初始狀態，同時將計數設定值載入計數器170。而當偵測輸出端162輸出邊緣未偵測訊號，計數器170則利用計數時脈訊號之第一邊緣或第二邊緣持續進行計數。
如第1圖所示，頻率相位轉換器180耦接於計數輸出端171以接收計數結果，並具有轉換輸出端181耦接於相位誤差輸出端140。其中頻率相位轉換器180對計數結果進行積分並輸出於轉換輸出端181，以形成 相位誤差訊號。
綜上所述，相位頻率偵測器模組100係用以偵測計數時脈訊號以及參考時脈訊號之間的頻率誤差以及相位誤差，並分別輸出於頻率誤差輸出端150以及相位誤差輸出端140。
舉一例說明，所述第一邊緣係指時脈訊號之正緣，第二邊緣係指時脈訊號之負緣，邊緣偵測訊號係指數位訊號「1」，邊緣未偵測訊號係指數位訊號「0」，計數設定值為8，而在此說明例之暫態中，計數時脈訊號之頻率為參考時脈訊號之頻率的6倍。另外，計數器170係為一下行計數器，計數器170載入之計數設定值，例如此說明例中的8，係為計數初始值，且下行計數器之下行計數結果即為該計數結果。因此，當邊緣偵測器160在計數時脈訊號發生正緣時，若偵測到參考時脈輸入端161之訊號已發生正緣，邊緣偵測器160即於偵測輸出端162輸出「1」，而計數器170此時回復初始狀態，同時將計數設定值8載入計數器170。然後在計數時脈訊號發生接下來的5個正緣時，邊緣偵測器160皆偵測到參考時脈輸入端161之訊號並未發生正緣，邊緣偵測器160即於偵測輸出端162輸出「0」，計數器170則進行下行計數，計數值由初始的計數設定值8依次減1。而在計數時脈訊號接下來的第6個正緣時，再次偵測到參考時脈輸入端161之訊號已發生正緣，邊緣偵測器160即於偵測輸出端162輸出「1」，此時計數器170進行最後一次下行計數，並在計數輸出端171輸出計數結果2，係為頻率誤差訊號，然後計數器170回復初始狀態，同時將此時之計數設定值載入計數器170。由上述可知，相位頻率偵測器模組100可以動態地在頻率誤差輸出端150，輸出計數時脈訊號之頻率以及參考時脈訊號之頻率之倍數之理想設定值(在本說明例為8)與暫態值(在本說明例為6)之一差值(在本說明例為2)，作為頻率誤差訊號。而頻率相位轉換器180即用以對頻率誤差訊號進行積分並輸出於相位誤差輸出端140，以形成相位誤差訊號。
舉另一例說明，所述第一邊緣係指時脈訊號之正緣，第二邊緣係指時脈訊號之負緣，邊緣偵測訊號係指數位訊號「1」，邊緣未偵測訊號係指數位訊號「0」，計數設定值為8，而在此說明例之暫態中，計數時脈訊號之頻率為參考時脈訊號之頻率的6倍。另外，計數器170係為一上行計數器，計數器170載入之計數設定值與計數器170之上行計數值之差值， 形成計數結果。因此，當邊緣偵測器160在計數時脈訊號發生正緣時，若偵測到參考時脈輸入端161之訊號已發生正緣，邊緣偵測器160即於偵測輸出端162輸出「1」，而計數器170此時回復初始狀態，同時將計數設定值8載入計數器170。然後在計數時脈訊號發生接下來的5個正緣時，邊緣偵測器160皆偵測到參考時脈輸入端161之訊號並未發生正緣，邊緣偵測器160即於偵測輸出端162輸出「0」，計數器170則進行上行計數，計數值由初始的計數設定值0依次加1。而在計數時脈訊號接下來的第6個正緣時，再次偵測到參考時脈輸入端161之訊號已發生正緣，邊緣偵測器160即於偵測輸出端162輸出「1」，此時計數器170進行最後一次上行計數，並在計數輸出端171輸出計數結果2，亦即由計數設定值8與上行計數值6之差值得來，係為頻率誤差訊號，然後計數器170回復初始狀態，同時將此時之計數設定值載入計數器170。由上述可知，相位頻率偵測器模組100可以動態地在頻率誤差輸出端150，輸出計數時脈訊號之頻率以及參考時脈訊號之頻率之倍數之理想設定值(在本說明例為8)與暫態值(在本說明例為6)之一差值(在本說明例為2)，作為頻率誤差訊號。而頻率相位轉換器180即用以對頻率誤差訊號進行積分並輸出於相位誤差輸出端140，以形成相位誤差訊號。
第2圖為本發明所揭露之第二實施例之相位頻率偵測器模組200之方塊圖。相位頻率偵測器模組200係應用於一數位式鎖相迴路中，且包含計數時脈輸入端210、參考時脈輸入端220、相位誤差輸出端240、頻率誤差輸出端250、邊緣相位偵測器260、相位時脈產生器270以及頻率相位轉換器280。
如第2圖所示，計數時脈輸入端210用以接收計數時脈訊號。參考時脈輸入端220用以接收參考時脈訊號。相位誤差輸出端240用以輸出相位誤差訊號。頻率誤差輸出端250用以輸出頻率誤差訊號。
如第2圖所示，相位時脈產生器270耦接於計數時脈輸入端210以接收計數時脈訊號，並用以分別於相位時脈輸出端271、272、…、27n產生相位時脈訊號291、292、…、29n；相位時脈訊號291、292、…、29n同時具有與計數時脈訊號相同之時脈大小，且相位時脈訊號291、292、…、29n之各個初始相位係平均分佈於計數時脈訊號的二分之一個週期當中。
如第2圖所示，邊緣相位偵測器260耦接於參考時脈輸入端220以及頻率誤差輸出端250，邊緣相位偵測器260亦接收相位時脈訊號291、292、…、29n，其中相位時脈訊號291、292、…、29n用以定義複數個相位區間，邊緣相位偵測器260係接收參考時脈訊號，並判斷參考時脈訊號之相鄰之二個第一邊緣分別發生於所述之複數個相位區間之其中之一或其中之二，若相鄰之二個第一邊緣分別發生於不同之相位區間，則所述之二個不同之相位區間之距離定義為一相位差，頻率誤差輸出端250所輸出之頻率誤差訊號則相關於相位差。
頻率相位轉換器280耦接於頻率誤差輸出端250以接收頻率誤差訊號，並具有轉換輸出端281耦接於相位誤差輸出端240。其中頻率相位轉換器280對頻率誤差訊號進行積分並輸出於轉換輸出端281，以形成相位誤差訊號。
其中，相位頻率偵測器模組200所應用之數位式鎖相迴路，係用於鎖定一計數時脈訊號之頻率及/或相位，且計數時脈訊號之暫態週期已經夠接近計數時脈訊號之穩態週期時，例如當計數時脈訊號之暫態週期與穩態週期之差值已小於計數時脈訊號之穩態週期之二分之一時。
第3圖為本發明所揭露之第二實施例之相位頻率偵測器模組200之時序圖。時序310為計數時脈訊號之時序，並經由相位時脈產生器270產生分別對應於時序320、330之兩組相位時脈訊號。時序320、330之各個初始相位平均分佈於計數時脈訊號的二分之一個週期當中，例如在第3圖中，時序320之初始相位即對齊於計數時脈訊號之0度相位，而時序330之初始相位即對齊於計數時脈訊號之90度相位。由上述說明亦可推論若計數時脈訊號經由相位時脈產生器270產生8組相位時脈訊號，則所述8組相位時脈訊號之初始時序可以分別對應於0度、22.5度、45度、67.5度、90度、112.5度、135度、157.5度，亦即各個初始相位平均分佈於計數時脈訊號的二分之一個週期當中，但注意最小之初始相位不必一定對齊於0度的位置。
如第3圖所示，兩組相位時脈訊號所組成之時序320、330定義出4個相位區間A、B、C、D，邊緣相位偵測器260則利用相位區間A、B、C、D來判斷參考時脈訊號之正緣或是負緣所發生的位置。例如當參考 時脈訊號係為第3圖中之時序340所示時，且如前所述，計數時脈訊號之暫態週期已經夠接近計數時脈訊號之穩態週期之時。由第3圖中可發現，時序340之相鄰兩正緣分別發生於相位區間A以及相位區間D，然而鎖定之計數時脈訊號必須能夠使得時序340之相鄰兩正緣發生於同一相位區間之中，因此判斷此時計數時脈訊號為「超前」的狀況，又相位區間A以及相位區間D之距離相鄰，定義距離為1，因此邊緣相位偵測器260可據以送出代表「負1」的訊號，作為此時的頻率誤差訊號，並輸入頻率相位轉換器280進行積分。
進一步說明，若當參考時脈訊號係為第3圖中之時序350所示時，亦即時序350之相鄰兩正緣分別發生於相位區間A以及相位區間B，因此判斷此時計數時脈訊號為「落後」的狀況，又相位區間A以及相位區間B之距離相鄰，定義距離為1，因此邊緣相位偵測器260可據以送出代表「正1」的訊號，作為此時的頻率誤差訊號，並輸入頻率相位轉換器280進行積分。而當計數時脈訊號鎖定時，計數時脈訊號即如時序360所示，相鄰兩正緣皆位於同一相位區間A，但值得注意的是，實際操作上並不以相位區間A為限。
另外，本領域中具有通常知識者，可由上述說明以及本發明所揭露之精神輕易得知，當相位時脈產生器270產生8組相位時脈訊號，而據以定義出16個相位區間時，邊緣相位偵測器260即可根據相鄰兩正緣(或負緣)分別所處的相位區間，而送出代表「負7」至「正7」之一對應之整數值，作為頻率誤差訊號，並輸入頻率相位轉換器280進行積分。
第4圖為本發明所揭露之第三實施例之相位頻率偵測器模組400之方塊圖。相位頻率偵測器模組400係應用於一數位式鎖相迴路中，且包含計數時脈輸入端410、參考時脈輸入端420、相位誤差輸出端440、頻率誤差輸出端450、資料型正反器460以及頻率相位轉換器480。
如第4圖所示，計數時脈輸入端410用以接收計數時脈訊號。參考時脈輸入端420用以接收參考時脈訊號。相位誤差輸出端440用以輸出相位誤差訊號。頻率誤差輸出端450用以輸出頻率誤差訊號。
如第4圖所示，資料型正反器460具有資料輸入端461、資料時脈端462以及資料輸出端463，資料輸入端461耦接於參考時脈輸入端 420，資料時脈端462耦接於計數時脈輸入端410，且資料輸出端463耦接於頻率誤差輸出端450，其中資料型正反器460以資料時脈端462接收之計數時脈訊號所發生之第一邊緣或第二邊緣，栓鎖(latch)資料輸入端461所接收之參考時脈訊號，並輸出於資料輸出端463。
如第4圖所示，頻率相位轉換器480耦接於資料輸出端463，並具有轉換輸出端481耦接於相位誤差輸出端440，其中頻率相位轉換器480對資料輸出端463輸出之訊號進行積分並輸出於轉換輸出端481，以形成相位誤差訊號。
其中，相位頻率偵測器模組400所應用之數位式鎖相迴路，係用於鎖定一計數時脈訊號之頻率及相位，且計數時脈訊號之暫態週期已經夠接近計數時脈訊號之穩態週期時，例如當計數時脈訊號之暫態週期與穩態週期之差值已小於計數時脈訊號之穩態週期之二分之一時。
舉例說明，當計數時脈訊號之正緣「超前」參考時脈訊號之正緣時，資料型正反器460利用參考時脈訊號之正緣栓鎖到數位訊號「0」，並以資料輸出端463輸出至頻率誤差輸出端450以及頻率相位轉換器480，頻率相位轉換器480接收到數位訊號「0」，即得知目前計數時脈訊號之正緣「超前」參考時脈訊號之正緣之狀況，並據以進行積分。而當計數時脈訊號之正緣「落後」參考時脈訊號之正緣時，資料型正反器460利用參考時脈訊號之正緣栓鎖到數位訊號「1」，並以資料輸出端463輸出至頻率誤差輸出端450以及頻率相位轉換器480，頻率相位轉換器480接收到數位訊號「1」，即得知目前計數時脈訊號之正緣「落後」參考時脈訊號之正緣之狀況，並據以進行積分。
第5圖為本發明所揭露之頻率相位轉換器500之方塊圖。頻率相位轉換器500可應用於本發明所揭露之任一實施例中。頻率相位轉換器500包括資料延遲單元510、第一加法器520以及第二加法器530。
如第5圖所示，資料延遲單元510具有延遲輸入端511以及延遲輸出端512，其中延遲輸入端511之訊號經過一定時間的延遲之後，再輸出於延遲輸出端512。
如第5圖所示，第一加法器520具有兩輸入端以及一輸出端，第一加法器的兩輸入端分別耦接於頻率相位轉換器輸入端540以及延 遲輸出端512，且第一加法器520的輸出端耦接於延遲輸入端511，其中第一加法器520係將第一加法器520之兩輸入端的訊號相加後，由第一加法器520之輸出端輸出。資料延遲單元510以及第一加法器520之電路形成一積分電路之功能。
如第5圖所示，第二加法器530具有兩輸入端以及一輸出端，第二加法器530的兩輸入端分別耦接於延遲輸出端512以及一預設常數值550，且第二加法器530的輸出端耦接於相位誤差輸出端560，其中第二加法器530係將第二加法器530之兩輸入端的訊號相加後，由第二加法器530之輸出端輸出。第二加法器530之功能，係在頻率相位轉換器500所應用的數位式鎖相迴路處於穩態時，在參考時脈訊號以及計數時脈訊號之間加上一個由預設常數值550所定義的相位的差，以提高相位鎖定的穩定性以及精確性。理想的預設常數值550之大小係等效於計數時脈訊號之四分之一週期。
第6圖為本發明所揭露之第四實施例之數位式鎖相迴路600之方塊圖。數位式鎖相迴路600包括鎖相輸入端610、相位頻率偵測器模組620、數位低通濾波模組630、數位控制振盪器640以及時脈域分配模組650。
如第6圖所示，鎖相輸入端610用以接收參考時脈訊號。相位頻率偵測器模組620具有第一時脈輸入端621、參考時脈輸入端622、相位誤差輸出端623以及頻率誤差輸出端624，參考時脈輸入端622耦接於鎖相輸入端610，其中相位頻率偵測器模組620係偵測第一時脈輸入端621以及參考時脈輸入端622之間的一頻率差以及一相位差，並分別以頻率誤差輸出端624以及相位誤差輸出端623輸出所述之頻率差以及相位差，且相位頻率偵測器模組620之數位運算係利用第一時脈輸入端621所接收之時脈訊號進行。
如第6圖所示，數位低通濾波模組630具有相位誤差輸入端631、頻率誤差輸入端632、第二時脈輸入端633以及濾波輸出端634，其中數位低通濾波模組630係對相位誤差輸入端631以及頻率誤差輸入端632之訊號進行低通濾波的運算，並將運算的結果以濾波輸出端634輸出，且數位低通濾波模組630之數位運算係利用第二時脈輸入端633所接收之時脈訊號進行。
如第6圖所示，數位控制振盪器640具有控制輸入端641、振盪輸出端642以及第三時脈輸入端643。控制輸入端641耦接於濾波輸出端634，其中數位控制振盪器640根據控制輸入端641之訊號決定振盪輸出端642之輸出時脈訊號之頻率值，且數位控制振盪器640之數位運算係利用第三時脈輸入端643所接收之時脈訊號進行。
其中，第一時脈輸入端621、第二時脈輸入端633以及第三時脈輸入端643分別耦接於振盪輸出端642。例如第6圖所示，時脈域分配模組650具有時脈分配輸入端651、第一時脈輸出端652、第二時脈輸出端653以及第三時脈輸出端654。時脈分配輸入端651耦接於振盪輸出端642，第一時脈輸出端652、第二時脈輸出端653以及第三時脈輸出端654則分別耦接於第一時脈輸入端621、第二時脈輸入端633以及第三時脈輸入端643。其中時脈域分配模組650係將時脈分配輸入端651之訊號以三個除數進行整數除頻後，分別以第一時脈輸出端652、第二時脈輸出端653以及第三時脈輸出端654輸出。
由前段說明可知，第一時脈輸出端652、第二時脈輸出端653以及第三時脈輸出端654可以是直接耦接於振盪輸出端642並具有相同之時脈頻率，或者第一時脈輸出端652、第二時脈輸出端653以及第三時脈輸出端654也可以分別根據相位頻率偵測器模組620、數位低通濾波模組630以及數位控制振盪器640之電路特性，決定個別的時脈頻率。例如當數位式鎖相迴路600之輸出訊號與輸入訊號之間的頻率倍數較大，亦即振盪輸出端642之訊號頻率與參考時脈訊號之頻率之比值較大時，相位頻率偵測器模組620在操作上的更新速度與數位控制振盪器640相比較低，因此相位頻率偵測器模組620可以較低之時脈頻率進行操作，亦即第一時脈輸出端652之訊號頻率可以較低，而可以在不犧牲電路表現的前提下，進一步獲得省電並且減少高頻干擾的好處。
進一步說明，數位式鎖相迴路600可以利用相位誤差輸出端623以及相位誤差輸入端631的連接所形成的迴路，針對相位差的訊號進行處理，而形成一鎖相迴路的架構；數位式鎖相迴路600亦可以利用頻率誤差輸出端624以及頻率誤差輸入端632的連接所形成的迴路，針對頻率差的訊號進行處理，而形成一鎖頻迴路的架構。此外，數位式鎖相迴路600 亦可支援多模式的操作，例如自由運行模式，亦即在相位或頻率鎖定後，利用鎖定的值決定數位控制振盪器640的數位輸入值，並將其他的單元例如相位頻率偵測器模組620、數位低通濾波模組630以及時脈域分配模組650加以關閉，以節省耗電量；快速鎖定模式，亦即當進行鎖相的操作時，在電路啟始先以一階(first-ordered)的鎖頻迴路進行鎖定頻率，以得到較快的反應速度，然後再開啟二階(second-ordered)鎖相迴路的部分，進一步鎖定相位；以及快速回復模式，亦即利用前一次鎖定的結果，來作為再次進行鎖相或是鎖頻操作的起始點。
除此之外，當第一時脈輸入端621之訊號之暫態週期已經夠接近第一時脈輸入端621之訊號之穩態週期時，例如當第一時脈輸入端621之訊號之暫態週期與穩態週期之差值已小於第一時脈輸入端621之訊號之穩態週期之二分之一時，相位頻率偵測器模組620的架構可以是本發明所揭露之第二實施例之相位頻率偵測器模組200或是本發明所揭露之第三實施例之相位頻率偵測器模組400，其中第一時脈輸入端621即對應於計數時脈輸入端210、410。
第7圖為本發明所揭露之第五實施例之數位式鎖相迴路700之方塊圖。數位式鎖相迴路700包括鎖相輸入端710、相位頻率偵測器模組720、數位低通濾波模組730、數位控制振盪器740、時脈域分配模組750以及計數設定值調變器760。
如第7圖所示，鎖相輸入端710用以接收參考時脈訊號。相位頻率偵測器模組720具有第一時脈輸入端721、參考時脈輸入端722、相位誤差輸出端723、頻率誤差輸出端724以及計數控制端725。參考時脈輸入端722耦接於鎖相輸入端710。其中相位頻率偵測器模組720係偵測第一時脈輸入端721以及參考時脈輸入端722之間的一頻率差以及一相位差，並分別以頻率誤差輸出端724以及相位誤差輸出端723輸出所述之頻率差以及相位差，相位頻率偵測器模組720之數位運算係利用第一時脈輸入端721所接收之時脈訊號進行，且計數控制端725係為相位頻率偵測器模組720之一輸入端，用以接收計數設定值，計數設定值係為一整數，並定義第一時脈輸入端721之時脈訊號暫態頻率與參考時脈訊號之暫態頻率之倍數值。相位頻率偵測器模組720的架構可以是本發明所揭露之第一實施例之 相位頻率偵測器模組100，其中第一時脈輸入端721即對應於計數時脈輸入端110。
如第7圖所示，其中數位低通濾波模組730、數位控制振盪器740、時脈域分配模組750的設計與操作方式，可以參考如第6圖所揭露之第四實施例之數位低通濾波模組730、數位控制振盪器740以及時脈域分配模組750，且第7圖中之相位誤差輸入端731、頻率誤差輸入端732、第二時脈輸入端733以及濾波輸出端734、控制輸入端741、振盪輸出端742以及第三時脈輸入端743、時脈分配輸入端751、第一時脈輸出端752、第二時脈輸出端753以及第三時脈輸出端754係分別對應於第6圖中之相位誤差輸入端631、頻率誤差輸入端632、第二時脈輸入端633以及濾波輸出端634、控制輸入端641、振盪輸出端642以及第三時脈輸入端643、時脈分配輸入端651、第一時脈輸出端652、第二時脈輸出端653以及第三時脈輸出端654。
如第7圖所示，計數設定值調變器760具有計數輸入端761以及計數輸出端762。計數輸出端762耦接於計數控制端725，其中計數設定值調變器760將計數輸入端761輸入之有理數值資料調變為一動態之整數值資料，並以計數輸出端762輸出。
進一步說明，與數位式鎖相迴路600相比，藉由加入計數設定值調變器760，數位式鎖相迴路700可以實現分數式鎖相迴路的功能。此乃由於計數設定值調變器760可以基於所欲設定之第一時脈輸入端721之時脈訊號穩態頻率與參考時脈訊號之穩態頻率之有理數倍數值，輸出一組以整數值組成之動態資料，用以輸入計數控制端725，以作為相位頻率偵測器模組720之控制訊號。因此，計數設定值調變器760可以是三角積分調變器，但並不以此為限，本領域具有通常知識者應可根據設計上的規格與應用，輕易得知適合於計數設定值調變器760的實現方式。此外，計數設定值調變器760所輸入的有理數值資料，可以是一個動態的資料，例如是一個具有展頻(spread-spectrum)特性的動態資料輸入，使數位式鎖相迴路700所產生之時脈訊號具有展頻的特性，以獲致較好的電磁相容(electro-magnetic compliance，EMC)結果。
綜上所述，數位式鎖相迴路700可以利用相位誤差輸出端 723以及相位誤差輸入端731的連接所形成的迴路，針對相位差的訊號進行處理，而形成一鎖相迴路的架構；數位式鎖相迴路700亦可以利用頻率誤差輸出端724以及頻率誤差輸入端732的連接所形成的迴路，針對頻率差的訊號進行處理，而形成一鎖頻迴路的架構；或者再利用計數設定值調變器760對於相位頻率偵測器模組720的動態控制，實現分數式鎖相迴路的功能。此外，數位式鎖相迴路700亦可支援多模式的操作，例如自由運行模式、快速鎖定模式以及快速回復模式。
第8圖為本發明所揭露之數位低通濾波模組800之實施例之方塊圖。數位低通濾波模組800包括誤差值組合單元810、增益器820、積分器830以及加法器840。
如第8圖所示，誤差值組合單元810具有相位誤差輸入端811、頻率誤差輸入端812、倍數輸出端813以及積分輸出端814，相位誤差輸入端811用以接收相位誤差訊號，頻率誤差輸入端812用以接收頻率誤差訊號。其中誤差值組合單元810選擇性地將相位誤差輸入端811耦接或不耦接至倍數輸出端813，誤差值組合單元810亦選擇性地將頻率誤差輸入端812耦接或不耦接至倍數輸出端813，誤差值組合單元810選擇性地將相位誤差輸入端811耦接或不耦接至積分輸出端814，誤差值組合單元810亦選擇性地將頻率誤差輸入端812耦接或不耦接至積分輸出端814。
如第8圖所示，增益器820具有輸入端以及輸出端，增益器820之輸入端耦接至增益輸出端813，其中增益器820將其輸入端之訊號乘以一增益值之後，將結果以其輸出端輸出。積分器830具有輸入端以及輸出端，積分器830之輸入端耦接該積分輸出端814，其中積分器830將其輸入端之訊號進行積分，並將積分結果以其輸出端輸出。加法器840具有兩輸入端以及一輸出端，加法器840的兩輸入端分別耦接於增益器820之輸出端以及積分器830之輸出端，且加法器840的輸出端耦接於濾波輸出端850，其中加法器840係將加法器840之兩輸入端的訊號相加後，由加法器840之輸出端輸出。
第9A圖為本發明所揭露之數位低通濾波模組800之一實施態樣之訊號流程圖901。訊號流程911的部分係對應於誤差值組合單元810之訊號流程，增益級920係對應於增益器820，積分級930對應於積分器930， 而加法級940則對應於加法器840。由圖可知訊號流程911代表了誤差值組合單元810撰擇性地將相位誤差訊號同時耦接於倍數輸出端813以及積分輸出端814，再各自經由增益級920之增益放大以及積分級930的積分處理後，相加並於濾波輸出端850輸出，而數位低通濾波模組800則是不對頻率誤差訊號進行處理。訊號流程圖901的連接方式使得數位低通濾波模組800所應用之數位式鎖相迴路進行一個鎖相的動作，此時迴路為一二階迴路。
第9B圖為本發明所揭露之數位低通濾波模組800之另一實施態樣之訊號流程圖902。訊號流程912的部分係對應於誤差值組合單元810之訊號流程。由圖可知訊號流程912代表了誤差值組合單元810撰擇性地將頻率誤差訊號耦接於積分輸出端814，再經由積分級930的積分處理後，於濾波輸出端850輸出，而數位低通濾波模組800則是不對相位誤差訊號進行處理。訊號流程圖902的連接方式使得數位低通濾波模組800所應用之數位式鎖相迴路進行一個鎖頻的動作，此時迴路為一一階迴路。
第9C圖為本發明所揭露之數位低通濾波模組800之又一實施態樣之訊號流程圖903。訊號流程913的部分係對應於誤差值組合單元810之訊號流程。由圖可知訊號流程913代表了誤差值組合單元810撰擇性地將頻率誤差訊號以及相位誤差訊號分別耦接於倍數輸出端813以及積分輸出端814，再各自經由增益級920之增益放大以及積分級930的積分處理後，相加並於濾波輸出端850輸出。訊號流程圖903的連接方式使得數位低通濾波模組800所應用之數位式鎖相迴路進行一個鎖相的動作，然而訊號流程圖903之等效轉移函數(transfer function)係不等於訊號流程圖901之等效轉移函數，因而兩者所應用之數位式鎖相迴路將具有不同的特性，例如迴路反應速度以及對於雜訊的濾除能力等等。使用者可根據使用狀況的不同而加以控制，因而具有很大的彈性。
又例如進行鎖頻之操作時，在鎖相迴路的初始狀態下，數位低通濾波模組800可選擇如第9B圖所示之等效之連接方式，先進行較快速的鎖頻動作，而在頻率大致鎖定之後，數位低通濾波模組800則可選擇如第9A圖所示之等效之連接方式，以進行精確的鎖相。以上的模式切換可以使本發明所揭露之鎖相迴路同時獲得快速的起始所需時間以及高精確度的鎖相結果。
本發明的功效在於，本發明所揭露之數位式鎖相迴路藉由架構上的創新，在避免使用諸如時間-數位轉換器以及多模分頻器等等較為複雜的電路之餘，能以較為簡單之同一電路結構實現鎖相迴路、鎖頻迴路以及分數式鎖相迴路的架構，同時又能進行多模式的操作，例如自由運行模式、快速鎖定模式以及快速回復模式等等操作。
雖然本發明之實施例揭露如上所述，然並非用以限定本發明，任何熟習相關技藝者，在不脫離本發明之精神和範圍內，舉凡依本發明申請範圍所述之形狀、構造、特徵及數量當可做些許之變更，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100‧‧‧相位頻率偵測器模組
110‧‧‧計數時脈輸入端
120‧‧‧參考時脈輸入端
130‧‧‧計數控制端
140‧‧‧相位誤差輸出端
150‧‧‧頻率誤差輸出端
160‧‧‧邊緣偵測器
161‧‧‧偵測輸入端
163‧‧‧偵測時脈端
162‧‧‧偵測輸出端
170‧‧‧計數器
171‧‧‧計數輸出端
180‧‧‧頻率相位轉換器
181‧‧‧轉換輸出端

Claims (17)

  1. 一種相位頻率偵測器模組，應用於一數位式鎖相迴路，該相位頻率偵測器模組包含：一計數時脈輸入端，用以接收一計數時脈訊號；一參考時脈輸入端，用以接收一參考時脈訊號；一計數控制端，用以接收一計數設定值；一相位誤差輸出端，用以輸出一相位誤差訊號；一頻率誤差輸出端，用以輸出一頻率誤差訊號；一邊緣偵測器，具有一偵測輸入端、一偵測時脈端以及一偵測輸出端，該偵測輸入端耦接於該參考時脈輸入端並接收該參考時脈訊號，該偵測時脈端耦接於該計數時脈輸入端並接收該計數時脈訊號，其中當該計數時脈訊號發生第一邊緣或第二邊緣時，該邊緣偵測器偵測該參考時脈輸入端之訊號是否已發生第一邊緣，並於偵測到該參考時脈輸入端之訊號已發生第一邊緣時，該偵測輸出端輸出一邊緣偵測訊號，否則輸出一邊緣未偵測訊號；一計數器，耦接於該偵測輸出端、該計數時脈輸入端以及該計數控制端，並具有一計數輸出端耦接於該頻率誤差輸出端，其中當該偵測輸出端輸出一邊緣偵測訊號，該計數輸出端輸出一計數結果係為該頻率誤差訊號，該計數器回復初始狀態，同時將該計數設定值載入該計數器，而當該偵測輸出端輸出一邊緣未偵測訊號，該計數器則利用該計數時脈訊號之第一邊緣或第二邊緣持續進行計數；以及 一頻率相位轉換器，耦接於該計數輸出端以接收該計數結果，並具有一轉換輸出端耦接於該相位誤差輸出端，其中該頻率相位轉換器對該計數結果進行積分並輸出於該轉換輸出端，以形成該相位誤差訊號。
  2. 如請求項第1項所述之相位頻率偵測器模組，其中該計數器係為一下行計數器，該計數器載入之該計數設定值係為計數初始值，該下行計數器之下行計數結果即為該計數結果。
  3. 如請求項第1項所述之相位頻率偵測器模組，其中該計數器係為一上行計數器，該計數器載入之該計數設定值與該上行計數器之上行計數值之差值，形成該計數結果。
  4. 一種相位頻率偵測器模組，應用於一數位式鎖相迴路，該相位頻率偵測器模組包含：一計數時脈輸入端，用以接收一計數時脈訊號；一參考時脈輸入端，用以接收一參考時脈訊號；一相位誤差輸出端，用以輸出一相位誤差訊號；一頻率誤差輸出端，用以輸出一頻率誤差訊號；一相位時脈產生器，耦接於該計數時脈輸入端以接收該計數時脈訊號，並用以產生複數個相位時脈訊號；該複數個相位時脈訊號具有與該計數時脈訊號相同之時脈大小，且該複數個相位時脈訊號之複數個初始相位係平均分佈於該計數時脈訊號的二分之一個週期當中；一邊緣相位偵測器，耦接於該參考時脈輸入端以及該頻率誤差輸出端，該邊緣相位偵測器亦接收該複數個相位 時脈訊號，其中該複數個相位時脈訊號用以定義複數個相位區間，該邊緣相位偵測器係接收該參考時脈訊號，並判斷該參考時脈訊號之相鄰之二個第一邊緣分別發生於該複數個相位區間之其中之一或其中之二，若相鄰之二個第一邊緣分別發生於不同之相位區間，則該二個不同之相位區間之距離定義為一相位差，該頻率誤差輸出端所輸出之該頻率誤差訊號相關於該相位差；以及一頻率相位轉換器，耦接於該頻率誤差輸出端以接收該頻率誤差訊號，並具有一轉換輸出端耦接於該相位誤差輸出端，其中該頻率相位轉換器對該頻率誤差訊號進行積分並輸出於該轉換輸出端，以形成該相位誤差訊號。
  5. 如請求項第1至4項中任一項所述之相位頻率偵測器模組，其中該頻率相位轉換器更包含：一資料延遲單元，具有一延遲輸入端以及一延遲輸出端，其中該延遲輸入端之訊號經過一定時間的延遲之後，再輸出於該延遲輸出端；一第一加法器，具有兩輸入端以及一輸出端，該第一加法器的兩輸入端分別耦接於該頻率誤差輸出端以及該延遲輸出端，且該第一加法器的輸出端耦接於該延遲輸入端，其中該第一加法器係將該第一加法器之兩輸入端的訊號相加後，由該第一加法器之輸出端輸出；以及一第二加法器，具有兩輸入端以及一輸出端，該第二加法器的兩輸入端分別耦接於該延遲輸出端以及一預設常數值，且該第二加法器的輸出端耦接於該相位誤差輸出 端，其中該第二加法器係將該第二加法器之兩輸入端的訊號相加後，由該第二加法器之輸出端輸出。
  6. 如請求項第5項所述之相位頻率偵測器模組，其中該預設常數值係等效該計數時脈訊號之四分之一週期。
  7. 一種數位式鎖相迴路，包含：一鎖相輸入端，用以接收一參考時脈訊號；一相位頻率偵測器模組，具有一第一時脈輸入端、一參考時脈輸入端、一相位誤差輸出端以及一頻率誤差輸出端，該參考時脈輸入端耦接於該鎖相輸入端，其中該相位頻率偵測器模組係偵測該第一時脈輸入端以及該參考時脈輸入端之間的一頻率差以及一相位差，並分別以該頻率誤差輸出端以及該相位誤差輸出端輸出該頻率差以及該相位差，且該相位頻率偵測器模組之數位運算係利用該第一時脈輸入端所接收之時脈訊號進行；一數位低通濾波模組，具有一相位誤差輸入端、一頻率誤差輸入端、一第二時脈輸入端以及一濾波輸出端，其中該數位低通濾波模組係對該相位誤差輸入端以及該頻率誤差輸入端之訊號進行低通濾波的運算，並將運算的結果以該濾波輸出端輸出，且該數位低通濾波模組之數位運算係利用該第二時脈輸入端所接收之時脈訊號進行；以及一數位控制振盪器，具有一控制輸入端、一振盪輸出端以及一第三時脈輸入端，該控制輸入端耦接於該濾波輸出端，其中該數位控制振盪器根據該控制輸入端之訊號決定該振盪輸出端之一輸出時脈訊號之頻率值，且該數位控 制振盪器之數位運算係利用該第三時脈輸入端所接收之時脈訊號進行；其中，該第一時脈輸入端、該第二時脈輸入端以及該第三時脈輸入端分別耦接於該振盪輸出端。
  8. 如請求項第7項所述之數位式鎖相迴路，其中更包含一時脈域分配模組，具有一時脈分配輸入端、一第一時脈輸出端、一第二時脈輸出端以及一第三時脈輸出端，該時脈分配輸入端耦接於該振盪輸出端，該第一時脈輸出端、該第二時脈輸出端以及該第三時脈輸出端則分別耦接於該第一時脈輸入端、該第二時脈輸入端以及該第三時脈輸入端，其中該時脈域分配模組係將該時脈分配輸入端之訊號以三個除數進行整數除頻後，分別以該第一時脈輸出端、該第二時脈輸出端以及該第三時脈輸出端輸出。
  9. 如請求項第7項所述之數位式鎖相迴路，其中該數位低通濾波模組更包含：一誤差值組合單元，耦接於該相位誤差輸出端以及該頻率誤差輸出端，並具有一倍數輸出端以及一積分輸出端，其中該誤差值組合單元選擇性地將該相位誤差輸出端耦接或不耦接至該倍數輸出端，該誤差值組合單元選擇性地將該頻率誤差輸出端耦接或不耦接至該倍數輸出端，該誤差值組合單元選擇性地將該相位誤差輸出端耦接或不耦接至該積分輸出端，且該誤差值組合單元選擇性地將該頻率誤差輸出端耦接或不耦接至該積分輸出端； 一增益器，具有輸入端以及輸出端，該增益器之輸入端耦接至該增益輸出端，其中該增益器將其輸入端之訊號乘以一增益值之後，將結果以其輸出端輸出；以及一積分器，具有輸入端以及輸出端，該積分器之輸入端耦接至該積分輸出端，其中該積分器將其輸入端之訊號進行積分，並將積分結果以其輸出端輸出；以及一加法器，具有兩輸入端以及一輸出端，該加法器的兩輸入端分別耦接於該增益器之輸出端以及該積分器之輸出端，且該加法器的輸出端耦接於該濾波輸出端，其中該加法器係將該加法器之兩輸入端的訊號相加後，由該加法器之輸出端輸出。
  10. 如請求項第7項所述之數位式鎖相迴路，其中更包含：一計數控制端，係為該相位頻率偵測器模組之一輸入端，用以接收一計數設定值，該計數設定值係為一整數，並定義該第一時脈輸入端之時脈訊號暫態頻率與該參考時脈訊號之暫態頻率之一倍數值；以及一計數設定值調變器，具有一計數輸入端以及一計數輸出端，該計數輸出端耦接於該計數控制端，其中該計數設定值調變器將該計數輸入端輸入之一有理數值資料調變為一動態之整數值資料，並以該計數輸出端輸出。
  11. 如請求項第10項所述之數位式鎖相迴路，其中該計數設定值調變器係為一三角積分調變器。
  12. 如請求項第10項所述之數位式鎖相迴路，其中該有理數值資料係為一具有展頻特性的動態資料。
  13. 如請求項第7至9項中任一項所述之數位式鎖相迴路，其中該相位頻率偵測器模組更包含：一計數控制端，用以接收一計數設定值；一邊緣偵測器，具有一偵測輸入端、一偵測時脈端以及一偵測輸出端，該偵測時脈端耦接於該第一時脈輸入端其中當該第一時脈輸入端之訊號發生第一邊緣或第二邊緣時，該邊緣偵測器偵測該參考時脈輸入端之訊號是否已發生第一邊緣，並於偵測到該參考時脈輸入端之訊號已發生第一邊緣時，該偵測輸出端輸出一邊緣偵測訊號，否則輸出一邊緣未偵測訊號；一計數器，耦接於該偵測輸出端、該第一時脈輸入端以及該計數控制端，並具有一計數輸出端耦接於該頻率誤差輸出端，其中當該偵測輸出端輸出一邊緣偵測訊號，該計數輸出端輸出一計數結果係為該頻率誤差訊號，該計數器回復初始狀態，同時將該計數設定值載入該計數器，而當該偵測輸出端輸出一邊緣未偵測訊號，該計數器則利用該第一時脈輸入端之訊號之第一邊緣或第二邊緣持續進行計數；以及一頻率相位轉換器，耦接於該計數輸出端以接收該計數結果，並具有一轉換輸出端耦接於該相位誤差輸出端，其中該頻率相位轉換器對該計數結果進行積分並輸出於該轉換輸出端，以形成該相位誤差訊號。
  14. 如請求項第13項所述之數位式鎖相迴路，其中該計數器係為一下行計數器，該計數器載入之該計數設定值係 為計數初始值，該下行計數器之下行計數結果即為該計數結果。
  15. 如請求項第10、11或12項所述之數位式鎖相迴路，其中該相位頻率偵測器模組更包含：一邊緣偵測器，具有一偵測輸入端、一偵測時脈端以及一偵測輸出端，該偵測時脈端耦接於該第一時脈輸入端其中當該第一時脈輸入端之訊號發生第一邊緣或第二邊緣時，該邊緣偵測器偵測該參考時脈輸入端之訊號是否已發生第一邊緣，並於偵測到該參考時脈輸入端之訊號已發生第一邊緣時，該偵測輸出端輸出一邊緣偵測訊號，否則輸出一邊緣未偵測訊號；一計數器，耦接於該偵測輸出端、該第一時脈輸入端以及該計數控制端，並具有一計數輸出端耦接於該頻率誤差輸出端，其中當該偵測輸出端輸出一邊緣偵測訊號，該計數輸出端輸出一計數結果係為該頻率誤差訊號，該計數器回復初始狀態，同時將該計數設定值載入該計數器，而當該偵測輸出端輸出一邊緣未偵測訊號，該計數器則利用該第一時脈輸入端之訊號之第一邊緣或第二邊緣持續進行計數；以及一頻率相位轉換器，耦接於該計數輸出端以接收該計數結果，並具有一轉換輸出端耦接於該相位誤差輸出端，其中該頻率相位轉換器對該計數結果進行積分並輸出於該轉換輸出端，以形成該相位誤差訊號。
  16. 如請求項第15項所述之數位式鎖相迴路，其中該計數器係為一下行計數器，該計數器載入之該計數設定值係為計數初始值，該下行計數器之下行計數結果即為該計數結果。
  17. 如請求項第7至9項中任一項所述之數位式鎖相迴路，其中該相位頻率偵測器模組更包含：一相位時脈產生器，耦接於該第一時脈輸入端，並用以產生複數個相位時脈訊號；該複數個相位時脈訊號具有與該第一時脈輸入端之訊號相同之時脈大小，且該複數個相位時脈訊號之複數個初始相位係平均分佈於該第一時脈輸入端之訊號的二分之一個週期當中；一邊緣相位偵測器，耦接於該參考時脈輸入端以及該頻率誤差輸出端，該邊緣相位偵測器亦接收該複數個相位時脈訊號，其中該複數個相位時脈訊號用以定義複數個相位區間，該邊緣相位偵測器係接收該參考時脈訊號，並判斷該參考時脈訊號之相鄰之二個第一邊緣分別發生於該複數個相位區間之其中之一，若相鄰之二個第一邊緣分別發生於不同之相位區間，則該二個不同之相位區間之距離定義為一相位差，該頻率誤差輸出端所輸出之該頻率誤差訊號相關於該相位差；以及一頻率相位轉換器，耦接於該頻率誤差輸出端以接收該頻率誤差訊號，並具有一轉換輸出端耦接於該相位誤差輸出端，其中該頻率相位轉換器對該頻率誤差訊號進行積分並輸出於該轉換輸出端，以形成該相位誤差訊號。
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