TWI743791B - 多晶片系統、晶片與時脈同步方法 - Google Patents

多晶片系統、晶片與時脈同步方法 Download PDF

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Abstract

多晶片系統包含第一晶片與第二晶片。第一晶片用以根據來自第一振盪器的第一時脈訊號產生第一符碼時脈訊號。第二晶片用以根據來自第二振盪器的第二時脈訊號產生第二符碼時脈訊號，並偵測第二符碼時脈訊號與第一符碼時脈訊號之間的差異以產生誤差訊號，並根據誤差訊號同步第一符碼時脈訊號與第二符碼時脈訊號。

Description

多晶片系統、晶片與時脈同步方法
本案是關於多晶片系統，尤其是關於多晶片系統中的從屬晶片與時脈同步方法。
在多晶片系統中，多個晶片之間的時脈需彼此同步以確保可正確接收資料與/或指令。在目前的技術中，多個晶片是共享同一振盪器產生的時脈訊號。然而，隨著多晶片系統中的晶片個數增加，電路佈線設計的困難度也會增加而導致不易實現。
於一些實施例中，多晶片系統包含第一晶片與第二晶片。第一晶片用以根據來自第一振盪器的第一時脈訊號產生第一符碼(symbol)時脈訊號。第二晶片用以根據來自第二振盪器的第二時脈訊號產生第二符碼時脈訊號，並偵測第二符碼時脈訊號與第一符碼時脈訊號之間的差異以產生誤差訊號，並根據誤差訊號同步第一符碼時脈訊號與第二符碼時脈訊號。
於一些實施例中，晶片包含同步電路系統、取樣時脈產生電路以及符碼時脈產生電路。同步電路系統用以偵測第一符碼時脈訊號與第二符碼時脈訊號之間的差異以產生誤差訊號，其中第一符碼時脈訊號是經由主晶片根據第一振盪器的第一時脈訊號所產生。取樣時脈產生電路用以根據來自第二振盪器的第二時脈訊號與誤差訊號產生取樣時脈訊號。符碼時脈產生電路用以根據取樣時脈訊號產生同步於第一符碼時脈訊號的第二符碼時脈訊號。
於一些實施例中，時脈同步方法包含下列操作：自主晶片接收第一符碼時脈訊號，其中主晶片用以根據來自第一振盪器的第一時脈訊號產生該第一符碼時脈訊號；根據來自第二振盪器的第二時脈訊號產生第二符碼時脈訊號；以及偵測第二符碼時脈訊號與第一符碼時脈訊號之間的差異以產生誤差訊號，以根據誤差訊號調整第二符碼時脈訊號以使第二符碼時脈訊號同步於第一符碼時脈訊號。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100:多晶片系統
101,103:振盪器
110,120:晶片
112,122:鎖相迴路電路
114,124:取樣時脈產生電路
116,126:符碼時脈產生電路
128:同步電路系統
CLK1,CLK2:時脈訊號
f1,f2:頻率
Serr:誤差訊號
Ssy1,Ssy2:系統時脈訊號
Ssa1,Ssa2:取樣時脈訊號
Ssb1,Ssb2:符碼時脈訊號
202:相位偵測器電路
204:迴路濾波器電路
Scnt:計數值
P1~P2:正緣
1~5,-1~-5:計數值
400:時脈同步方法
S410,S420,S430:操作
〔圖1〕為根據本案一些實施例繪製的一種多晶片系統的示意圖；〔圖2〕為根據本案一些實施例繪製圖1的同步電路系統的示意圖；〔圖3A〕為根據本案一些實施例繪製圖2中的相關訊號之波形圖；〔圖3B〕為根據本案一些實施例繪製圖2中的相關訊號之波形圖；以及〔圖4〕為根據本案一些實施例繪製一種時脈同步方法的流程圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『約』或『大約』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』或『大約』所表示的誤差或範圍。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例繪製的一種多晶片系統100的示意圖。於一些實施例中，多晶片系統100可應用於(但不限於)數位儲存示波器(digital storage oscillator,DSO)或是設置於不同機房的通訊裝置。
多晶片系統100包含振盪器101、振盪器103、晶片110以及晶片120。振盪器101與振盪器103為兩個不同的振盪器，其分別產生時脈訊號CLK1以及時脈訊號CLK2。於一些實施例中，振盪器101與振盪器103可為(但不限於)石英振盪器。於此例中，晶片110操作為一主(master)晶片，且晶片120操作為一從屬(slave)晶片。為確保能夠正確地交換資料與/或指令，晶片120的時脈訊號(例如為符碼(symbol)時脈訊號Ssb2)經設定以同步於晶片110的時脈訊號(例如為符碼時脈訊號Ssb1)。晶片110耦接至振盪器101以接收時脈訊號CLK1，並根據時脈訊號CLK1產生符碼時脈訊號Ssb1。晶片120耦接至晶片110與振盪器103，以分別接收符碼時脈訊號Ssb1以及時脈訊號CLK2。晶片120根據時脈訊號CLK2產生符碼時脈訊號Ssb2，並偵測符碼時脈訊號Ssb2與符碼時脈訊號Ssb1之間的差異以產生誤差訊號Serr，以根據誤差訊號Serr調整符碼時脈訊號Ssb2。如此一來，符碼時脈訊號Ssb2可與符碼時脈訊號Ssb1保持同步。
以下段落將說明晶片110與/或晶片120的多個實施例，但本案並不以下列實施例為限。
如圖1所示，晶片110包含鎖相迴路電路112、取樣時脈產生電路114以及符碼時脈產生電路116。鎖相迴路電路112根據時脈訊號CLK1產生系統時脈訊號Ssy1。於一些實施例中，鎖相迴路電路112是基於負回授機制(未示出)的控制以將系統時脈訊號Ssy1與時脈訊號CLK1保持同步。於一些實施例中，鎖相迴路電路112可包含(但不限於)相位偵測器電路(未示出)、低通濾波器電路(未示出)、壓控振盪器電路(未示出)與/或除頻器電路(未示出)，其中上述該些電路可設置為前述的負回授機制。
取樣時脈產生電路114耦接至鎖相迴路電路112以接收系統時脈訊號Ssy1。取樣時脈產生電路114根據系統時脈訊號Ssy1產生取樣時脈訊號Ssa1。於一些實施例中，取樣時脈產生電路114可包含(但不限於)延遲電路(未示出)、多工器電路(未示出)與/或相位內插器電路(未示出)。延遲電路可延遲系統時脈訊號Ssy1以產生具有不同相位的多個時脈訊號。多工器電路可選擇該些多個時脈訊號中的至少二者以產生多個輸出訊號，並提供這些輸出訊號至相位內插器電路。相位內插器電路可基於多個輸出訊號產生取樣時脈訊號Ssa1。上述關於取樣時脈產生電路114的設置方式用於示例，但本案並不以此為限。於另一些實施例中，取樣時脈產生電路114可為全數位式鎖相迴路。
符碼時脈產生電路116耦接至取樣時脈產生電路114以接收取樣時脈訊號Ssa1。符碼時脈產生電路116根據取樣時脈訊號Ssa1產生符碼時脈訊號Ssb1。於一些實施例中，取樣時脈訊號Ssa1用以設定多個資料取樣之間的時間間隔(亦即設定資料取樣率)，且符碼時脈訊號Ssb1用以設定晶片110處理一筆資料的期間。於一些實施例中，取樣時脈訊號Ssa1之頻率高於符碼時脈訊號Ssb1之頻率。於一些實施例中，符碼時脈產生電路116可由(但不限於)除頻電路實施。
晶片120包含鎖相迴路電路122、取樣時脈產生電路124、符碼時脈產生電路126以及同步電路系統128。鎖相迴路電路122根據時脈訊號CLK2產生系統時脈訊號Ssy2。於一些實施例中，鎖相迴路電路122之設置方式類似於鎖相迴路電路112。於一些實施例中，鎖相迴路電路122不接收來自振盪器101的時脈訊號CLK1。
取樣時脈產生電路124耦接至鎖相迴路電路122以接收系統時脈訊號Ssy2。取樣時脈產生電路124根據系統時脈訊號Ssy2產生取樣時脈訊號Ssa2。於一些實施例中，取樣時脈產生電路124之設置方式類似於取樣時脈產生電路114。
符碼時脈產生電路126耦接至取樣時脈產生電路124以接收取樣時脈訊號Ssa2。符碼時脈產生電路126根據取樣時脈訊號Ssa2產生符碼時脈訊號Ssb2。於一些實施例中，取樣時脈訊號Ssa2用以設定多個資料取樣之間的時間間隔，且符碼時脈訊號Ssb2用以設定晶片120處理一筆資料的期間。於一些實施例中，取樣時脈訊號Ssa2用以取樣資料，且經取樣所還原之資料中一個符碼之期間相當於符碼時脈訊號Ssb2的一工作週期。於一些實施例中，如圖1所示，取樣時脈訊號Ssa2之頻率f1高於符碼時脈訊號Ssb2之頻率f2。於一些實施例中，取樣時脈訊號Ssa2之頻率f1可約為符碼時脈訊號Ssb2之頻率f2的64~8192倍。於一些實施例中，符碼時脈產生電路126可由(但不限於)除頻電路實施。
同步電路系統128耦接至晶片110以接收符碼時脈訊號Ssb1，並耦接至符碼時脈產生電路126以接收符碼時脈訊號Ssb2，並耦接至鎖相迴路電路122以接收系統時脈訊號Ssy2。同步電路系統128偵測符碼時脈訊號Ssb1以及符碼時脈訊號Ssb2之間的差異，以產生誤差訊號Serr。例如，同步電路系統128根據符碼時脈訊號Ssb1以及符碼時脈訊號Ssb2對系統時脈訊號Ssy2的至少一脈波進行計數，以產生誤差訊號Serr。例如，同步電路系統128根據符碼時脈訊號Ssb1以及符碼時脈訊號Ssb2中之一者(例如為具有領先相位的訊號)開始對該至少一脈波進行計數，並根據符碼時脈訊號Ssb1以及符碼時脈訊號Ssb2中之另一者停止對該 至少一脈波進行計數。同步電路系統128之部分實施例與操作將於後述內容參照圖2、圖3A與圖3B說明。
於一些實施例中，取樣時脈產生電路124更用以根據誤差訊號Serr調整取樣時脈訊號Ssa2。據此，符碼時脈產生電路126可根據調整後的取樣時脈訊號Ssa2更新符碼時脈訊號Ssb2。如此一來，符碼時脈訊號Ssb2可保持與符碼時脈訊號Ssb1同步。舉例來說，取樣時脈產生電路124可包含(但不限於)延遲電路(未示出)、多工器電路(未示出)與/或相位內插器電路(未示出)。延遲電路可延遲系統時脈訊號Ssy2以產生具有不同相位的多個時脈訊號。多工器電路可根據誤差訊號Serr選擇該些多個時脈訊號中至少二者以產生多個輸出訊號，並提供這些輸出訊號至相位內插器電路。相位內插器電路可基於多個輸出訊號產生取樣時脈訊號Ssa2。上述關於取樣時脈產生電路124的設置方式用於示例，但本案並不以此為限。
應當理解，圖1中所示出的晶片數量用於示例，且本案並不以此為限。於一或多個實施例中，多晶片系統100中的晶片數量可為2或更多個。
於一些相關技術中，多晶片系統中的各個晶片共用同一個振盪器，以達成時脈同步。於此些技術中，當晶片數量增加時，需在振盪器與晶片之間加入額外的緩衝器電路，以提升振盪器的驅動能力。然而，額外的緩衝器將對多晶片系統在電路板上的佈線設計造成困難，並會造成整體成本明顯增加。
相較於上述相關技術，於本案的一些實施例中，多個晶片(例如為晶片110與晶片120)是使用不同振盪器(例如為振盪器101與振盪器103)，且多個晶片中之一者(例如為操作為從屬晶片的晶片120)可根據多個 晶片中之另一者(例如為操作為主晶片的晶片110)產生之訊號進行時脈同步。如此一來，可減少緩衝器電路之數量並降低佈線設計的難度。
圖2為根據本案一些實施例繪製圖1的同步電路系統128的示意圖。同步電路系統128包含相位偵測器電路202以及迴路濾波器電路204。相位偵測器電路202根據符碼時脈訊號Ssb1以及符碼時脈訊號Ssb2對系統時脈訊號Ssy2的至少一脈波進行計數，以產生計數值Scnt。迴路濾波器電路204耦接至相位偵測器電路202以接收計數值Scnt。迴路濾波器電路204對計數值Scnt進行濾波以產生誤差訊號Serr。於一些實施例中，相位偵測器電路202可包含(但不限於)正反器電路(未示出)與/或計數器電路(未示出)，其相關操作將於後參照圖3A與圖3B說明。於一些實施例中，迴路濾波器電路204可為一低通濾波器電路。
圖3A為根據本案一些實施例繪製圖2中的相關訊號之波形圖。於此例中，符碼時脈訊號Ssb1之相位領先於符碼時脈訊號Ssb2之相位。如圖3A所示，符碼時脈訊號Ssb1之正緣P1早於符碼時脈訊號Ssb2之正緣P2。相位偵測器電路202根據符碼時脈訊號Ssb1之正緣P1觸發以開始對系統時脈訊號Ssy2的至少一脈波進行計數以產生計數值Scnt，並根據符碼時脈訊號Ssb2之正緣P2觸發以停止對系統時脈訊號Ssy2的至少一脈波進行計數。如此，相位偵測器電路202可偵測出符碼時脈訊號Ssb1與符碼時脈訊號Ssb2之間的差異相當於5個脈波，並輸出計數值Scnt為5。
圖3B為根據本案一些實施例繪製圖2中的相關訊號之波形圖。於此例中，符碼時脈訊號Ssb1之相位落後於符碼時脈訊號Ssb2之相位。如圖3B所示，符碼時脈訊號Ssb2之正緣P2早於符碼時脈訊號Ssb1之正緣P1。相位偵測器電 路202根據符碼時脈訊號Ssb2之正緣P2觸發以開始對系統時脈訊號Ssy2的至少一脈波進行計數以產生計數值Scnt，並根據符碼時脈訊號Ssb1之正緣P1觸發以停止對系統時脈訊號Ssy2的至少一脈波進行計數。如此，相位偵測器電路202可偵測出符碼時脈訊號Ssb1與符碼時脈訊號Ssb2之間的差異相當於5個脈波，並輸出計數值Scnt為-5(負值用於指示符碼時脈訊號Ssb1之相位落後於符碼時脈訊號Ssb2之相位)。
圖4為根據本案一些實施例繪製一種時脈同步方法400的流程圖。於一些實施例中，時脈同步方法400可由(但不限於)圖1的晶片120(操作為從屬晶片)執行。
於操作S410，自主晶片接收第一符碼時脈訊號，其中主晶片根據來自第一振盪器的第一時脈訊號產生第一符碼時脈訊號。於操作S420，根據來自第二振盪器的第二時脈訊號產生第二符碼時脈訊號。於操作S430，偵測第二符碼時脈訊號與第一符碼時脈訊號之間的差異以產生誤差訊號，以根據誤差訊號調整第二符碼時脈訊號以使第二符碼時脈訊號同步於第一符碼時脈訊號。
上述時脈同步方法400的多個操作之說明可參考前述多個實施例，故於此不再贅述。上述多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在時脈同步方法400下的各種操作當可適當地增加、替換、省略或以不同順序執行。或者，在時脈同步方法400下的一或多個操作可以是同時或部分同時執行。
綜上所述，藉由本案一些實施例中之多晶片系統、晶片與時脈同步方法，多個晶片可利用不同的振盪器進行時脈同步。如此一來，可以降低緩衝器電路的數量並降低佈線設計的難度。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:多晶片系統
101,103:振盪器
110,120:晶片
112,122:鎖相迴路電路
114,124:取樣時脈產生電路
116,126:符碼時脈產生電路
128:同步電路系統
CLK1,CLK2:時脈訊號
f1,f2:頻率
Serr:誤差訊號
Ssy1,Ssy2:系統時脈訊號
Ssa1,Ssa2:取樣時脈訊號
Ssb1,Ssb2:符碼時脈訊號

Claims (10)

  1. 一種多晶片系統，包含：一第一晶片，用以根據來自一第一振盪器的一第一時脈訊號產生一第一符碼(symbol)時脈訊號；以及一第二晶片，用以根據來自一第二振盪器的一第二時脈訊號產生一第二符碼時脈訊號與一系統時脈訊號，並根據該第一符碼時脈訊號與該第二符碼時脈訊號中之一者對該系統時脈訊號中之至少一脈波開始計數，並根據該第一符碼時脈訊號與該第二符碼時脈訊號中之另一者對至少一脈波停止計數以產生一誤差訊號，並根據該誤差訊號同步該第一符碼時脈訊號與該第二符碼時脈訊號。
  2. 如請求項1之多晶片系統，其中該第二晶片包含：一鎖相迴路電路，用以根據該第二時脈訊號產生該系統時脈訊號；一同步電路系統，用以根據該第一符碼時脈訊號與該第二符碼時脈訊號中之該者對該至少一脈波開始計數，並根據該第一符碼時脈訊號與該第二符碼時脈訊號中之該另一者對該至少一脈波停止計數，以產生該誤差訊號；一取樣時脈產生電路，用以根據該系統時脈訊號與該誤差訊號產生一取樣時脈訊號；以及一符碼時脈產生電路，用以根據該取樣時脈訊號產生同步於該第一符碼時脈訊號的該第二符碼時脈訊號。
  3. 如請求項1或2之多晶片系統，其中該第一晶片操作為一主晶片，且該第二晶片操作為一從屬晶片。
  4. 如請求項2之多晶片系統，其中該同步電路系統包含： 一相位偵測電路，用以根據該第一符碼時脈訊號與該第二符碼時脈訊號對該至少一脈波進行計數，以產生一計數值；以及一迴路濾波器電路，用以對該計數值濾波，以產生該誤差訊號。
  5. 如請求項2之多晶片系統，其中該取樣時脈訊號之一頻率高於該第二符碼時脈訊號之一頻率。
  6. 如請求項1之多晶片系統，其中該第一振盪器不同於該第二振盪器。
  7. 一種晶片，包含：一同步電路系統，用以根據一第一符碼時脈訊號與一第二符碼時脈訊號中之一者對一系統時脈訊號中之至少一脈波開始計數，並根據該第一符碼時脈訊號與該第二符碼時脈訊號中之另一者對該至少一脈波停止計數以產生一誤差訊號，其中該第一符碼時脈訊號是經由一主晶片根據一第一振盪器的一第一時脈訊號所產生；一取樣時脈產生電路，用以根據來自一第二振盪器的一第二時脈訊號與該誤差訊號產生一取樣時脈訊號，其中該系統時脈訊號為基於該第二時脈訊號產生；以及一符碼時脈產生電路，用以根據該取樣時脈訊號產生同步於該第一符碼時脈訊號的該第二符碼時脈訊號。
  8. 如請求項7之晶片，更包含：一鎖相迴路電路，用以根據該第二時脈訊號產生該系統時脈訊號。
  9. 如請求項8之晶片，其中該同步電路系統包含： 一相位偵測電路，用以根據該第一符碼時脈訊號與該第二符碼時脈訊號對該至少一脈波進行計數，以產生一計數值；以及一迴路濾波器電路，用以對該計數值濾波，以產生該誤差訊號。
  10. 一種時脈同步方法，包含：自一主晶片接收一第一符碼時脈訊號，其中該主晶片用以根據來自一第一振盪器的一第一時脈訊號產生該第一符碼時脈訊號；根據來自一第二振盪器的一第二時脈訊號產生一第二符碼時脈訊號與一系統時脈訊號；以及根據該第一符碼時脈訊號與該第二符碼時脈訊號中之一者對該系統時脈訊號中之至少一脈波開始計數，並根據該第一符碼時脈訊號與該第二符碼時脈訊號中之另一者對該至少一脈波停止計數以產生一誤差訊號，以根據該誤差訊號調整該第二符碼時脈訊號以使該第二符碼時脈訊號同步於該第一符碼時脈訊號。
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