CN115765728B

CN115765728B - 一种鉴频鉴相器及锁相环

Info

Publication number: CN115765728B
Application number: CN202211514694.1A
Authority: CN
Inventors: 左红建; 冯文柏; 牛晓良
Original assignee: Xindong Microelectronics Technology Wuhan Co ltd
Current assignee: Xindong Microelectronics Technology Wuhan Co ltd
Priority date: 2022-11-29
Filing date: 2022-11-29
Publication date: 2023-07-04
Anticipated expiration: 2042-11-29
Also published as: CN115765728A

Abstract

本申请公开了一种鉴频鉴相器及锁相环。其中，该鉴频鉴相器包括第一触发器、第二触发器和延时复位回路，其中：第一触发器的输出端以及第二触发器的输出端分别与延时复位回路的输入端连接；延时复位回路包含延时单元，延时单元包含第一路径和第二路径；其中：第一路径，用于对延时复位回路上的信号进行延时；第二路径，用于缩短延时复位回路输出的复位信号的持续时长。实施本申请实施例，可以消除死区效应的情况下，提高鉴频鉴相器的工作频率。

Description

一种鉴频鉴相器及锁相环

技术领域

本发明涉及电路技术领域，尤其涉及一种鉴频鉴相器及锁相环。

背景技术

电荷泵锁相环(Charge Pump Phase Locked Loop，CPPLL)因其易集成、低功耗、大动态捕获范围和小静态相位误差等优点而被广泛应用。典型CPPLL频率合成器由鉴频鉴相器(Phase Frequency Detector，PFD)、电荷泵(Charge Pump，CP)、环路滤波器(LoopFilter，LPF)、压控振荡器(Voltage Controlled Oscillator，VCO)和可编程分频器(DIV)组成。

其中，PFD用于进行输入参考信号与反馈信号频率、相位的检测，并产生后级CP充放电电流的开关控制信号。在该控制信号作用下，CP对LPF充、放电，使VCO的调谐电压发生相应的变化，进而改变VCO的谐振频率。VCO振荡输出信号经DIV分频后参与鉴频鉴相，由此构成闭环反馈系统，实现锁相倍频功能。

PFD往往存在死区效应，即参考信号refclk与反馈信号fbclk的相位差很小时，窄脉冲无法升到足够高的电平，因此无法正常开启CP，相位无法精确同步。此时可通过在PFD中增加延时单元使得该窄脉冲延时达到开启CP，减少死区效应的影响。然而，在PFD中增加延时单元，会使得复位信号的持续时长过长，影响PFD的最高工作频率。

发明内容

本申请实施例提供一种鉴频鉴相器及锁相环，能在消除死区效应的同时，提高鉴频鉴相器、锁相环的工作频率。

第一方面，本申请实施例提供了一种鉴频鉴相器，所述鉴频鉴相器包括第一触发器、第二触发器和延时复位回路，其中：所述第一触发器的输出端以及所述第二触发器的输出端分别与所述延时复位回路的输入端连接，所述延时复位回路的输出端分别与所述第一触发器的复位引脚以及所述第二触发器的复位引脚连接；所述延时复位回路包含延时单元，所述延时单元包含第一路径和第二路径；其中：所述第一路径，用于对所述延时复位回路上的信号进行延时；所述第二路径，用于缩短所述延时复位回路输出的复位信号的持续时长。

可选的，所述延时复位回路还包含复位输入单元和控制模块，复位输入单元、所述延时单元和控制模块依次连接；所述第一触发器的输出端以及所述第二触发器的输出端分别与所述复位输入单元的第一输入端和所述复位输入单元的第二输入端连接，所述控制模块的输出端与所述第一触发器的复位引脚以及所述第二触发器的复位引脚连接；所述第一触发器的输入端，用于输入参考信号；所述第二触发器的输入端，用于输入反馈信号；所述第一路径，用于对所述复位输入单元输出的信号进行延时；所述第二路径，用于缩短所述控制模块输出的复位信号的持续时长。

可选的，所述复位输入单元为与非门；所述与非门的输出端与所述第一路径的输入端以及所述第二路径的输入端连接。

可选的，所述控制模块为或非门；所述第一路径的输出端连接所述或非门的第一输入端，所述第二路径的输出端连接所述或非门的第二输入端。

可选的，所述第一路径为延时器，所述第二路径为导线。

可选的，所述第一触发器和所述第二触发器为D触发器，其中：所述第一触发器的时钟输入引脚用于输入参考信号；所述第二触发器的时钟输入引脚用于输入反馈信号。

可选的，所述第一触发器的信号输入引脚以及所述第二触发器的信号输入引脚均与设定电位连接。

可选的，所述第一触发器的输出端以及所述第二触发器的输出端还用于与电荷泵连接，以为所述电荷泵进行充放电。

第二方面，本申请实施例提供了一种锁相环，所述锁相环包含分频器以及依次连接的鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述压控振荡器的输出端通过分频器连接所述鉴频鉴相器的输入端，其中：所述鉴频鉴相器包括第一触发器、第二触发器和延时复位回路；所述延时复位回路用于对所述第一触发器的输出端信号以及所述第二触发器的输出端信号进行处理，输出复位信号到所述第一触发器的复位引脚和所述第二触发器的复位引脚；所述延时复位回路包含延时单元，所述延时单元包含第一路径和第二路径；其中：所述第一路径，用于对所述延时复位回路的信号进行延时；所述第二路径，用于缩短所述延时复位回路输出的复位信号的持续时长。

可选的，所述第一路径为延时器，所述第二路径为导线。

可选的，所述第一触发器和所述第二触发器为D触发器，其中：所述第一触发器的时钟输入引脚，用于输入参考信号；所述第二触发器的时钟输入引脚，用于输入反馈信号。

可选的，所述第一触发器的输出端以及所述第二触发器的输出端还用于与所述电荷泵连接，以为所述电荷泵进行充放电。

可以看出，本申请实施例提供的鉴频鉴相器及锁相环，鉴频鉴相器中包含第一路径和第二路径；其中：该第一路径，用于对延时复位回路上的信号进行延时；该第二路径，用于缩短该延时复位回路的复位信号的持续时长。这样，既保证在UP、DN同为高电平时仍然存在一定脉宽的脉冲从而消除死区，又减少复位信号的持续时长，因此能在消除死区效应的同时，提高鉴频鉴相器的有效工作频率。

附图说明

图1是本申请实施例提供的一种锁相环的结构示意图；

图2是一种鉴频鉴相器的结构示意图；

图3是图2所示的鉴频鉴相器工作的时序示意图；

图4是本申请实施例提供的一种鉴频鉴相器的结构示意图；

图5是本申请实施例提供的另一种鉴频鉴相器的结构示意图；

图6是本申请实施例提供的又一种鉴频鉴相器的结构示意图；

图7是本申请实施例提供的鉴频鉴相器工作的时序示意图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其它实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述方便的目的。而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

为了更好地理解本发明实施例提供的一种鉴频鉴相器及锁相环，下面先对本发明实施例使用的系统结构进行描述。

请参阅图1，图1是本申请实施例提供的一种锁相环的结构示意图。该锁相环可以是电荷泵锁相环10。如图1所示，电荷泵锁相环10可包含鉴频鉴相器101、电荷泵102、环路滤波器103、压控振荡器104和分频器105。电荷泵锁相环10可完成输入参考信号refclk与反馈信号fbclk(即V_out经DIV分频后的信号)频率和相位的检测，产生后级电荷泵102充放电电流的开关控制信号。在该控制信号作用下，电荷泵102对环路滤波器103充放电，使V_out的调谐电压发生相应的变化，进而改变V_out的谐振频率。V_out振荡输出信号经分频器105分频后参与鉴频鉴相，由此构成闭环反馈系统，实现锁相倍频功能。

图1所示出的鉴频鉴相器101和电荷泵102可以是集成在一起，也可以分别单独设置。

本申请实施例所描述的电荷泵锁相环10可以用于通信系统、数字电路、硬盘驱动电路、CPU等专用芯片等，还可应用于其他相位锁定、频率合成或者时钟恢复电路中，本申请实施例对本申请实施例所描述的电荷泵锁相环所应用的具体芯片、领域等不作限定。

这种结构的电荷泵锁相环中，鉴频鉴相器的死区效应将造成锁相环输出相位抖动，恶化杂散和相噪特性。具体地，鉴频鉴相器的输入参考信号refclk与反馈信号fbclk的相位差很小时，UP或DN的脉冲宽度非常窄。由于结点电容的存在，会使得这个窄脉冲无法升到足够高的电平，从而无法正常开启电荷泵102。即当鉴频鉴相器的输入相位差Δφ小于某个特定值φ0时，电荷泵102没有充放电电流存在，电荷泵锁相环已进入锁定状态，但fbclk信号相位与refclk信号相位无法精确同步，Vout输出信号存在相位抖动，导致相位噪声和杂散特性恶化。

图2给出了一种鉴频鉴相器结构。如图2所示，鉴频鉴相器101'包含两个D触发器，一与门，一延时单元。两个D触发器的输入可以分别是参考信号refclk和输出信号经过分频器105后的反馈信号fbclk，作为触发器的时钟。两个D触发器的输出可分别为UP和DN。两个D触发器的输出UP和DN可作为与门的输入。与门的输出可作为延时单元的输入。延时单元的输出端可连接两个D触发器的复位引脚reset。两个D触发器的输出UP和DN还可连接电荷泵102。鉴频鉴相器的输出UP和DN可包含四种状态：

UP＝0，DN＝0；

UP＝1，DN＝0；

UP＝0，DN＝1；

UP＝1，DN＝1

实际上第四种(即UP＝1，DN＝1)状态不会稳定出现，因一旦出现该状态，输出到两个D触发器的与门会输出逻辑“1”会将两个D触发器复位。

假设将鉴频鉴相器101’用于图1所示的结构，构成电荷泵锁相环。电荷泵102，用于将鉴频鉴相器101'输出的二进制数字信号占空比的大小转换为对环路滤波器充放电电流时长的长短。环路滤波器将电荷泵的离散电流信号转换为模拟信号，且滤去高频成分来控制压控振荡器，从而改变输出频率。电荷泵可以由两个带开关的电流源组成。电荷泵可根据两个逻辑输入信号UP、DN确定电荷的移动方向(把电荷泵入环路滤波器或者将电荷从环路滤波器中泵出)。电荷泵102是一种运用电荷在电容中的积累来产生电压的电路。它可以是由实现开关电流源功能的MOS晶体管组成，根据两个逻辑输入信号决定：是把电荷泵102产生的电荷泵入到环路滤波器103，还是将电荷从环路滤波器103中泵出。

假设鉴频鉴相器101’初始状态时refclk和fbclk都为低电平，当refclk上升沿先到来时，由其驱动的D触发器被触发，UP变为高电平。如图3所示，当fbclk上升沿到来时，由其驱动的D触发器被触发，DN变为高电平。此时UP和DN均为高电平，与门产生复位信号，将两个D触发器复位，UP和DN均变为低电平。上述过程为refclk相位超前时的鉴频鉴相器101’的工作情形，类似的，可得refclk相位滞后时鉴频鉴相器101’的工作情形。可得，该鉴频鉴相器101’存在4种工作状态，即UP和DN分别为00、01、10和11。其中11是一个瞬时状态，是被禁止的，一旦出现，D触发器会因复位而迅速进入00状态。

鉴频鉴相器101’的鉴频过程：当refclk频率高于fbclk频率时，UP输出为不同脉宽的不规则脉冲信号，DN输出保持低电平，且频差越大，UP的均值越大。在UP信号作用下，电荷泵102充电支路间断性开启，使调谐电压升高，从而使Vout频率往高端调谐，因此refclk和fbclk信号的频差减小。

鉴频鉴相器101’的鉴相过程：当refclk和fbclk信号的频差减小为零时，鉴频鉴相器101’进入鉴相工作状态。假设此时refclk频率等于fbclk频率且相位超前，则UP输出脉宽正比于两者相位差的周期性脉冲信号，DN输出保持低电平，UP信号作用又使鉴频鉴相器进入鉴频工作状态。在电荷泵锁相环未锁定时，鉴频鉴相器101’不停地在鉴频和鉴相工作状态之间动态调整，直至达到电荷泵锁相环锁定，此时refclk和fbclk信号的频率相同，相位同步，从而保证了Vout输出的频率和相位稳定。refclk频率低于fbclk频率以及两者频率相同时，refclk相位滞后fbclk相位情况的工作过程类似可得到。电荷泵锁相环可以是图1示出的电荷泵锁相环10。

环路滤波器103，具有低通特性，在电荷泵锁相环中起到低通滤波作用。环路滤波器103将鉴频鉴相器101’输出的高频交流分量滤去，而保留其低频直流分量，该低频直流分量被用来控制压控振荡器104的输出频率。本申请实施例中，环路滤波器103可以是无源滤波器例如无源RC滤波器，也可以是有源滤波器，本申请实施例对此不作限制。电荷泵锁相环可以是图1示出的电荷泵锁相环10。

压控振荡器104，可由若干增益级电路组成，是输入电压控制其振荡频率的一种振荡电路。压控振荡器104的输出频率是一个控制输入的函数，这个控制输入例如是电压。输出频率可以是其输入电压V的线性函数。例如输出频率ωout：

ω_out＝ω0+K_VCOV

其中，K_VCO表示电路的增益或灵敏度，ω0表示频率偏移量。频率可以达到的范围ω2-ω1对应的输入V2-V1的值称为调节范围。压控振荡器104可直接产生输出时钟信号。

分频器105，可用于将压控振荡器104输出的频率缩小/增大一定倍数后送入鉴频鉴相器101’的输入端，例如送入鉴频鉴相器101’中一个D触发器的输入端。该输入的频率例如是fbclk信号，与参考信号refclk进行比较，从而实现输出倍频/分频的功能。在本申请的一些实施例中，例如可通过环路内置的可编程分频器MFD或环路外部的可编程分频器RFD实现频率变换。

因此，将鉴频鉴相器101’用于图1所示的结构，构成的电荷泵锁相环可以具有如下几种状态：

(1)锁定状态：电荷泵锁相环整个环路已达到输入信号相位稳定的状态。此时输出信号相位等于输入信号相位或者两者存在一个固定相位差且频率相等。在锁定状态时，压控振荡器104的电压控制信号接近平缓。

(2)失锁状态：电荷泵锁相环的环路的输出在一个与输入信号的频率差不为零的状态或者一个不停振荡的状态。这个状态意味着环路没有正常工作。

(3)捕获过程：是指电荷泵锁相环的环路由振荡状态进入锁定状态的过程。该过程时相位、频率误差不断减小的过程。

(4)自动跟踪过程：当电荷泵锁相环处于锁定状态时，若输入信号频率或相位发生变化，电荷泵锁相环可通过环路自动调节，来回到锁定状态，该过程为自动跟踪过程。

基于图2所示出的鉴频鉴相器101’的结构，下面结合时序图介绍该鉴频鉴相器101’的工作原理。请参阅图3，图3是图2所示的鉴频鉴相器工作的时序示意图。图2示出的鉴频鉴相器101’的复位支路上增加了延时单元，可有效消除死区效应。具体地，如图3所示，设两个D触发器的输入信号参考信号refclk和反馈信号fbclk频率相同、相位相反。

一并参考图2和图3，在t1时刻触发器1的上升沿来临，从而UP端被置为高电平1，此时触发器2的输入时钟信号为下降沿，DN端仍然为低电平0。延时单元输出到复位引脚reset的电位为低电平0。

在t2时刻，触发器1的输出端UP仍为1，而触发器2的上升沿来临，从而触发器2的输出端DN为高电平1。此时，经过与门输出并输入给延时单元的电位为高电平1。但该高电平1经过延时单元延时设定时长(设定时长约等于t3-t2)，于t3时刻延时单元输出的电位rstb被置为高电平1，使得两个触发器复位为低电平0。

而在t2-t3时长段内，因延时时长未到延时单元输出的电位仍保持为低电平0，两触发器未被复位，而保持高电平1。

t3时刻延时单元输出的电位rstb被置为高电平1，使得两个触发器复位为低电平0，即两触发器输出UP和DN均输出低电平0。此时，经过与门输出并输入给延时单元的电位为低电平0。该低电平0经过延时单元延时设定时长(设定时长约等于t4-t3)，于t4时刻延时单元输出的电位rstb被置为低电平0。

可以理解的是，t4-t3和t3-t2可以基本相等，仅相差信号在器件传输的时长。如果忽略信号经过器件的时长，该t4-t3和t3-t2相等，均等于延时单元延时的时长。若信号经过器件消耗的时长不可忽略，t4-t3和t3-t2可以不相等。

基于上述图2和图3的描述，为消除死区，需在鉴频鉴相器PFD复位支路上增加延时单元，即在与门输入端增加延时单元，保证在输入相位差即使为零的情况下，UP和DN依然存在一定脉宽的脉冲。但考虑到工艺、电压、温度等变化，难以准确给出该延时的长短。过短的延时无法有效消除死区，但过长的延时又会限制鉴频鉴相器PFD的工作速度，因此需使复位延时足够长，同时要尽可能短。增加延时单元后复位信号的持续时长过长，会影响鉴频鉴相器PFD的最高工作频率。

本申请实施例提供一种鉴频鉴相器101，鉴频鉴相器101中包含第一路径和第二路径；其中：该第一路径，用于对延时复位回路上的信号进行延时；该第二路径，用于缩短该延时复位回路输出的复位信号的持续时长。这样，既保证在UP、DN同为高电平时仍然存在一定脉宽的脉冲从而消除死区，又减少复位信号的持续时长，从而在消除死区效应的情况下，提高鉴频鉴相器101的工作频率。

具体地，请参阅图4，图4是本申请实施例提供的一种鉴频鉴相器的结构示意图。如图4所示，该鉴频鉴相器101可包含第一触发器106、第二触发器107和延时复位回路108，其中：

该第一触发器106的输出端、该第二触发器107的输出端分别与该延时复位回路108的输入端连接，该延时复位回路108的输出端分别与该第一触发器106的复位引脚reset、以及该第二触发器107的复位引脚reset连接；

该延时复位回路108包含延时单元109，该延时单元109包含第一路径110和第二路径111；其中：

该第一路径110，用于对该延时复位回路108上的信号进行延时；

该第二路径111，用于缩短该延时复位回路108输出的复位信号的持续时长。这样，通过第一路径110实现保证在UP、DN同为高电平时仍然存在一定脉宽的脉冲从而消除死区，又通过第二路径111减少复位信号在复位状态的持续时长，从而在消除死区效应的情况下，提高鉴频鉴相器101的工作频率。

如图4所示，该延时复位回路108的输出端可与第一触发器106和第二触发器107的复位引脚reset相连。

请参阅图5，图5是本申请实施例提供的另一种鉴频鉴相器的结构示意图。在本申请的一些实施例中，如图5所示，该延时复位回路108可包含依次连接的复位输入单元112、该延时单元109和控制模块113；该控制模块113的输出端与该第一触发器106的复位引脚reset和该第二触发器107的复位引脚reset连接。该第一触发器106的输入端，用于输入参考信号refclk；该第二触发器107的输入端，用于输入反馈信号fbclk；该第一路径110，用于对该复位输入单元112的输出端输出的信号进行延时后，输出至控制模块113的第一输入端；该第二路径111的一端连接复位输入单元112的输出端，另一端连接控制模块113的第二输入端，用于缩短该控制模块113输出的复位信号的持续时长。

可以理解的是，本申请实施例以延时复位回路108包含复位输入单元112、该延时单元109和控制模块113为例介绍，但是本申请实施例对此不作限定，延时复位回路108还可以包含更多或更少的模块。

请参阅图6，图6是本申请实施例提供的又一种鉴频鉴相器的结构示意图。在本申请的一些实施例中，如图6所示，该复位输入单元112可实现为与非门112'；该与非门112'的输出端与该第一路径110'的输入端、该第二路径111'的输入端连接。

在本申请的一些实施例中，如图6所示，图5所示出的该控制模块113可实现为或非门113'；在本申请的一些实施例中，如图6所示，图5所示出的第一路径110为延时器110'，图5所示出的第二路径111为导线111'。如图6所示，延时器110'的输出端、导线111'的输出端，用于连接该或非门113'的输入端。在本申请的一些实施例中，如图6所示，图5所示出的第一触发器106和第二触发器107可分别实现为第一D触发器106'和第二D触发器107'。

其中，该第一D触发器106'和第二D触发器107'的复位引脚可以是通过低电平0复位。

在本申请的另一些实施例中，图5所示出的复位输入单元112还可实现为与门(图中未示出)，即将图6示出的与非门112'替换为与门，此时，第一D触发器106'和第二D触发器107'的复位引脚可以通过高电平1复位。

本申请实施例中，延时器可以采用RC延时电路、定时器电路、单运放构成的单稳延时电路、晶体管延时电路、由555时基电路构成的延时电路等等中的一种或多种，本申请实施例对延时器所采用的的具体电路结构不作限制。

其中：

该第一D触发器106'的时钟输入引脚Clk，用于输入参考信号refclk；

该第二D触发器107'的时钟输入引脚Clk，用于输入反馈信号fbclk。

在本申请的一些实施例中，该第一D触发器106'的信号输入引脚D，该第二D触发器107'的信号输入引脚D，均与设定电位连接，例如与设定电位VDD相连。

在本申请的一些实施例中，如图1和图6所示，该第一D触发器106'的输出端UP、该第二D触发器107'的输出端DN还用于与电荷泵102连接，以为该电荷泵102进行充放电。

可以理解的是，本申请实施例以以下示例为例介绍本申请鉴频鉴相器101的工作过程，但是上述举例仅用于解释本申请实施例，不应构成限定，本申请的鉴频鉴相器101中的模块还可以是其他结构，本申请实施例对此不作限制。

示例：如图6所示，图5所示出的复位输入单元112可实现为与非门112'，图5所示出的控制模块113可实现为或非门113'，图5所示出的第一路径110为延时器110'，该第二路径为导线111'，图5所示出的第一触发器106和第二触发器107分别为第一D触发器106'和第二D触发器107'。可以理解的是，第一触发器和第二触发器不限于使用D触发器，还可以是其他类型的器件，例如采样器等。

请一并参阅图7，图7是本申请实施例提供的一种鉴频鉴相器工作的时序示意图。如图7所示，以两个D触发器的输入信号参考信号refclk和反馈信号fbclk频率相同、相位相反举例说明。该波形时序图包含方案1对应的UP端、DN端和rstb端电平变化时序，以及方案2对应的UP端、DN端、rstb1端、rstb2端和rstb端电平变化时序。其中方案1可以对应图2所示出的鉴频鉴相器101'的结构对应的时序变化。方案2可以对应图6所示出鉴频鉴相器101结构对应的时序变化。

如图7所示，所对应的方案1的时序波形变化可结合图2并参考图3所示出的波形时序图的描述，这里不再赘述。

针对于方案2，下面结合图6所示出的鉴频鉴相器101及图7所示方案2的波形时序图介绍图6所示出鉴频鉴相器101的工作过程。

一并参考图6和图7方案2对应波形，在t1时刻第一D触发器106'的上升沿来临，从而UP端被置为高电平1，由低电平0上升为高电平1。此时第二D触发器107'的输入时钟信号为下降沿，DN端仍然为低电平0。与非门112'输出的信号为高电平1。该高电平1经过延时单元109'的延时器110'延时输出端rstb1为高电平1。该高电平1经过延时单元109'的导线111'后输出端rstb2为高电平1。输出端rstb1和输出端rstb2输出的信号经过或非门113'输出rstb为低电平0，该低电平0不能将第一D触发器106'和第二D触发器107'复位。

在t2时刻，第一D触发器106'的输出端UP仍为1，而第二D触发器107'的上升沿来临，从而第二D触发器107'的输出端DN为高电平1。此时，经过与非门112'输出到延时单元109'的信号为低电平0。延时单元109'中，信号经过延时器110’后，延时输出端rstb1在t2时刻因延时仍为高电平1。与非门112'输出电位由高电平1变为低电平0，经过第二路径，其输出端rstb2由高电平变为低电平。输出端rstb1和输出端rstb2输出的信号经过或非门113'输出rstb为低电平0，该低电平0不能将第一D触发器106'和第二D触发器107'复位。

在t3时刻，经过延时器110’延时时长T，t2时刻与非门112'输出的低电平0经过延时后，到达延时器110’的输出端rstb1，即此时输出端rstb1由高电平1变化为低电平0。而此时，第二路径输出端rstb2仍然维持为低电平0。输出端rstb1和输出端rstb2输出的低电平0经过或非门113’输出rstb由低电平0变化为高电平，该高电平1可将第一D触发器106'和第二D触发器107'复位。将第一D触发器106'和第二D触发器107'复位后，其两个输出端DN和UP由高电平1置为低电平0。

在输出端DN和UP置为低电平0后，经过信号传输时长(t5-t3)，DN和UP置为低电平0的信号传输到导线111'的输出端rstb2。即是说，在t5时刻，导线111'的输出端rstb2由低电平0被置为高电平1。而此时，延时器110’经过延时其输出端rstb1在t5时刻因延时仍为低电平0。此时，因输出端rstb1依然为低电平0，输出端rstb2由低电平0被置为高电平1，经过或非门113’输出rstb由高电平1变化为低电平0，即复位信号rstb恢复为非复位状态。

而该DN和UP置为低电平0的信号经过延时器110’需延时时长T和信号传输时长才能在延时器110’的输出rstb1由0置为1。即在t6时刻，经过延时器110’延时时长T，t4时刻与非门112'输出的高电平1经过延时后，到达延时器110’的输出端rstb1，即此时输出端rstb1由低电平0变化为高电平1。输出端rstb1和输出端rstb2输出的信号经过或非门113’输出rstb为低电平0，该低电平0不能将第一D触发器106'和第二D触发器107'复位。

在本申请实施例中，t6-t5和t3-t2可以基本相等，仅相差信号在器件传输的时长。如果忽略信号经过器件的时长，该t6-t5和t3-t2相等，均等于延时单元延时的时长。若信号经过器件消耗的时长不可忽略，t6-t5和t3-t2可以不相等。可以理解的是，图7所示出的示例各时刻忽略器件响应时长为例说明，实际工作过程中可存在器件响应时长和器件传输时长。

由上述方案1和方案2对比，方案2中复位信号rstb相比于方案1中复位信号rstb缩短了持续时长。即方案2中复位信号rstb提前恢复为非复位状态。

因此，结合图7所示出的时序波形，图6所示出的鉴频鉴相器101应用于图1所示出的电荷泵锁相环10时，可通过延时单元109'中延时器110'，对复位信号进行延时，在应用于图1的电荷泵锁相环时，能减少复位时无法正常开启图1所示的电荷泵102的情况，从而减少死区效应。另一方面，可在复位完成后通过图6所示的导线111'使得复位信号rstb提前恢复为非复位状态，提高鉴频鉴相器101的工作频率。这样，既保证在UP、DN同为高电平时仍然存在一定脉宽的脉冲从而消除死区，又减少复位信号的持续时长，从而在消除死区效应的情况下，提高鉴频鉴相器101的工作频率。

基于图6和图7，本申请实施例以输入信号参考信号refclk和反馈信号fbclk频率相同、相位相反的情况进行介绍。对于两信号频率和相位处于其他状态，经过鉴频鉴相器101的捕获过程，也可以类似，使得参考信号refclk和反馈信号fbclk相位、频率误差不断减小，从而电荷泵锁相环达到锁定状态。对于其他状态，类似频率相同、相位相反的情况，也可消除死区效应的情况下，提高鉴频鉴相器101的工作频率。其中，电荷泵锁相环可以是图1示出的电荷泵锁相环10，电荷泵锁相环10中的鉴频鉴相器101可实现为图6示出的结构。

可以理解的是，本申请实施例仅结合图6和图7以以下情况为例进行介绍：图5所示出的复位输入单元112可实现为与非门112'，例如参考图6，控制模块113可实现为或非门113'，第一路径110为延时器110'，该第二路径为导线111'，该第一触发器106和该第二触发器107为第一D触发器106'和第二D触发器107'。但是上述举例仅用于解释本申请实施例，不应构成限定，本申请的图4和图5所示出鉴频鉴相器101中的模块还可以是其他结构，本申请实施例对此不作限制。

可以理解的是，本申请实施例所描述的电荷泵锁相环可以工作在一个或多个电压域。在电压高于设定阈值的高电压域中，该电荷泵锁相环可以通过包含图4、5或6任一示例所示出的鉴频鉴相器101，有效减少死区效应的同时，提前将复位信号rstb恢复为非复位状态，从而提高鉴频鉴相器101的工作频率。电荷泵锁相环可以是图1示出的电荷泵锁相环10。

参考图1和图4至6，本申请实施例所示出的电荷泵锁相环和鉴频鉴相器101可工作在电压高于设定阈值的高电压域。则：压控振荡器103的控制电压Vctrl的电压变化范围大，保证了设计灵活性，例如环路参数的选择。同时还可以减小振荡器增益，从而减小带内噪声。另外，还可以减小电荷泵锁相环的电流不匹配的情况。电荷泵锁相环可以是图1示出的电荷泵锁相环10。

本申请实施例所示出的电荷泵锁相环和鉴频鉴相器工作在上述高电压域时，高电压域的CMOS器件采用栅极相对较厚栅，需要一定的死区时长。参考图1和图4至6，通过图4至6任一示例示出的鉴频鉴相器101设计，减少死区效应的同时，提前将复位信号rstb恢复为非复位状态，从而提高鉴频鉴相器101的工作频率。电荷泵锁相环可以是图1示出的电荷泵锁相环10。

另外，本申请实施例中，减少死区效应的同时，提前将复位信号rstb恢复为非复位状态，从而保证复位信号在新的输入信号之前恢复到非复位状态，这样，能够保证鉴频鉴相器正常工作。

再者，本申请实施例中，通过第二路径提前将复位信号rstb恢复为非复位状态，但延时单元中延时时长不随该第二路径变化，仍然保持该特定的延时时长，即第一路径中延时器的延时时长，从而有效的减少了死区效应。

UP、DN端的信号从与非门出来未经过延时的信号，与经过延时的信号传到控制逻辑合成，产生延时的第一路径保证了一定的死区时长(即延时时长)。由于复位恢复路径即第二路径的限制，复位信号在经过死区时长后立马恢复为非复位状态，而不是像图2所示出鉴频鉴相器中的复位回路一样，需要再经过一段的延时时长(该延时时长约为死区时长)后复位信号才恢复到非复位状态。即，减少死区效应的同时，提前将复位信号rstb恢复为非复位状态。

下面介绍本申请实施例提供的一种锁相环的结构。本申请的锁相环可以是电荷泵锁相环10，其结构例如可参考图1所示出的电荷泵锁相环。如图1所示，电荷泵锁相环10包含依次连接的鉴频鉴相器101、电荷泵102、环路滤波器103和压控振荡器104，该压控振荡器104的输出端通过分频器105反馈输出到该鉴频鉴相器，其中：该鉴频鉴相器101可以是图4至6任一附图所示结构的鉴频鉴相器。

具体地，该鉴频鉴相器101可包括第一触发器106、第二触发器107和延时复位回路108；

该延时复位回路108，用于将该第一触发器106的输出端信号、该第二触发器107的输出端信号反馈到该第一触发器106的复位引脚和该第二触发器107的复位引脚；

该第一路径110，用于对该延时复位回路108的信号进行延时；

该第二路径111，用于缩短该延时复位回路108的复位信号的持续时长。

该电荷泵锁相环10中鉴频鉴相器101还可以是图5、图6所示出示例的结构，具体可参考图5、图6的具体描述，这里不再赘述。

本申请实施例所提供的电荷泵锁相环10中，所包含的鉴频鉴相器101可通过延时单元109中第一路径110，对复位信号进行延时，从而减少复位时无法正常开启电荷泵102的情况，从而减少死区效应。另一方面，可在复位完成后通过第二路径111使得复位信号rstb提前恢复为非复位状态，提高鉴频鉴相器101的工作频率。这样，既保证在UP、DN同为高电平时仍然存在一定脉宽的脉冲从而消除死区，又减少复位信号的持续时长，从而在消除死区效应的情况下，提高鉴频鉴相器101的工作频率，从而提高电荷泵锁相环10的工作频率。

以上所述的实施例仅仅是本申请的优选实施例方式进行描述，并非对本申请的范围进行限定，在不脱离本申请的设计精神的前提下，本领域普通技术人员对本申请的技术方案作出的各种变形及改进，均应落入本申请的权利要求书确定的保护范围内。

以上对本发明实施例公开的鉴频鉴相器及锁相环进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims

1.一种鉴频鉴相器，其特征在于，包括第一触发器、第二触发器和延时复位回路，所述延时复位回路包含依次连接的复位输入单元、延时单元和控制模块；其中：

所述第一触发器的输出端以及所述第二触发器的输出端分别与所述复位输入单元的第一输入端和所述复位输入单元的第二输入端连接，所述控制模块的输出端与所述第一触发器的复位引脚以及所述第二触发器的复位引脚连接；

所述延时单元包含第一路径和第二路径；所述复位输入单元为与非门；所述与非门的输出端与所述第一路径的输入端以及所述第二路径的输入端连接；所述控制模块为或非门；所述第一路径的输出端连接所述或非门的第一输入端，所述第二路径的输出端连接所述或非门的第二输入端；所述第一路径为延时器，所述第二路径为导线；其中：

所述第一触发器的输入端用于输入参考信号；

所述第二触发器的输入端用于输入反馈信号；

所述第一路径用于对所述复位输入单元输出的信号进行延时；

所述第二路径用于缩短所述控制模块输出的复位信号的持续时长。

2.根据权利要求1所述的鉴频鉴相器，其特征在于，所述第一触发器和所述第二触发器为D触发器，其中：

所述第一触发器的时钟输入引脚用于输入参考信号；

所述第二触发器的时钟输入引脚用于输入反馈信号。

3.根据权利要求2所述的鉴频鉴相器，其特征在于，所述第一触发器的信号输入引脚以及所述第二触发器的信号输入引脚均与设定电位连接。

4.根据权利要求1所述的鉴频鉴相器，其特征在于，所述第一触发器的输出端以及所述第二触发器的输出端还用于与电荷泵连接，为所述电荷泵进行充放电。

5.一种锁相环，其特征在于，所述锁相环包含分频器以及依次连接的鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述压控振荡器的输出端通过所述分频器连接所述鉴频鉴相器的输入端，其中：

所述鉴频鉴相器包括第一触发器、第二触发器和延时复位回路；所述延时复位回路包含依次连接的复位输入单元、延时单元和控制模块；

所述延时复位回路用于对所述第一触发器的输出端信号以及所述第二触发器的输出端信号进行处理，输出复位信号到所述第一触发器的复位引脚和所述第二触发器的复位引脚；

所述第一触发器的输入端用于输入参考信号；

所述第二触发器的输入端用于输入反馈信号；

6.根据权利要求5所述的锁相环，其特征在于，所述第一触发器和所述第二触发器为D触发器，其中：

所述第一触发器的时钟输入引脚，用于输入参考信号；

所述第二触发器的时钟输入引脚，用于输入反馈信号。

7.根据权利要求6所述的锁相环，其特征在于，所述第一触发器的信号输入引脚以及所述第二触发器的信号输入引脚均与设定电位连接。

8.根据权利要求5所述的锁相环，其特征在于，所述第一触发器的输出端以及所述第二触发器的输出端还用于与所述电荷泵连接，为所述电荷泵进行充放电。