KR20140090455A - 위상 고정 루프 회로 - Google Patents

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KR20140090455A
KR20140090455A KR1020130002535A KR20130002535A KR20140090455A KR 20140090455 A KR20140090455 A KR 20140090455A KR 1020130002535 A KR1020130002535 A KR 1020130002535A KR 20130002535 A KR20130002535 A KR 20130002535A KR 20140090455 A KR20140090455 A KR 20140090455A
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박재진
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삼성전자주식회사
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Abstract

본 발명은 위상 고정 루프 회로에 관한 것으로, 본 발명에 따른 위상 고정 루프 회로는 기준 신호 및 피드백 신호를 수신하고, 기준 신호 및 피드백 신호의 위상차를 검출하여 검출 신호를 출력하는 뱅뱅 위상 주파수 검출기; 검출 신호를 수신하고, 수신된 검출 신호를 기반으로 제어 신호를 출력하는 아날로그-디지털 믹스 필터; 제어 신호에 응답하여 출력 신호를 출력하는 전압 제어 발진기; 및 출력 신호를 1/n만큼 분주하여 피드백 신호를 출력하는 분주기를 포함한다.

Description

위상 고정 루프 회로{PHASE LOCKED LOOP CIRCUIT}
본 발명은 위상 고정 루프 회로에 관한 것으로, 더욱 상세하게는 아날로그-디지털 믹스 필터를 사용한 위상 고정 루프 회로에 관한 것이다.
신호가 주파수 도메인으로 표현되는 경우, 신호는 신호의 세기를 가리키는 크기 성분 및 시간적인 특성을 가리키는 위상(phase) 성분으로 구분된다. 이러한 신호의 위상 성분은 온도 또는 주변 회로 등의 영향에 민감하기 때문에 쉽게 변경될 수 있다. 예를 들어, 디지털 신호를 전송하는 경우, 클럭 신호는 신호 경로에 따라 신호 지연(delay)이 발생할 수 있다. 신호 지연이 발생될 경우 신호의 위상이 변하게 되므로 클럭 신호의 위상을 동기화시킬 수 있는 회로가 요구된다.
위상 고정 루프(Phase Locked Loop: PLL) 회로는 외부로부터 입력되는 신호의 주파수에 동기(synchronization)되는 임의의 주파수 신호를 안정되게 출력하는 주파수 피드백(feedback) 회로이다. 위상 고정 루프(PLL) 회로는 아날로그 및 디지털 전자 회로 시스템에 널리 사용된다. 예를 들면, 위상 고정 루프(PLL) 회로는, 무선 통신 시스템에서 신호의 송수신을 위해 국부 발진 회로의 발진 주파수를 안정되게 공급하는데 사용되거나, 마이크로프로세서 등과 같은 디지털 회로에서 디지털 신호 처리에 요구되는 안정된 기준 클럭 신호를 생성하는데 사용될 수 있다.
최근 반도체 집적 기술이 발달함에 따라, 반도체 칩 내에 포함될 수 있도록 적은 면적을 갖는 위상 고정 루프 회로가 요구되고 있다. 이에 따라, 디지털 방식의 디지털 제어 발진기(DCO; Digital Controlled Oscilator)를 기반으로 하는 디지털 위상 고정 루프 회로(ADPLL; All-Digital Phase Locked Loop)가 제공되고 있다. 그러나 디지털 제어 발진기는 PVT 변이(Process, Voltage, and Temperature variation)에 민감하기 때문에 반도체 칩의 크기가 작아질수록 위상 고정 루프 회로의 정확한 제어가 어려워진다.
본 발명의 목적은 비용을 줄이고 성능을 향상할 수 있는 위상 고정 루프 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 위상 고정 루프 회로는 기준 신호 및 피드백 신호를 수신하고, 상기 기준 신호 및 상기 피드백 신호의 위상차를 검출하여 검출 신호를 출력하는 뱅뱅 위상 주파수 검출기; 상기 검출 신호를 수신하고, 상기 수신된 검출 신호를 기반으로 제어 신호를 출력하는 아날로그-디지털 믹스 필터; 상기 제어 신호에 응답하여 출력 신호를 출력하는 전압 제어 발진기; 및 상기 출력 신호를 1/n만큼 분주하여 상기 피드백 신호를 출력하는 분주기를 포함하고, 상기 검출 신호는 디지털 신호이고, 상기 제어 신호는 아날로그 신호이고, 상기 아날로그-디지털 믹스 필터는 상기 수신된 검출 신호를 필터링하는 디지털 필터; 상기 필터링된 검출 신호를 기반으로 제 1 및 제 2 신호들을 출력하는 델타-시그마 변조기; 및 상기 제 1 및 제 2 신호들을 기반으로 제어 신호를 출력하는 아날로그 적분기를 포함하고, 상기 아날로그 적분기는 상기 제 1 및 제 2 신호들의 펄스폭을 조절하여 풀업 및 풀다운 신호를 출력하는 펄스 발생기; 및 복수의 차지 펌프들을 포함하고, 상기 풀업 및 풀다운 신호들을 기반으로 상기 제어 신호를 출력하는 차지펌프 어레이를 포함한다.
실시 예로서, 상기 펄스 발생기는 상기 피드백 신호 및 리셋 신호에 응답하여 클럭 신호를 출력하는 플립플롭; 상기 클럭 신호에 의해 동작하고, 전원 전압 노드 및 접지 전압 노드 사이에 직렬 연결된 제 1 내지 제 4 트랜지스터들; 상기 제 2 트랜지스터의 소오스 및 상기 접지 전압 노드 사이에 연결되고, 상기 제 2 내지 제 4 트랜지스터들의 동작에 따라 충방전되는 캐패시터를 포함하고, 상기 캐패시터의 충전전압을 기반으로 상기 리셋 신호가 결정된다.
실시 예로서, 상기 리셋 신호는 상기 캐패시터 충전전압이 소정의 레벨 이상일 경우, 로직 하이이고, 상기 리셋 신호가 로직 하이인 경우, 상기 플립플롭이 리셋된다.
실시 예로서, 상기 풀업 및 풀다운 신호들 각각은 상기 차지 펌프 어레이에 포함된 복수의 차지 펌프들의 풀업 회로 및 풀다운 회로를 제어한다.
실시 예로서, 상기 풀업 신호가 로직 하이인 경우, 상기 복수의 차지 펌프들 중 어느 하나의 차지 펌프의 풀업 회로가 턴온되어 상기 제어 신호를 충전하고, 상기 풀다운 신호가 로직 하이인 경우, 상기 복수의 차지 펌프들 중 어느 하나의 차지 펌프의 풀다운 회로가 턴온되어 상기 제어 신호를 방전한다.
실시 예로서, 상기 복수의 차지 펌프들 각각은, 제 1 및 제 2 전류를 생성하는 전류 미러; 전원 전압 노드 및 접지 전압 노드 사이에 직렬 연결된 제 1 내지 제 4 트랜지스터들; 상기 제 1 트랜지스터의 소오스 및 상기 전류 미러 사이에 연결된 제 1 스위치; 상기 제 3 트랜지스터의 드레인 및 상기 전류 미러 사이에 연결된 제 2 스위치; 상기 전류 미러 및 상기 접지 전압 노드 사이에 연결되고, 상기 제 2 트랜지스터의 소오스와 연결된 게이트를 포함하는 제 5 트랜지스터; 및 상기 전류 미러 및 상기 접지 전압 노드 사이에 연결되고, 상기 전류 미러와 연결된 게이트를 포함하는 제 6 트랜지스터를 포함하고, 상기 제 1 및 제 2 전류는 동일한 크기이다.
실시 예로서, 상기 제 1 및 제 2 트랜지스터 및 제 1 스위치는 상기 풀업 신호를 기반으로 동작하고, 상기 제 3 및 제 4 트랜지스터 및 제 2 스위치는 상기 풀다운 신호를 기반으로 동작한다.
도 1은 디지털 위상 고정 루프 회로(ADPLL; All-Digital Phase Locked Loop)를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 위상 고정 루프 회로를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 펄스 발생기의 동작을 설명하기 위한 회로도이다.
도 4는 본 발명의 실시 예에 따른 차지 펌프를 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 위상 고정 루프 회로의 동작을 설명하기 위한 타이밍도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 첨부된 도면들을 참조하여 설명하기로 한다.
도 1은 전 디지털 위상 고정 루프 회로(10, ADPLL; Phase Locked Loop)를 보여주는 블록도이다. 도 1을 참조하면, 디지털 위상 고정 루프 회로(10)는 뱅뱅 위상 주파수 검출기(11, BBPFD, Bang Bang Phase Frequency Detector), 디지털 필터(12, Digital Filter), 디지털 제어 발진기(13, DCO; Digital Controlled Oscillator), 및 분주기(14, Divider)를 포함한다. 디지털 위상 고정 루프 회로(10)는 출력 신호(Fout)의 위상을 동기시켜 일정한 주파수를 갖는 출력 신호(Fout)를 출력한다.
뱅뱅 위상 주파수 검출기(11)는 기준 신호(Fref) 및 피드백 신호(Ffeed)의 주파수 및 위상을 비교하여 검출 신호(Fpfd)를 출력한다. 예를 들어, 기준 신호(Fref)가 피드백 신호(Ffeed)보다 앞선(leading) 경우, 위상 주파수 검출기(11)는 로직 하이 신호를 출력한다. 이와 반대로 기준 신호(Fref)가 피드백 신호(Ffeed)보다 뒤진(lagging) 경우, 위상 주파수 검출기(11)는 로직 로우 신호를 출력한다. 즉, 뱅뱅 위상 주파수 검출기(11)는 검출 신호(Fpfd)로서 디지털 신호를 출력한다. 예시적으로, 피드백 신호(Ffeed)는 출력 신호(Fout)가 1/n만큼 분주된(divided) 신호일 것이다. 예시적으로, 기준 신호(Fref)는 수정 발진기(crystal oscillator)에 의해 형성된 신호일 수 있다.
디지털 필터(11)는 검출 신호(Fpfd)를 수신하여 필터링 동작을 수행한다. 예를 들어, 검출 신호(Fpfd)는 잡음(noise)을 포함할 수 있다. 디지털 필터(11)는 검출 신호(Fpdf)의 잡음을 제거하기 위해 검출 신호(Fpdf)를 필터링할 수 있다.
디지털 제어 발진기(13)는 필터링된 검출 신호(Fpfd')를 기반으로 출력 신호(Fout)를 출력할 수 있다. 예를 들어, 디지털 제어 발진기(13)는 수신된 검출 신호(Fpfd')를 기반으로, 출력 신호(Fout)의 주파수를 조절할 수 있다. 수신된 검출 신호(Fpfd')가 로직 하이인 경우, 디지털 제어 발진기(13)는 출력 신호(Fout)의 주파수를 증가시킬 수 있다. 이와 반대로, 수신된 검출 신호(Fpfd')가 로직 로우인 경우, 디지털 제어 발진기(13)는 출력 신호(Fout)의 주파수를 감소시킬 수 있다.
분주기(14, Divider)는 출력 신호(Fout)를 수신할 수 있다. 분주기(14)는 수신된 출력 신호(Fout)를 1/n만큼 분주하여 피드백 신호(Ffeed)를 출력할 수 있다.
디지털 위상 고정 루프 회로(10)는 상술된 동작을 반복적으로 수행하여 고정된 위상 및 주파수를 갖는 출력 신호(Fout)를 출력한다. 그러나, 디지털 제어 발진기(13)는 PVT 변이(Process, Voltage, and Temperature variations)에 민감하기 때문에, 출력 신호(Fout)의 주파수 및 위상의 정확한 제어가 어려울 수 있다.
도 2는 본 발명의 실시 예에 따른 위상 고정 루프 회로(1000)를 보여주는 블록도이다. 도 2를 참조하면, 위상 고정 루프 회로(1000)는 뱅뱅 위상 주파수 검출기(1100, BBPFD; Bang Bang Phase Frequency Detector), 아날로그-디지털 믹스 필터(1200, Analog-Digital mixed filter), 전압 제어 발진기(1300, VCO; Voltage Controlled Oscilator), 및 분주기(1400, Divider)를 포함한다. 예시적으로, 도 1의 디지털 위상 고정 루프 회로(10)와 비교하여 도 2의 위상 고정 루프 회로(1000)는 아날로그-디지털 믹스 필터(1200) 및 전압 제어 발진기(1300)를 포함한다.
뱅뱅 위상 주파수 검출기(1100)는 기준 신호(Fref) 및 피드백 신호(Ffeed)를 수신하고, 수신된 기준 신호(Fref) 및 피드백 신호(Ffeed)의 주파수 및 위상을 비교하여 검출 신호(Fpfd)를 출력한다. 예를 들어, 기준 신호(Fref)가 피드백 신호(Ffeed)보다 앞선 위상을 갖는 경우, 뱅뱅 위상 주파수 검출기(1100)는 로직 하이를 출력한다. 이와 반대로, 기준 신호(Fref)가 피드백 신호(Ffeed)보다 늦은 위상을 갖는 경우, 뱅뱅 위상 주파수 검출기(1100)는 로직 로우를 출력한다. 즉, 뱅뱅 위상 주파수 검출기(1100)는 디지털 신호를 기반으로 검출 신호(Fpfd)를 출력한다.
아날로그-디지털 믹스 필터(1200)는 뱅뱅 위상 주파수 검출기(110)로부터 검출 신호(Fpfd)를 수신하고, 수신된 검출 신호(Fpfd)를 기반으로 제어 신호(Vctrl)를 출력한다. 예시적으로, 제어 신호(Vctrl)는 아날로그 신호일 것이다. 예시적으로, 아날로그-디지털 믹스 필터(1200)는 피드백 신호(Ffeed)를 수신할 수 있다. 수신된 피드백 신호(Ffeed)는 펄스 발생기(1231)로 전송될 수 있다. 아날로그-디지털 믹스 필터(1200)는 디지털 필터(1210, Digital Filter), 1차 델타-시그마 변조기(1220, 1st Order DSM; 1st Order Delta-Sigma Modulator), 및 아날로그 적분기(1230; Analog Integrator)를 포함한다.
디지털 필터(1210)는 뱅뱅 위상 주파수 검출기(1100)로부터 검출 신호(Fpfd)를 수신하여 필터링 동작을 수행할 수 있다. 예를 들어, 디지털 필터(1210)는 수신된 검출 신호(Fpfd)를 필터링하여, 검출 신호(Fpfd)에 포함된 잡음을 제거할 수 있다. 예시적으로, 디지털 필터(1210)는 비례-미분 필터(PD filter; Proportional-Differential filter)로 구성될 수 있다.
1차 델타-시그마 변조기(1220)는 필터링된 검출 신호(Fpfd')를 기반으로 제 1 및 제 2 신호들(Fs1, Fs2)을 출력한다. 예를 들어, 필터링된 검출 신호(Fpfd')가 로직 하이인 경우, 제 1 신호(Fs1)는 로직 하이이고, 제 2 신호(Fs2)는 로직 로우일 것이다. 이와 반대로, 필터링된 검출 신호(Fpfd')가 로직 로우인 경우, 제 1 신호(Fs1)는 로직 로우이고, 제 2 신호(Fs2)는 로직 하이일 것이다.
아날로그 적분기(1230)는 1차 델타-시그마 변조기(1220)로부터 제 1 및 제 2 신호들(Fs1, Fs2)를 수신하여 제어 신호(Vctrl)를 출력한다. 아날로그 적분기(1230)는 펄스 발생기(1231, Pulse Generator) 및 차지 펌프 어레이(1232, Charge Pump Array)를 포함한다. 펄스 발생기(1231)는 피드백 신호(Ffeed)의 상승 에지에서 소정의 펄스폭(Ton)을 갖는 클럭 신호(CLK)를 생성할 있다. 예시적으로, 펄스 발생기(1231)는 제 1 및 제 2 신호들(Fs1, Fs2)이 소정의 펄스폭(Ton)을 갖도록 제 1 및 제 2 신호들(Fs1, Fs2)의 펄스폭을 조절하여 풀업 및 풀다운 신호들(UP, DN)을 출력할 수 있다. 펄스 발생기(1231)의 동작은 도 3 및 도 5를 참조하여 더욱 상세하게 설명된다.
차지 펌프 어레이(1232)는 복수의 차지 펌프들을 포함한다. 차지 펌프 어레이(1232)는 펄스 발생기(1231)로부터 출력된 풀업 및 풀다운 신호들(UP, DN)을 수신하여 제어 신호(Vctrl)를 출력할 수 있다. 예를 들어, 풀업 신호(UP)가 로직 하이인 경우, 차지 펌프 어레이(1232)에 포함된 차지 펌프들 중 어느 하나의 차지 펌프의 풀업 회로가 턴-온되어, 제어 신호(Vctrl)가 소정의 레벨만큼 충전된다. 이와 반대로, 제 풀다운 신호(DN)가 로직 하이인 경우, 차지 펌프 어레이(1232)에 포함된 풀다운 회로들 중 어느 하나가 턴-온되어, 제어 신호(Vctrl)는 소정의 레벨만큼 방전된다. 제어 신호(Vctrl)의 전압 레벨 조정 방법은 도 5를 참조하여 더욱 상세하게 설명된다.
전압 제어 발진기(1300, VCO; Voltage Controlled Ocsilator)는 제어 신호(Vctrl)를 기반으로 출력 신호(Fout)을 출력할 수 있다. 예를 들어, 전압 제어 발진기(1300)는 제어 신호(Vctrl)의 전압 레벨이 높을수록 높은 주파수를 갖는 출력 신호(Fout)를 출력한다. 즉, 전압 제어 발진기(130)는 제어 신호(Vctrl)의 전압과 주파수는 서로 일정 비율로 비례관계를 갖는다. 예시적으로, 전압 제어 발진기(1300)는 자동 주파수 제어 회로(AFC; Automatic Frequency Control)를 포함할 수 있다. 자동 주파수 제어 회로(AFC)는 위상 고정 루프 회로(1000)가 리셋될 경우, 전압 제어 발진기(1300)의 이득 값을 조절하는 동작을 수행할 수 있다. 즉, 자동 주파수 제어 회로는 위상 고정 루프 회로(1000)의 초기 동작시 전압 제어 발진기(1300)의 출력 신호가 일정 주파수를 갖도록 동작한다.
분주기(1400, divider)는 출력 신호(Fout)를 수신하고, 수신된 출력 신호(Fout)의 주파수를 1/n만큼 분주하여 피드백 신호(Ffeed)를 출력한다. 예시적으로, 기준 신호(Fout) 및 출력 신호(Fout)의 목표 주파수를 기반으로 n 값이 결정될 수 있다.
상술된 본 발명의 위상 고정 루프 회로(1000)는 아날로그-디지털 믹스 필터(120)를 통해 전압 제어 발진기(1300)를 제어하여 출력 신호(Fout)의 위상을 동기시켜 일정한 주파수를 갖도록 한다. 따라서, 향상된 성능 및 감소된 비용을 갖는 위상 고정 루프 회로가 제공된다.
도 3은 본 발명의 실시 예에 따른 펄스 발생기(1231)의 동작을 설명하기 위한 회로도이다. 도 3을 참조하면, 펄스 발생기(1231)는 플립플롭(1231a, Flip-Flop), 제 1 내지 제 6 트랜지스터들(T1~T6), 및 캐패시터(Cload)를 포함한다.
플립플롭(1231a)은 피드백 신호(Ffeed)를 수신하여, 클럭신호(CLK)를 출력할 수 있다. 클럭신호(CLK)는 소정의 펄스폭(Ton)을 갖는 신호이다. 예를 들어, 플립플롭(1231a)은 피드백 신호(Ffeed)를 수신할 수 있다. 수신된 피드백 신호(Ffeed)가 로직 하이인 경우, 제 2 및 제 3 트랜지스터들(T2, T3)이 턴-온된다. 이 경우, 캐패시터(Cload)의 충전 전압은 상승한다. 캐패시터(Cload)의 충전 전압이 소정의 레벨 이상이 될 경우, 리셋 신호(RSTB)가 로직 하이가 된다. 플립 플롭(1231a)은 리셋 신호(RSTB)에 응답하여 리셋된다. 이 경우, 제 3 및 제 4 트랜지스터들(T3, T4)이 턴-온되고, 캐패시터(Cload)의 충전 전압은 제 4 내지 제 6 트랜지스터들(T4~T6)을 통해 방전된다. 결과적으로 플립플롭(1231a)은 펄스폭(Ton)을 갖는 클럭신호(CLK)를 출력한다. 클럭신호(CLK)의 펄스폭(Ton)은 수학식 1과 같을 수 있다.
Figure pat00001
수학식 1을 참조하면, Ton은 클럭 신호(CLK)의 펄스폭을 가리킨다. △V는 캐패시터(Cload)의 충전 전압의 변화량을 가리킨다. Cload는 캐패시터(Cload)의 정전 용량값을 가리킨다. I1은 제 1 내지 제 3 트랜지스터들(T1~T3)을 통해 흐르는 전류값을 가리킨다. 예시적으로, 캐패시터(Cload)는 I1으로 충전된다.
도 4는 본 발명의 실시 예에 따른 차지 펌프 어레이(1232)를 보여주는 도면이다. 예시적으로, 도 4에 도시된 차지 펌프 어레이(1232)는 하나의 차지 펌프 구성을 포함한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 차지 펌프 어레이(1232)는 도 4에 도시된 차지 펌프 구성을 복수개 포함할 수 있다.
도 4를 참조하면, 차지 펌프 어레이(1232)는 제 1 내지 제 8 트랜지스터들(M1~M8), 제 1 및 제 2 스위치(S1, S2), 및 전류미러(1232a)를 포함한다. 전류 미러(1232a)는 제 7 및 제 8 트랜지스터들(M7, M8)에 동일한 크기의 전류를 공급한다. 다시 말해서, 제 7 및 제 8 트랜지터들(M7, M8)에 공급되는 게이트 전압들은 서로 동일할 것이다. 제 7 트랜지스터(M7)의 게이트에 공급되는 전압은 제어 신호(Vctrl)이다. 따라서, 제어 신호(Vctrl)는 제 8 트랜지스터(M8)의 게이트에 공급되는 전압(Vcc)과 동일할 것이다.
제 1 트랜지스터(M1)의 드레인은 전원 전압(VDD)에 연결되고, 제 1 트랜지스터(M1)의 소오스는 제 2 트랜지스터(M2)의 드레인과 연결된다. 제 2 트랜지스터(M2)의 소오스는 제 3 트랜지스터(M3)의 드레인 및 제 1 스위치(S1)와 연결된다. 제 3 트랜지스터(M3)의 소오스는 제 4 트랜지스터(M4)의 드레인 및 제 7 트랜지스터(M7)의 게이트와 연결된다. 제 4 트랜지스터(M4)의 소오스는 제 2 스위치(S2) 및 제 5 트랜지스터(M5)의 드레인과 연결된다. 제 5 트랜지스터(M5)의 소오스는 제 6 트랜지스터(M6)의 드레인과 연결된다. 제 1 및 제 2 스위치들(S1, S2)은 풀업 및 풀다운 신호들(UP, DN)에 의해 동작할 수 있다.
제 2 및 제 3 트랜지스터들(M2, M3)은 반전된 풀업 신호(UPb)에 의해 동작한다. 제 4 및 제 5 트랜지스터들(M4, M5)은 풀다운 신호(DN)에 의해 동작한다. 예를 들어, 풀업 신호(UP)가 로직 로우이고, 풀다운 신호(DN)가 로직 하이인 경우, 제 2 및 제 3 트랜지스터들은 턴-오프되고, 제 4 및 제 5 트랜지스터들(M4, M5)은 턴-온된다. 제 4 내지 제 6 트랜지스터들(M4~M6)을 통하여 충전전류(Icp)가 흐르고, 제어 신호(Vctrl)는 소정의 레벨만큼 방전될 것이다. 이 때, 제 1 스위치(S1)는 턴-온되고, 제 2 스위치(S2)는 턴-오프된다. 전류 미러(1232a)는 제 7 및 제 8 트랜지스터들(M7, M8)로 동일한 전류를 공급하므로, 제어 신호(Vctrl) 및 게이트 신호(Vcc)는 서로 동일할 것이다. 다시 말해서, 제 3 트랜지스터(M3)의 드레인-소오스 전압 차이는 0이 된다.
이와 반대로, 풀업 신호(UP)가 로직 하이이고, 풀다운 신호(DN)가 로직 로우인 경우, 제 2 및 제 3 트랜지스터들(M2, M3)은 턴-온되고, 제 4 및 제 5 트랜지스터들(M4, M5)은 턴-오프된다. 이 경우, 제 1 내지 제 3 트랜지스터들(M1~M3)을 통해 충전전류(Icp)가 흐르고, 제어 신호(Vctrl)는 소정의 레벨만큼 충전될 것이다. 이 때, 제 1 스위치(S1)는 턴-오프되고, 제 2 스위치(S2)는 턴-온된다. 이 때, 제 1 스위치(S1)는 턴-오프되고, 제 2 스위치(S2)는 턴-온된다. 전류 미러(1232a)는 제 7 및 제 8 트랜지스터들(M7, M8)로 동일한 전류를 공급하므로, 제어 신호(Vctrl) 및 게이트 신호(Vcc)는 서로 동일할 것이다. 다시 말해서, 제 4 트랜지스터(M4)의 드레인-소오스 전압 차이는 0이 된다.
상술된 각 경우들에 대하여 제 1 또는 제 2 스위치(S1, S2)가 턴-온 또는 턴-오프됨으로서 제 3 및 제 4 트랜지스터들(M3, M4)의 드레인-소오스 전압차은 0이 된다. 다시 말해서, 제어 신호(Vctrl)로부터 누설되는 누설 전류가 줄어들게 된다. 이로 인하여, 제어 신호(Vctrl)의 변화량이 줄어들기 때문에, 제어 신호(Vctrl)의 신뢰도가 향상된다.
도 5는 본 발명의 실시 예에 따른 위상 고정 루프 회로(1000)의 동작을 설명하기 위한 그래프이다. 예시적으로, 도 5의 X축은 시간을 가리킨다.
도 2 및 도 5를 참조하면, 위상 고정 루프 회로(1000)는 클럭 신호(CLK)의 펄스폭(Ton)을 조절하여 제어 신호(Vctrl)를 조절할 수 있다. 예를 들어, 위상 고정 루프 회로(1000)는 소정의 펄스폭(Ton)을 갖는 클럭 신호(CLK)를 생성할 수 있다. 위상 고정 루프 회로(1000)는 검출 신호(Fpfd) 및 클럭 신호(CLK)를 비교하여 풀업 및 풀다운 신호들(UP, DN)을 생성할 수 있다. 풀업 신호(UP)는 차지 펌프 어레이(1232)의 풀업 회로를 제어하는 신호이다. 풀다운 신호(DN)는 차지 펌프 어레이(1232)의 풀다운 회로를 제어하는 신호이다. 즉, 풀업 및 풀다운 신호들(UP, DN)의 펄스폭(Ton)의 시간만큼 제어 신호(Vctrl)가 충전되거나 또는 방전될 것이다.
상술된 본 발명의 실시 예에 따른 위상 고정 루프 회로는 아날로그-디지털 믹스 필터를 사용함으로써, 디지털 위상 고정 루프 회로보다 간단한 구성을 갖는다. 또한, 종래의 PVT 변이에 민감한 디지털 제어 발진기 대신 아날로그-디지털 믹스 필터 및 전압 제어 발진기를 사용함으로써, 위상 고정 루프 회로의 향상된 성능이 제공된다. 따라서, 감소된 비용 및 향상된 성능을 갖는 위상 고정 루프 회로가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000 : 위상 고정 루프 회로
1100 : 뱅뱅 위상 주파수 검출기
1200 : 아날로그-디지털 믹스 필터
1300 : 전압 제어 발진기
1400 : 분주기

Claims (7)

  1. 기준 신호 및 피드백 신호를 수신하고, 상기 기준 신호 및 상기 피드백 신호의 위상차를 검출하여 검출 신호를 출력하는 뱅뱅 위상 주파수 검출기;
    상기 검출 신호를 수신하고, 상기 수신된 검출 신호를 기반으로 제어 신호를 출력하는 아날로그-디지털 믹스 필터;
    상기 제어 신호에 응답하여 출력 신호를 출력하는 전압 제어 발진기; 및
    상기 출력 신호를 1/n만큼 분주하여 상기 피드백 신호를 출력하는 분주기를 포함하고,
    상기 검출 신호는 디지털 신호이고, 상기 제어 신호는 아날로그 신호이고,
    상기 아날로그-디지털 믹스 필터는
    상기 수신된 검출 신호를 필터링하는 디지털 필터;
    상기 필터링된 검출 신호를 기반으로 제 1 및 제 2 신호들을 출력하는 델타-시그마 변조기; 및
    상기 제 1 및 제 2 신호들을 기반으로 제어 신호를 출력하는 아날로그 적분기를 포함하고,
    상기 아날로그 적분기는
    상기 제 1 및 제 2 신호들의 펄스폭을 조절하여 풀업 및 풀다운 신호를 출력하는 펄스 발생기; 및
    복수의 차지 펌프들을 포함하고, 상기 풀업 및 풀다운 신호들을 기반으로 상기 제어 신호를 출력하는 차지펌프 어레이를 포함하는 위상 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 펄스 발생기는
    상기 피드백 신호 및 리셋 신호에 응답하여 클럭 신호를 출력하는 플립플롭;
    상기 클럭 신호에 의해 동작하고, 전원 전압 노드 및 접지 전압 노드 사이에 직렬 연결된 제 1 내지 제 4 트랜지스터들;
    상기 제 2 트랜지스터의 소오스 및 상기 접지 전압 노드 사이에 연결되고, 상기 제 2 내지 제 4 트랜지스터들의 동작에 따라 충방전되는 캐패시터를 포함하고,
    상기 캐패시터의 충전전압을 기반으로 상기 리셋 신호가 결정되는 위상 고정 루프 회로.
  3. 제 2 항에 있어서,
    상기 리셋 신호는 상기 캐패시터 충전전압이 소정의 레벨 이상일 경우, 로직 하이이고, 상기 리셋 신호가 로직 하이인 경우, 상기 플립플롭이 리셋되는 위상 고정 루프 회로.
  4. 제 1 항에 있어서,
    상기 풀업 및 풀다운 신호들 각각은
    상기 차지 펌프 어레이에 포함된 복수의 차지 펌프들의 풀업 회로 및 풀다운 회로를 제어하는 위상 고정 루프 회로.
  5. 제 4 항에 있어서,
    상기 풀업 신호가 로직 하이인 경우, 상기 복수의 차지 펌프들 중 어느 하나의 차지 펌프의 풀업 회로가 턴온되어 상기 제어 신호를 충전하고,
    상기 풀다운 신호가 로직 하이인 경우, 상기 복수의 차지 펌프들 중 어느 하나의 차지 펌프의 풀다운 회로가 턴다운되어 상기 제어 신호를 방전하는 위상 고정 루프 회로.
  6. 제 4 항에 있어서,
    상기 복수의 차지 펌프들 각각은,
    제 1 및 제 2 전류를 생성하는 전류 미러;
    전원 전압 노드 및 접지 전압 노드 사이에 직렬 연결된 제 1 내지 제 4 트랜지스터들;
    상기 제 1 트랜지스터의 소오스 및 상기 전류 미러 사이에 연결된 제 1 스위치;
    상기 제 3 트랜지스터의 드레인 및 상기 전류 미러 사이에 연결된 제 2 스위치;
    상기 전류 미러 및 상기 접지 전압 노드 사이에 연결되고, 상기 제 2 트랜지스터의 소오스와 연결된 게이트를 포함하는 제 5 트랜지스터; 및
    상기 전류 미러 및 상기 접지 전압 노드 사이에 연결되고, 상기 전류 미러와 연결된 게이트를 포함하는 제 6 트랜지스터를 포함하고,
    상기 제 1 및 제 2 전류는 동일한 크기인 위상 고정 루프 회로.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 트랜지스터 및 제 1 스위치는 상기 풀업 신호를 기반으로 동작하고,
    상기 제 3 및 제 4 트랜지스터 및 제 2 스위치는 상기 풀다운 신호를 기반으로 동작하는 위상 고정 루프 회로.
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