CN109586714B - 使用锁相环和锁频环对压控振荡器进行校准以修整其增益 - Google Patents

使用锁相环和锁频环对压控振荡器进行校准以修整其增益 Download PDF

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Abstract

本文公开了使用锁相环和锁频环对压控振荡器进行校准以修整其增益。本文中公开了一种校准用于锁相环的压控振荡器(VCO)的方法。该方法包括在激活锁相环之前以及在激活锁频环之前，引起偏置信号生成电路生成具有用于VCO的固定控制电压的控制信号。该方法继续以激活锁频环，并且调节偏置信号生成电路以在锁频环被激活时校准偏置信号生成电路的跨导。然后去激活锁频环，并且激活锁相环。

Description

使用锁相环和锁频环对压控振荡器进行校准以修整其增益
技术领域
本公开涉及锁定环电路领域，并且特别地涉及用于使用涉及锁频环的校准处理来校准与锁相环一起使用的压控振荡器的技术和电路。
背景技术
诸如锁相环电路等锁定环路电路是无线电、无线和电信技术的基本部件。锁相环(PLL)是生成具有与输入信号的相位有关的相位的输出信号的控制系统。
现在参考图1来描述样本PLL。PLL 50包括可变频率振荡器58(这里是压控振荡器VCO)、分频器60、相位频率检测器(PFD)52、电荷泵54和环路滤波器56。VCO 58生成周期信号Fout，并且分频器60对输出信号Fout的频率进行分频，以产生信号Fdiv。相位频率检测器52将该信号Fdiv的相位与参考周期信号Fref的相位相比较，并且基于该相位比较来生成用于电荷泵54的控制信号UP、DN。当信号Fref的相位超前于信号Fdiv的相位时，控制信号UP被确立为逻辑高电平，而控制信号DN保持在逻辑低电平。相反，当信号Fref的相位滞后于信号Fdiv的相位时，控制信号DN被确立为逻辑高电平，而控制信号UP保持在逻辑低电平。当信号Fref的相位和信号Fdiv的相位匹配时，UP和DN都不会被确立为逻辑高电平。
电荷泵54生成用于VCO 58的控制信号，该控制信号被传递通过环路滤波器56，环路滤波器56提取控制信号的低频内容。VCO 58响应于控制信号而调节输出信号Fout的相位和频率。当UP被确立时电荷泵54增加控制信号的电压，相对于当DN被确立时降低控制信号的电压。本领域技术人员将理解，由于信号Fref的相位不能同时超前和滞后于信号Fdiv的相位，所以相位频率检测器110将不会同时确立UP和DN二者。
除了同步信号之外，PLL 50可以跟踪输入频率，或者它可以生成作为输入频率的倍数(或分数)的频率。
这样的锁相环广泛地用于无线电、电信、计算机和其他电子应用中。它们可以用于向解调信号的电路提供输入，从噪声通信通道恢复信号，生成作为输入频率的倍数(频率合成)的稳定频率，或者在诸如微处理器等数字逻辑电路中分配精确定时的时钟脉冲。由于单个集成电路可以提供完整的锁相环构建块，因此锁相环广泛地用于现代电子设备中，其中输出频率从几赫兹到几千兆赫兹。
在一些情况下，可能期望锁相环能够在宽频带上可操作。为了产生这样的宽带锁相环，通常在环路中采用电荷泵电路来生成被发送到振荡器的控制信号。
如上所述，在一些情况下，PLL可以生成作为输入频率的分数的频率。然而，这样的PLL的带宽可能较低，并且锁定时间可能是不期望的高。此外，这样的设计中的抖动的减少是困难的。
因此，需要进一步开发PLL电路。
发明内容
本文中公开了一种电路，其包括可控振荡器和被配置为生成用于可控振荡器的振荡器控制信号的偏置信号生成电路。该电路还包括：第一偏置校准器，其被配置为控制偏置信号生成电路以便校准由偏置信号生成电路产生的振荡器控制信号的电压；以及第二偏置校准器，其被配置为控制偏置信号生成电路以便校准偏置信号生成电路的跨导。锁相环利用可控振荡器，并且锁频环利用可控振荡器。第一开关选择性地将第一偏置校准器耦合到偏置信号生成电路，并且第二开关选择性地将锁相环耦合到偏置信号生成电路。第一偏置校准器被配置为在第一校准步骤中校准振荡器控制信号的电压，并且在第一校准步骤完成时启用锁频环，从而开始第二校准步骤。第二偏置校准器被配置为在第二校准步骤中校准偏置信号生成电路的跨导，并且在第二校准步骤完成时禁用锁频环并且启用锁相环。第二偏置校准器还被配置为在第一和第二校准步骤期间闭合第一开关并且断开第二开关，并且在第二校准步骤完成时断开第一开关并且闭合第二开关。
可控振荡器可以是压控振荡器。
偏置信号生成电路可以包括第一晶体管，其具有耦合到第一节点的第一导电端子、耦合到第二节点的第二导电端子和由第一偏置校准器偏置的控制端子。偏置信号生成电路还可以包括多个可选择的第二晶体管，每个第二晶体管具有第一导电端子、第二导电端子和在第一开关闭合时要由第一偏置校准器来偏置的控制端子。第二偏置校准器可以被配置为在第二校准步骤中选择性地在第一节点和第二节点之间耦合零个或更多个可选择的第二晶体管。振荡器控制信号可以在第二节点处生成。
第一偏置校准器可以包括具有耦合到电源节点的第一导电端子、耦合到第三节点的第二导电端子以及与其第二导电端子和第一开关耦合的控制端子的晶体管。可配置的电流镜可以耦合在参考电流与第三节点之间，其中可配置的电流镜在电流镜布置中包含多个可选择的晶体管。
第一偏置校准器可以包括：比较器，其具有与可配置的电流镜的输出和参考电压耦合的输入；以及逻辑块，其接收比较器的输出作为输入，并且被配置为在第一校准步骤中选择性地将适当数目的可选择的晶体管耦合至电流镜布置中。
第一偏置校准器可以控制偏置信号生成电路以便校准振荡器控制信号的电压以匹配期望的电压。
第二偏置校准器可以通过调节振荡器控制信号的电流以匹配期望的电流来控制偏置信号生成电路的跨导，从而校准偏置信号生成电路的跨导。
第二偏置校准器可以通过调节振荡器控制信号的电流来控制偏置信号生成电路的跨导，从而校准偏置信号生成电路的跨导。
锁频环可以是数字锁频环。
锁相环可以是模拟锁相环。
锁相环可以包括具有与第二开关耦合的输出的环路滤波器、具有与环路滤波器的输入耦合的输出的电荷泵、以及具有与电荷泵的输入耦合的输出并且具有接收参考时钟和反馈时钟的输入的相位频率检测器。环路分频器可以具有生成反馈时钟的输出。可控振荡器向环路分频器的输入提供输出，并且从偏置信号生成电路接收输入。
第二偏置校准器可以根据在参考频率的窗口中计数的VCO输出频率周期来控制偏置信号生成电路的跨导。
本文中还公开了一种校准用于锁相环的压控振荡器(VCO)的方法。该方法可以包括在激活锁相环之前以及在激活锁频环之前，引起偏置信号生成电路生成具有用于VCO的固定控制电压的控制信号。该方法还可以包括激活锁频环，并且调节偏置信号生成电路以在锁频环被激活时校准偏置信号生成电路的跨导，以及去激活锁频环并且激活锁相环。
校准偏置信号生成电路的跨导可以包括调节控制信号的电流和/或电压。
校准偏置信号生成电路的跨导可以根据在参考频率的窗口中计数的VCO输出频率周期来执行。
校准偏置信号生成电路的跨导可以用于遍及工艺、电压和温度使VCO的增益居中。
本文中还公开了一种电路，其包括具有振荡器的PLL，振荡器生成具有由控制信号设置的频率的输出振荡信号。偏置电路包括：第一电流源，其具有由偏置电压偏置的控制端子；以及第二电流源，其具有通过响应于振荡信号与参考信号的相位比较而生成的控制电压来偏置的控制端子，第一电流源和第二电流源组合被配置为生成控制信号。第一校准电路被配置为校准偏置电压。第二校准电路被配置为校准第二电流源的跨导。
第二校准电路可以通过调节由第二电流源产生的电流来校准偏置信号发生器的跨导。
第二校准电路可以通过调节由第二电流源产生的电压来校准偏置信号发生器的跨导。
第二校准电路可以根据在参考频率的窗口中计数的输出振荡信号的周期来校准偏置信号发生器的跨导。
附图说明
图1是利用电荷泵的通用锁相环的示意性框图。
图2是根据本公开的锁相环以及用于其振荡器的相关联的配置电路的示意性框图。
具体实施方式
下面将描述一个或多个实施例。这些描述的实施例仅是由所附权利要求限定的实现技术的示例。另外，为了提供集中的描述，实际实现的不相关特征可能在说明书中没有描述。
参考图2，现在描述电路100。该电路100利用包括数字锁频环120在内的各种部件来配置要在锁相环操作期间使用的VCO 110。首先，将描述电路100的结构，并且之后将描述电路100的操作。
详细地，电路100包括与任何数目n个NMOS晶体管Nn具有电流镜关系的NMOS晶体管N1。晶体管N1在其漏极处接收参考电流Ibg_ref，并且NMOS晶体管Nn对该电流进行镜像使得其从其漏极被汲取到其源极并且到接地。PMOS晶体管P1的源极耦合到节点103处的电源电压VDD，其漏极在节点101处耦合到晶体管Nn的漏极，并且其栅极耦合到其漏极。电流Ibg_ref是从带隙电路生成的参考电流。
PMOS晶体管P2的源极耦合到节点103处的电压VDD，其漏极耦合到节点105，并且其栅极耦合到节点101处的晶体管P1的栅极(P1+P2形成电流镜)。任何数目的PMOS晶体管Pn具有耦合到节点103处的电压VDD的源极、耦合到节点105的漏极、以及耦合到节点109的栅极。当S1闭合时，开关S1耦合在节点101与节点109之间。Pn与P1和P2具有电流镜关系。节点105耦合到VCO 110。
比较器106的反相端子耦合到参考电压Vbg_ref，其非反相端子耦合到节点101，其输出耦合到数字校准逻辑108的输入。数字校准逻辑108在操作中用于将给定数目的晶体管Nn耦合为与晶体管N1具有电流镜关系，并且通过确立或解除确立Cal1Done信号来启用或禁用比较器106和数字FLL 120。电压Vbg_ref是由带隙电路生成的参考电压。
开关S2耦合在节点109与环路滤波器130之间。环路滤波器130转而耦合到电荷泵132的输出，电荷泵132本身转而耦合到相位频率检测器134的输出。相位频率检测器接收参考时钟信号RefClk以及从环路分频器136输出的反馈时钟信号FdbkClk作为输入。环路分频器136的输出耦合到节点111处的VCO 110。
数字FLL 120的输出耦合到数字校准逻辑122，并且接收参考时钟信号RefClk和由VCO 110输出的信号Vcoclk(具有频率Fvco)作为输入。数字校准逻辑122在操作中用于在节点103与105之间耦合给定数目的晶体管Pn，以驱动开关S1和S2并且启用或禁用环路滤波器130、电荷泵132、PFD 134和环路分频器136。
现在描述电路100的操作。电路100以三种模式操作：第一校准模式、第二校准模式和正常操作模式。在上电时，进入第一校准模式。在第一校准模式中，数字校准逻辑122使开关S2断开，并且使开关S1接通。此外，数字校准逻辑108启用比较器106，并且禁用数字FLL120。比较器106将节点101处的电压与参考电压Vbg_ref相比较，并且将该比较的结果提供给数字校准逻辑108。如果节点101处的电压小于Vbg_ref，则数字校准逻辑108减少接通的晶体管Nn的数目，并且如果节点101处的电压大于Vbg_ref，则数字校准逻辑增加接通的晶体管Nn的数目，其中最终目标是节点101处的电压等于Vbg_ref，而不管工艺和温度变化。因此，节点101处的电压设置晶体管P1和P2以及晶体管Pn的栅极电压。
当节点101处的电压等于Vbg_ref时，第一校准模式完成。数字校准逻辑108在第一校准模式完成时启用数字锁频环120，从而标记进入第二校准模式。在第二校准模式中，数字校准逻辑122保持开关S2断开并且接通S1。环路滤波器130、电荷泵132、PFD 134和环路分频器136保持断开。在节点105处产生用于VCO 110的控制信号CTRL，并且该控制信号CTRL是基于接通的晶体管Nn的数目并且因此节点101处的电压以及P1与P2的比率和接通的Pn的数目。
数字锁频环120接收参考时钟RefClk，将参考时钟RefClk与VCO110时钟Vco相比较，并且然后调节(增加或减少)接通的晶体管Pn的数目，从而增加或减少耦合在节点109与节点105之间的晶体管Pn的数目，并且转而增加或减少用于VCO 110的控制信号CTRL的电流。由于控制信号CTRL的电压由在第二校准模式期间不被调节的节点101处的电压来设置，并且由于控制信号CTRL的电流在第二校准期间被设置，第二校准模式通过耦合在节点109与节点105之间的晶体管Pn的数目来调节由晶体管P2-Pn形成的电路的跨导。特别地，该跨导被调节直到VCO 110的增益居中。
一旦VCO 110的增益居中，则第二校准模式完成，并且数字校准逻辑122确立Cal2Done信号，其用于断开S1和接通S2并且然后激活环路滤波器130、电荷泵132、PFD 134和环路分频器136，从而开始锁相环操作模式。在PLL操作中，环路滤波器130的控制信号输出对所选择的晶体管的栅极进行偏置，以调节用于控制VCO 110的CTRL信号。这里的操作另外关于图1讨论。
以上设计具有各种优点。由于在PLL模式中没有附加电路，没有附加的相位噪声源。此外，由于已经校准了VCO 110的增益，来自VCO 110的噪声被整形，从而减少了相位噪声。此外，抖动被约束，并且VCO 110的开环相位噪声已经得到改善。降低了PLL模式操作的稳定性，同时降低了带宽的变化。由于锁频环120的初始使用，PLL模式中的锁定时间大大降低。
虽然已经关于有限数目的实施例描述了本公开，但是受益于本公开的本领域技术人员将会理解，可以设想出没有脱离如本文中公开的本公开的范围的其他实施例。因此，本公开的范围仅由所附权利要求限制。

Claims (21)

1.一种用于校准的电路，包括：
可控振荡器；
偏置信号生成电路，被配置为生成用于所述可控振荡器的振荡器控制信号；
第一偏置校准器，被配置为控制所述偏置信号生成电路以便校准由所述偏置信号生成电路产生的所述振荡器控制信号的电压；
第二偏置校准器，被配置为控制所述偏置信号生成电路以便校准所述偏置信号生成电路的跨导；
锁相环，利用所述可控振荡器；
锁频环，利用所述可控振荡器；
第一开关，选择性地将所述第一偏置校准器耦合到所述偏置信号生成电路；
第二开关，选择性地将所述锁相环耦合到所述偏置信号生成电路；
其中所述第一偏置校准器被配置为在第一校准步骤中校准所述振荡器控制信号的电压并且在所述第一校准步骤完成时启用所述锁频环，从而开始第二校准步骤；
其中所述第二偏置校准器被配置为在所述第二校准步骤中校准所述偏置信号生成电路的跨导并且在所述第二校准步骤完成时禁用所述锁频环并且启用所述锁相环；
其中所述第二偏置校准器还被配置为在所述第一校准步骤和所述第二校准步骤期间闭合所述第一开关并且断开所述第二开关，并且在所述第二校准步骤完成时断开所述第一开关并且闭合所述第二开关。
2.根据权利要求1所述的电路，其中所述可控振荡器包括压控振荡器。
3.根据权利要求1所述的电路，其中所述偏置信号生成电路包括：
第一晶体管，具有耦合到第一节点的第一导电端子、耦合到第二节点的第二导电端子、和由所述第一偏置校准器偏置的控制端子；
多个可选择的第二晶体管，每个可选择的第二晶体管具有第一导电端子、第二导电端子、和在所述第一开关闭合时要由所述第一偏置校准器来偏置的控制端子；
其中所述第二偏置校准器被配置为在所述第二校准步骤中选择性地在所述第一节点与所述第二节点之间耦合所述可选择的第二晶体管中的零个或更多个可选择的第二晶体管；
其中所述振荡器控制信号在所述第二节点处生成。
4.根据权利要求1所述的电路，其中所述第一偏置校准器包括：
具有耦合到电源节点的第一导电端子、耦合到第三节点的第二导电端子、和与所述第二导电端子和所述第一开关耦合的控制端子的晶体管；
耦合在参考电流与所述第三节点之间的可配置的电流镜，其中所述可配置的电流镜包含电流镜布置中的多个可选择的晶体管。
5.根据权利要求4所述的电路，其中所述第一偏置校准器还包括：
比较器，具有与所述可配置的电流镜的输出和参考电压耦合的输入；
逻辑块，接收所述比较器的输出作为输入，并且被配置为在所述第一校准步骤中选择性地将适当数目的所述可选择的晶体管耦合至所述电流镜布置中。
6.根据权利要求1所述的电路，其中所述第一偏置校准器控制所述偏置信号生成电路以便校准所述振荡器控制信号的电压以匹配期望的电压。
7.根据权利要求1所述的电路，其中所述第二偏置校准器通过调节所述振荡器控制信号的电流以匹配期望的电流来控制所述偏置信号生成电路的跨导，从而校准所述偏置信号生成电路的跨导。
8.根据权利要求1所述的电路，其中所述第二偏置校准器通过调节所述振荡器控制信号的电压来控制所述偏置信号生成电路的跨导，从而校准所述偏置信号生成电路的跨导。
9.根据权利要求1所述的电路，其中所述锁频环包括数字锁频环。
10.根据权利要求1所述的电路，其中所述锁相环包括模拟锁相环。
11.根据权利要求1所述的电路，其中所述锁相环包括：
环路滤波器，具有耦合到所述第二开关的输出；
电荷泵，具有与所述环路滤波器的输入耦合的输出；
相位频率检测器，具有与所述电荷泵的输入耦合的输出，并且具有接收参考时钟和反馈时钟的输入；
环路分频器，具有生成所述反馈时钟的输出；
其中所述可控振荡器向所述环路分频器的输入提供输出并且从所述偏置信号生成电路接收输入。
12.根据权利要求1所述的电路，其中所述第二偏置校准器根据在参考频率的窗口中计数的压控振荡器(VCO)输出频率周期来控制所述偏置信号生成电路的跨导。
13.一种校准用于锁相环的压控振荡器(VCO)的方法，所述方法包括：
在激活所述锁相环之前以及在激活锁频环之前，引起偏置信号生成电路生成用于所述压控振荡器的具有固定控制电压的控制信号；
激活所述锁频环，并且调节所述偏置信号生成电路以在所述锁频环被激活时校准所述偏置信号生成电路的跨导；
去激活所述锁频环并且激活所述锁相环。
14.根据权利要求13所述的方法，其中校准所述偏置信号生成电路的跨导包括调节所述控制信号的电流。
15.根据权利要求13所述的方法，其中校准所述偏置信号生成电路的跨导包括调节所述控制信号的电压。
16.根据权利要求13所述的方法，其中校准所述偏置信号生成电路的跨导根据在参考频率的窗口中计数的压控振荡器输出频率周期来执行。
17.根据权利要求13所述的方法，其中校准所述偏置信号生成电路的跨导用于遍及工艺、电压和温度使所述压控振荡器的增益居中。
18.一种用于校准的电路，包括：
锁相环(PLL)，包括生成具有由控制信号设置的频率的输出振荡信号的振荡器；
偏置信号发生器，包括具有由偏置电压偏置的控制端子的第一电流源以及具有通过响应于所述振荡信号与参考信号的相位比较而生成的控制电压来偏置的控制端子的第二电流源，所述第一电流源和所述第二电流源组合被配置为生成所述控制信号；
第一校准电路，被配置为校准所述偏置电压；以及
第二校准电路，被配置为校准所述偏置信号发生器的跨导。
19.根据权利要求18所述的电路，其中所述第二校准电路通过调节由所述第一电流源和所述第二电流源产生的电流来校准所述偏置信号发生器的跨导。
20.根据权利要求18所述的电路，其中所述第二校准电路通过调节由所述第一电流源和所述第二电流源产生的电压来校准所述偏置信号发生器的跨导。
21.根据权利要求18所述的电路，其中所述第二校准电路根据在参考频率的窗口中计数的所述输出振荡信号的周期来校准所述偏置信号发生器的跨导。
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