WO2010113377A1 - デジタル周波数／位相ロックドループ - Google Patents

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WO2010113377A1
WO2010113377A1 PCT/JP2010/000711 JP2010000711W WO2010113377A1 WO 2010113377 A1 WO2010113377 A1 WO 2010113377A1 JP 2010000711 W JP2010000711 W JP 2010000711W WO 2010113377 A1 WO2010113377 A1 WO 2010113377A1
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digital
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PCT/JP2010/000711
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前田昌克
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パナソニック株式会社
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    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present invention relates to a digital frequency / phase locked loop (FLL: Frequency Locked Loop, PLL: Phase Locked Loop) used in wireless communication devices and the like, and more specifically, a signal error that is a difference between a channel signal and an oscillation frequency.
  • the digital FLL / PLL that converges the oscillation frequency to a desired frequency at high speed based on the above.
  • digitized communication / broadcasting has a purpose of frequently switching channel signal frequencies.
  • a technique using digital FLL / PLL is known as a technique for converging the frequency output from a wireless communication device or the like to the frequency of the channel signal when switching the frequency of the channel signal.
  • FIG. 12 is a diagram showing a digital FLL 900 in the prior art.
  • a digital FLL 900 includes a frequency comparator 910, an FIR filter 920, an IIR filter 930, a digital-analog converter (DAC) 940, a voltage controlled oscillator (VCO) 950, and a frequency-digital converter 960.
  • DAC digital-analog converter
  • VCO voltage controlled oscillator
  • the frequency comparator 910 compares the channel signal D_ref input to the digital FLL 900 with the loopback signal D_vco, and outputs a frequency error signal D_error between the channel signal D_ref and the loopback signal D_vco.
  • the FIR filter 920 and the IIR filter 930 output the control voltage signal D_vtune based on the frequency error D_error output from the frequency comparator 910.
  • the FIR filter 920 includes first to third delay blocks Z ⁇ 1 921 to 923, first and second adders 924 and 925, and a multiplier 926 having a fixed magnification of 1/3.
  • the FIR filter 920 performs moving average processing of the frequency error D_error using the first to third delay blocks Z ⁇ 1 921 to 923.
  • the IIR filter 930 includes first and second multipliers 931 and 933, first and second adders 932 and 934, and a delay block Z ⁇ 1 935.
  • the output of the FIR filter 920 is input to the first multiplier 931 and the first adder 932 of the IIR filter 930.
  • the first multiplier 931 multiplies the output of the FIR filter 920 by the weight coefficient ⁇ .
  • the first adder 932 adds the output of the second multiplier 933 to the output of the FIR filter 920. Note that the second multiplier 933 multiplies the output of the first adder 932 looped back via the delay block Z ⁇ 1 935 by the weighting factor ⁇ .
  • the second adder 934 adds the output of the first multiplier 931 and the output of the first adder 932, and outputs the result to the DAC 940 as the control voltage signal D_vtune.
  • the control voltage signal D_vtune is converted into an analog signal by the DAC 940 and then input to the VCO 950.
  • the VCO 950 controls the oscillation frequency fout oscillated from the VCO 950 based on the input control voltage signal.
  • the oscillation frequency fout generated by the VCO 950 is digitally converted by the frequency-digital converter 960 and fed back to the frequency comparator 910 as a loopback signal D_vco.
  • the digital FLL 900 generates the control voltage signal D_vtune based on the frequency error signal D_error between the channel signal D_ref and the loopback signal D_vco, and further oscillates from the VCO 950 based on the control voltage signal D_vtune.
  • the frequency fout is controlled.
  • FIG. 13 is a diagram showing how the oscillation frequency fout from the VCO 950 of the digital FLL 900 in the prior art converges to a desired frequency.
  • the reference frequency of the channel signal D_ref and the oscillation frequency fout from the VCO 950 are in a steady state at the same frequency f1.
  • the oscillation frequency fout from the VCO 950 does not instantaneously reach a steady state at the frequency f2.
  • the oscillation frequency fout from the VCO 950 converges to the desired frequency f2 while repeating the vibration, and becomes almost steady at time t3.
  • the oscillation frequency fout from the VCO 950 converges to the desired frequency f2 while repeating vibration because the frequency error signal D_error is not instantaneously transmitted due to the group delay of the FIR filter 920 and the IIR filter 930. is there.
  • FIG. 14A is a diagram illustrating a frequency error signal D_error that is an output from the frequency comparator 910, a D_FIR that is an output from the FIR filter 920, and a D_IIR_B that is an output from the first multiplier 931 of the IIR filter 930.
  • FIG. 14B is a diagram illustrating D_IIR_A that is an output from the first adder 932 of the IIR filter 930 and D_IIR_C that is an output from the second multiplier 933 of the IIR filter 930.
  • the timing of the operation of the digital FLL 900 will be described below with reference to FIGS. 14A and 14B.
  • the frequency of D_error rapidly decreases to near-(f1-f2). This is because although the frequency of the channel signal D_ref is switched to f2 at the time t1, the frequency of the oscillation frequency fout does not instantaneously f2.
  • the frequency difference between the channel signal D_ref and the loopback signal D_vco based on the oscillation frequency fout is approximately ⁇ (f1 ⁇ f2), and the frequency comparator 910 outputs a frequency error signal D_error having a frequency of ⁇ (f1 ⁇ f2).
  • the FIR filter 920 outputs D_FIR based on the frequency error D_error output from the frequency comparator 910.
  • D_FIR is delayed from D_error. This is due to the delay characteristic of the FIR filter 920 (first to third delay blocks Z ⁇ 1 921 to 923 and the like).
  • D_FIR is multiplied by the weighting factor ⁇ by the first multiplier 931 of the IIR filter 930 and output as D_IIR_B.
  • the weighting coefficient ⁇ 0.3.
  • D_IIR_A is influenced by the delay characteristic of the FIR filter 920 described above because the output of the second multiplier 933 is added to D_FIR that is the output of the FIR filter 920.
  • D_IIR_C is obtained by looping back the above-described D_IIR_A through the delay block Z ⁇ 1 935 and multiplying it by the weighting factor ⁇ by the second multiplier 933 of the IIR filter 930, so that it further delays from D_IIR_A. ing.
  • the weighting coefficient ⁇ 1.0.
  • Non-Patent Document 1 discloses the related art described above.
  • an object of the present invention is to provide a digital FLL / PLL that can quickly converge an oscillation frequency from a VCO to a desired frequency without setting a damping factor corresponding to each VCO gain. .
  • a digital FLL / PLL controls an oscillation frequency based on a signal error that is a difference between an input channel signal and an output oscillation frequency.
  • a digital frequency / phase locked loop that compares a channel signal with a loopback signal having an oscillation frequency, generates a signal error, and generates a control voltage that determines the oscillation frequency based on the signal error
  • a digital loop filter that controls the oscillation frequency based on the control voltage, a loopback path that outputs the oscillation frequency generated by the VCO to the comparator as a loopback signal, and a signal error generated by the comparator. Monitor and detect that the signal error is within a predetermined range with reference to 0 after switching the channel signal If, and a controller the oscillation frequency of the VCO controls the digital loop filter so that the steady state.
  • control unit monitors the signal error generated by the comparator, and if the absolute value of the signal error is minimized after switching the channel signal, the oscillation frequency of the VCO becomes a steady state.
  • the digital loop filter may be controlled.
  • control unit may monitor a value obtained by averaging the signal error generated by the comparator several times over time. Further, the control unit may control the digital loop filter using a value obtained by averaging the control voltage generated by the digital loop filter over time.
  • control unit may have a function of correcting a delay time generated between input and output of the loopback path.
  • a preferred digital loop filter includes an FIR filter and an IIR filter, and the control unit sets 0 in the delay block of the FIR filter and sets a control voltage generated by the digital loop filter in the delay block of the IIR filter.
  • a preferable loopback path includes a frequency-digital converter that performs analog-digital conversion on the oscillation frequency generated by the VCO.
  • the preferred digital FLL / PLL includes a subband selection circuit that controls selection of a subband in which the VCO oscillates at a desired frequency, and a control voltage generated by the digital loop filter between the digital loop filter and the VCO. And a switch for switching the input with the control voltage from the subband selection circuit.
  • the subband selection circuit fixes the control voltage input to the VCO during the selection of the subband, and after the selection of the subband, The control voltage to be input to the VCO is changed, and the switch switches to the connection between the subband selection circuit and the VCO at the start of subband selection.
  • the switch between the digital loop filter and the VCO It is characterized by switching to connection.
  • the digital FLL / PLL may further include a DAC that performs digital-analog conversion on the control voltage generated by the digital loop filter.
  • the second aspect of the present invention is applied by incorporating the above-described digital FLL / PLL into a wireless communication device or the like.
  • a digital FLL / PLL that can rapidly converge the oscillation frequency from the VCO to a desired frequency is realized by controlling the digital loop filter to a steady state based on the signal error. be able to. That is, according to the present invention, the oscillation frequency from the VCO is not rapidly converged to a desired frequency by adjusting the natural frequency ⁇ n to reduce the damped oscillation period T. For this reason, even if there is a variation in VCO gain, the present invention does not need to correct the damping factor according to each VCO gain, and can oscillate the oscillation frequency from the VCO to a desired frequency at high speed. If the frequency of the channel signal is switched and the steady state is reached in a short time, each device can be put into the sleep mode, so that the current consumption can be reduced.
  • FIG. 1 is a diagram showing a digital FLL 100 according to the first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating how the oscillation frequency fout from the VCO 150 of the digital FLL 100 according to the first embodiment of the present invention converges to a desired frequency.
  • FIG. 3 is a flowchart showing the operation of the control unit 170 of the digital FLL 100 according to the first embodiment of the present invention.
  • 4A is a diagram illustrating a frequency error signal D_error that is an output from the frequency comparator 110, a D_FIR that is an output from the FIR filter 120, and a D_IIR_B that is an output from the first multiplier 131 of the IIR filter 130. .
  • FIG. 1 is a diagram showing a digital FLL 100 according to the first embodiment of the present invention.
  • FIG. 2 is a diagram illustrating how the oscillation frequency fout from the VCO 150 of the digital FLL 100 according to the first embodiment of the present invention converges to a desired frequency
  • FIG. 4B is a diagram illustrating D_IIR_A that is an output from the first adder 132 of the IIR filter 130 and D_IIR_C that is an output from the second multiplier 133 of the IIR filter 130.
  • FIG. 4C is a diagram showing the absolute value of the frequency error signal D_error shown in FIG. 4A.
  • FIG. 4D is a diagram showing the digital FLL 100b according to the first embodiment of the present invention.
  • FIG. 4E is a diagram showing the digital FLL 100c according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a digital FLL 200 according to the second embodiment of the present invention.
  • FIG. 6 is a diagram illustrating how the oscillation frequency fout from the VCO 150 of the digital FLL 200 according to the second embodiment of the present invention converges to a desired frequency.
  • FIG. 7 is a flowchart showing the operation of the digital FLL 200 according to the second embodiment of the present invention.
  • FIG. 8A is a diagram showing the relationship between the control voltage input to VCO 150 and the oscillation frequency when subbands (N ⁇ 1) to (N + 2) are selected.
  • FIG. 8B is a diagram showing a digital FLL 200b according to the second embodiment of the present invention.
  • FIG. 8C is a diagram showing a digital FLL 200c according to the second embodiment of the present invention.
  • FIG. 9A is a diagram showing a digital PLL 300 according to the third embodiment of the present invention.
  • FIG. 9A is a diagram showing a digital PLL 300 according to the third embodiment of the present invention.
  • FIG. 9B is a diagram showing a digital PLL 300b according to the third embodiment of the present invention.
  • FIG. 9C is a diagram showing a digital PLL 300c according to the third embodiment of the present invention.
  • FIG. 10 is a diagram showing a polar modulation circuit 400 according to the fourth embodiment of the present invention.
  • FIG. 11 is a diagram showing a wireless communication device 500 according to the fifth embodiment of the present invention.
  • FIG. 12 is a diagram showing a digital FLL 900 in the prior art.
  • FIG. 13 is a diagram showing how the oscillation frequency fout from the VCO 950 of the digital FLL 900 in the prior art converges to a desired frequency.
  • FIG. 14A is a diagram illustrating a frequency error signal D_error that is an output from the frequency comparator 910, a D_FIR that is an output from the FIR filter 920, and a D_IIR_B that is an output from the first multiplier 931 of the IIR filter 930.
  • FIG. 14B is a diagram illustrating D_IIR_A that is the output from the first adder 932 of the IIR filter 930 and C that is the output from the second multiplier 933 of the IIR filter 930.
  • FIG. 1 is a diagram showing a digital FLL 100 according to the first embodiment of the present invention.
  • the digital FLL 100 includes a frequency comparator 110, an FIR filter 120, an IIR filter 130, a VCO 150, a frequency-digital converter 160, and a control unit 170.
  • the digital FLL 100 according to the first embodiment of the present invention is typically applied as a frequency synthesizer.
  • the frequency comparator 110 compares the channel signal D_ref input to the digital FLL 100 with the loopback signal D_vco, and outputs a frequency error signal D_error between the channel signal D_ref and the loopback signal D_vco.
  • the FIR filter 120 and the IIR filter 130 output a control voltage signal D_vtune based on the frequency error D_error output from the frequency comparator 110.
  • the FIR filter 120 includes first to third delay blocks Z ⁇ 1 121 to 123, first and second adders 124 and 125, and a multiplier 126 having a fixed magnification of 1/3.
  • the FIR filter 120 performs moving average processing of the frequency error D_error using the first to third delay blocks Z ⁇ 1 121 to 123.
  • the IIR filter 130 includes first and second multipliers 131 and 133, first and second adders 132 and 134, and a delay block Z ⁇ 1 135.
  • the output of the FIR filter 120 is input to the first multiplier 131 and the first adder 132 of the IIR filter 130.
  • the first multiplier 131 multiplies the output of the FIR filter 120 by the weight coefficient ⁇ .
  • the first adder 132 adds the output of the second multiplier 133 to the output of the FIR filter 120. Note that the second multiplier 133 multiplies the output of the first adder 132 looped back through the delay block Z ⁇ 1 135 by the weighting factor ⁇ .
  • the second adder 134 adds the output of the first multiplier 131 and the output of the first adder 132, and outputs the result as a control voltage signal D_vtune.
  • the control voltage signal D_vtune is input to the VCO 150.
  • the VCO 150 controls the oscillation frequency fout oscillated from the VCO 150 based on the input control voltage signal.
  • a frequency-digital converter 160 is provided in a loopback path for looping back the oscillation frequency fout generated by the VCO 150 to the frequency comparator 110.
  • the oscillation frequency fout generated by the VCO 150 is digitally converted by the frequency-digital converter 160 and fed back to the frequency comparator 110 as a loopback signal D_vco.
  • the digital FLL 100 generates the control voltage signal D_vtune based on the frequency error signal D_error between the channel signal D_ref and the loopback signal D_vco, and further oscillates from the VCO 150 based on the control voltage signal D_vtune.
  • the frequency fout is controlled.
  • the configuration and operation of the digital FLL 100 so far are the same as the configuration and operation of the digital FLL 900 in the prior art.
  • the digital FLL 100 according to the first embodiment of the present invention further includes a control unit 170.
  • the difference between the digital FLL 100 according to the first embodiment of the present invention and the conventional digital FLL 900 will be described in detail while describing the operation of the control unit 170.
  • FIG. 2 is a diagram showing how the oscillation frequency fout from the VCO 150 of the digital FLL 100 according to the first embodiment of the present invention converges to a desired frequency.
  • the reference frequency of the channel signal D_ref and the oscillation frequency fout from the VCO 150 are in a steady state at the same frequency f1.
  • the oscillation frequency fout from the VCO 150 does not instantaneously reach a steady state at the frequency f2, but the oscillation frequency fout from the VCO 150 is between time t2 and t3. Instead of converging to the desired frequency f2 while repeating the vibration as shown in FIG. 13, it is almost steady at the desired frequency f2 at time t2. This is because the control unit 170 controls the FIR filter 120 and the IIR filter 130 based on the frequency error signal D_error at time t2.
  • FIG. 3 is a flowchart showing the operation of the control unit 170 of the digital FLL 100 according to the first embodiment of the present invention.
  • 4A shows a frequency error signal D_error that is an output from the frequency comparator 110, a D_FIR that is an output from the FIR filter 120, and a D_IIR_B that is an output from the first multiplier 131 of the IIR filter 130. It is.
  • FIG. 4B is a diagram illustrating D_IIR_A that is an output from the first adder 132 of the IIR filter 130 and D_IIR_C that is an output from the second multiplier 133 of the IIR filter 130.
  • the operation timing of the digital FLL 100 will be described below with reference to FIGS. 3, 4A, and 4B.
  • the frequency error signals D_error, D_FIR, and D_IIR_B are 0 in the steady state, and in FIG.
  • the frequency of D_IIR_C is a steady state at f1. This is the same as the steady state shown in FIGS. 14A and 14B.
  • step S101 the control unit 170 monitors the frequency error signal D_error which is an output from the frequency comparator 110. When the frequency error signal D_error does not satisfy the predetermined condition, the control unit 170 continues to monitor the frequency error signal D_error (No in step S102). Note that, during time t1 to t2, in FIG. 4A, D_error, D_FIR, and D_IIR_B show the same characteristics as FIG. 14A, and in FIG. 4B, D_IIR_A and D_IIR_C show the same characteristics as FIG. 14B. .
  • step S103 the control unit 170 acquires the control voltage signal D_vtune that is an output from the IIR filter 130, and proceeds to the process of step S104.
  • control unit 170 can determine whether or not the frequency error signal D_error satisfies a predetermined condition based on whether or not the frequency error signal D_error is zero. That is, when the frequency error signal D_error is not 0 as between the times t1 and t2 in FIG. 2, the control unit 170 continues to monitor the frequency error signal D_error (No in step S102). When the controller 170 starts monitoring the frequency error signal D_error and detects that the frequency error signal D_error becomes 0 (eg, at time t2 in FIG. 4A), the process proceeds to step S103 (in step S102). Yes).
  • the controller 170 may detect whether or not the frequency error signal D_error satisfies a predetermined condition based on whether or not the frequency error signal D_error is within a predetermined range with reference to 0.
  • the predetermined range based on 0 is preferably close to 0.
  • the control unit 170 starts monitoring the frequency error signal D_error and then detects that the frequency error signal D_error is within a predetermined range with reference to 0, the control unit 170 proceeds to step S103 (step S103). Yes in S102). This is to ensure that the operation proceeds after step S103 even if the frequency error signal D_error does not become zero completely for the convenience of digital signal processing.
  • the control unit 170 may detect whether or not the frequency error signal D_error satisfies a predetermined condition based on whether or not the absolute value of the frequency error signal D_error is minimized.
  • FIG. 4C is a diagram showing the absolute value of the frequency error signal D_error shown in FIG. 4A.
  • FIG. 4C shows an example in which the absolute value of the frequency error signal D_error becomes minimum at time t2. If the control unit 170 starts monitoring the frequency error signal D_error and then detects that the absolute value of the frequency error signal D_error is minimized (for example, at time t2 in FIG. 4C), the control unit 170 proceeds to step S103. (Yes in step S102).
  • step S104 the control unit 170 sets 0 to the first to third delay blocks Z ⁇ 1 121 to 123 of the FIR filter 120, and the control voltage acquired in step S103 to the delay block Z ⁇ 1 135 of the IIR filter 130.
  • the FIR filter 120 and the IIR filter 130 of the digital FLL 100 according to the first embodiment of the present invention are compared with the FIR filter 920 and the IIR filter 930 of the digital FLL 900 according to the related art.
  • the control unit 170 sets 0 to the first to third delay blocks Z -1 121 to 123 of the FIR filter 120, and the control voltage signal acquired in step S103 to the delay block Z -1 135 of the IIR filter 130.
  • D_vtune at time t2
  • the FIR filter 120 and the IIR filter 130 of the digital FLL 100 according to the first embodiment of the present invention are changed at the time t3 of the FIR filter 920 and the IIR filter 930 of the conventional digital FLL 900. It is in a state (see FIG. 13).
  • the oscillation frequency fout from the VCO 150 of the digital FLL 100 according to the first embodiment of the present invention converges to the desired frequency f2 while repeating the vibration shown in FIG. 13 between times t2 and t3. Instead, it is almost steady at the desired frequency f2 at time t2.
  • the control unit 170 sets the digital loop filter in a steady state (see FIG. 13 (time t3 state), the oscillation frequency fout from the VCO 150 can be converged to a desired frequency at high speed.
  • each device since the frequency of the channel signal is switched and the steady state is reached in a short time, each device can be put into the sleep mode and the consumption current can be reduced.
  • the digital FLL 100 may operate as follows, for example.
  • the control unit 170 monitors the frequency error signal D_error that is an output from the frequency comparator 110.
  • the controller 170 may use a value obtained by averaging the frequency error signal D_error over time multiple times for monitoring the frequency error signal D_error. Accordingly, the control unit 170 can reduce the influence of the noise component included in the frequency error signal D_error when monitoring the frequency error signal D_error.
  • control unit 170 may use a value obtained by averaging the control voltage signal D_vtune multiple times over time to obtain the control voltage signal D_vtune. Accordingly, the control unit 170 can reduce the influence of the noise component included in the control voltage signal D_vtune when acquiring the control voltage signal D_vtune.
  • control unit 170 sets a value in which the influence of the noise component is reduced in step S104. be able to.
  • the digital FLL circuit 100 may be configured to further include at least one of an averaging unit 180 and an averaging unit 190, for example, as in the digital FLL 100b illustrated in FIG. 4D.
  • the averaging unit 180 calculates a value obtained by averaging the frequency error signal D_error output from the frequency comparator 110 over time, and outputs the averaged value to the control unit 170.
  • the averaging unit 190 calculates a value obtained by averaging the control voltage signal D_vtune over time multiple times, and outputs the calculated value to the control unit 170.
  • step S102 in order to reduce the influence of noise components, it is effective to calculate a value obtained by averaging the frequency error signal D_error and the control voltage signal D_vtune over time.
  • the timing for determining whether or not the predetermined condition is satisfied in step S102 is different from the timing for acquiring the control voltage signal D_vtune in step S103, the effect of the present invention is reduced. For this reason, it is desirable that the frequency error signal D_error and the control voltage signal D_vtune are time-averaged to the same extent.
  • control unit 170 has a function of correcting a delay time generated between input and output of the loopback path.
  • the digital FLL 100 may be configured to further include a DAC 140 like the digital FLL 100c shown in FIG. 4E.
  • the DAC 140 performs digital-analog conversion on the control voltage signal D_vtune generated by the IIR filter 130 and outputs it to the VCO 150.
  • the digital FLL 100 according to the first embodiment of the present invention may be applied to a frequency modulation circuit in addition to the frequency synthesizer.
  • the frequency modulation circuit modulates the frequency of the input modulation signal and outputs it as a frequency modulation signal.
  • FIG. 5 is a diagram showing a digital FLL 200 according to the second embodiment of the present invention.
  • a digital FLL 200 includes a frequency comparator 110, an FIR filter 120, an IIR filter 130, a VCO 150, a frequency-digital converter 160, a control unit 170, a switch 210, and a subband selection circuit 220. Is provided.
  • the digital FLL 200 according to the second embodiment of the present invention includes a switch 210 between the IIR filter 130 and the VCO 150, and a subband selection circuit 220 that selects a subband.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals and detailed description thereof is omitted, and this embodiment is different from the digital FLL 100 according to the first embodiment of the present invention. The point will be described in detail.
  • FIG. 6 is a diagram illustrating how the oscillation frequency fout from the VCO 150 of the digital FLL 200 according to the second embodiment of the present invention converges to a desired frequency.
  • the reference frequency of the channel signal D_ref and the oscillation frequency fout from the VCO 150 are in a steady state at the same frequency f1.
  • the oscillation frequency fout from the VCO 150 does not instantaneously reach a steady state at the frequency f2, and the oscillation frequency fout from the VCO 150 becomes the desired frequency f2 at time t2a. It is almost steady state.
  • the digital FLL 200 performs subband selection between times t1 and t1a, and varies the control voltage to the VCO 150 between times t1a and t2a to bring the frequency error signal D_error closer to zero.
  • FIG. 7 is a flowchart showing the operation of the digital FLL 200 according to the second embodiment of the present invention.
  • the digital FLL 200 starts processing to rapidly converge the oscillation frequency fout from the VCO 150 to a desired frequency. Thereafter, the digital FLL 200 executes steps S201 to S210 in order.
  • step S201 the digital FLL 200 switches the input terminal of the switch 210 to the terminal A side, and connects the subband selection circuit 220 and the VCO 150.
  • step S202 the lower bits output from the subband selection circuit 220 are fixed.
  • step S201 and S202 the lower bits output from the subband selection circuit 220 are input to the VCO 150 as a control voltage signal via the switch 210. Since the lower bits output from the subband selection circuit 220 in step S202 are fixed, the control voltage signal input to the VCO 150 is also fixed.
  • step S203 by changing the upper bits output from the subband selection circuit 220, the subband selection is performed while changing the subband setting.
  • FIG. 8A is a diagram showing the relationship between the control voltage input to VCO 150 and the oscillation frequency when subbands (N ⁇ 1) to (N + 2) are selected.
  • the control voltage input to the VCO 150 is fixed and the subband selection is performed.
  • the control voltage input to the VCO 150 is fixed to Vo, and the upper bit output from the subband selection circuit 220 is changed to change the subband setting while changing the desired frequency f2 to the oscillation frequency.
  • Search for a subband As a subband search method, for example, there is a binary search method.
  • the subband setting is repeatedly changed (No in step S204), and as shown in FIG. 8A, FN ⁇ f2 ⁇ F (N + 1) ) Is selected (Yes in step S204, time t1a in FIG. 6).
  • step S205 after the subband selection is completed (Yes in step S204), the upper bits output from the subband selection circuit 220 are fixed.
  • step S206 the control voltage input to the VCO 150 is changed by changing the lower bits output from the subband selection circuit 220.
  • the VCO 150 controls the oscillation frequency fout oscillated from the VCO 150 based on the input control voltage signal.
  • the oscillation frequency fout oscillated from the VCO 150 is input to the frequency comparator 110 as a loopback signal D_vco via the frequency-digital converter 160.
  • the frequency comparator 110 compares the channel signal D_ref and the loopback signal D_vco, and outputs a frequency error signal D_error between the channel signal D_ref and the loopback signal D_vco.
  • the controller 170 monitors the frequency error signal D_error in the same manner as described in the first embodiment of the present invention.
  • the frequency error signal D_error does not satisfy the predetermined condition, the lower bit output from the subband selection circuit 220 is changed, and the frequency error signal D_error is brought close to 0 (No in step S207).
  • step S208 When the frequency error signal D_error satisfies the predetermined condition, that is, when the control unit 170 detects that the frequency error signal D_error satisfies the predetermined condition, the process proceeds to step S208 (Yes in step S207).
  • the controller 170 can determine whether or not the wave number error signal D_error satisfies a predetermined condition as in the first embodiment. For example, when the frequency error signal D_error is not 0 (between times t1a and t2a in FIG. 6), the control unit 170 changes the lower bits output from the subband selection circuit 220 and brings the frequency error signal D_error closer to 0. (No in step S207). When the frequency error signal D_error becomes 0 (time t2a in FIG. 6), that is, when the control unit 170 detects that the frequency error signal D_error becomes 0, the process proceeds to step S208 (Yes in step S207).
  • control unit 170 determines whether the wave number error signal D_error satisfies a predetermined condition, whether the frequency error signal D_error is within a predetermined range based on 0, or the absolute value of the frequency error signal D_error. You may detect by whether it becomes minimum.
  • step S208 the control unit 170 acquires the control voltage signal D_vtune that is an output from the IIR filter 130, and proceeds to the process of step S209.
  • step S209 the control unit 170 sets 0 to the first to third delay blocks Z ⁇ 1 121 to 123 of the FIR filter 120, and the control voltage acquired in step S103 to the delay block Z ⁇ 1 135 of the IIR filter 130. Set the signal D_vtune.
  • step S210 the digital FLL 200 switches the input terminal of the switch 210 to the terminal B side, and connects the IIR filter 130 and the VCO 150.
  • the control voltage input to the VCO 150 is varied in order to bring the frequency error signal D_error closer to 0. .
  • the control unit 170 controls the digital loop filter to a steady state (state at time t3 in FIG. 13), so that the oscillation frequency fout from the VCO 150 is desired. Can be converged at a high speed.
  • each device since the frequency of the channel signal is switched and the steady state is reached in a short time, each device can be put into the sleep mode and the consumption current can be reduced.
  • the digital FLL circuit 200 further includes at least one of an averaging unit 180 and an averaging unit 190 as in the digital FLL 200b shown in FIG. 8B. It may be.
  • the averaging unit 180 calculates a value obtained by averaging the frequency error signal D_error output from the frequency comparator 110 over time, and outputs the averaged value to the control unit 170.
  • the averaging unit 190 calculates a value obtained by averaging the control voltage signal D_vtune over time multiple times, and outputs the calculated value to the control unit 170.
  • the digital FLL 200 may further include a DAC 140 between the switch 210 and the VCO 150 as in the digital FLL 200c illustrated in FIG. 8C.
  • the digital FLL 200b includes the DAC 140, operations different from those in FIG. 7 will be described.
  • step S201 the digital FLL 200b switches the input terminal of the switch 210 to the terminal A side, and connects the subband selection circuit 220 and the DAC 140.
  • step S201 and step S202 the lower bits output from the subband selection circuit 220 are input to the DAC 140 via the switch 210.
  • the signal input to the DAC 140 is converted into an analog signal by the DAC 140 and then input to the VCO 150 as a control voltage signal.
  • the digital FLLs 100 and 200 described in the first and second embodiments of the present invention can be applied to a digital PLL used for a wireless communication device or the like.
  • FIG. 9A is a diagram showing a digital PLL 300 according to the third embodiment of the present invention.
  • the digital PLL 300 includes a phase comparator 310, an FIR filter 120, an IIR filter 130, a VCO 150, and a control unit 170.
  • the digital PLL 300 according to the third embodiment of the present invention includes a phase comparator 310 instead of the frequency comparator 110, and does not include the frequency-digital converter 160.
  • the oscillation frequency output from the VCO 150 is directly input to the phase comparator 310 as a loopback signal.
  • the phase comparator 310 compares the channel signal D_ref with the loopback signal and outputs a phase error signal D_error between the channel signal D_ref and the loopback signal.
  • a DAC is typically provided in a loopback path for looping back the oscillation frequency fout generated by the VCO 150 to the phase comparator 310.
  • Other processes are the same as those of the digital FLL 100 according to the first embodiment of the present invention shown in FIG. 1, and it goes without saying that the same effects can be obtained.
  • the digital PLL circuit 300 further includes at least one of an averaging unit 180 and an averaging unit 190 as in the digital FLL 300b illustrated in FIG. 9B. It may be.
  • the digital FLL 200 according to the third embodiment may further include a DAC 140 between the switch 210 and the VCO 150 as in the digital FLL 300c illustrated in FIG. 9C.
  • FIG. 10 is a diagram showing a polar modulation circuit 400 according to the fourth embodiment of the present invention.
  • the polar modulation circuit 400 includes a signal generation unit 410, a phase modulator 420, a regulator 430, and a power amplifier 440.
  • the signal generation unit 410 generates an amplitude signal and a phase signal.
  • the amplitude signal is input to the regulator 430.
  • the regulator 430 is supplied with a DC voltage from a power supply terminal.
  • the regulator 430 supplies the voltage Vcc controlled according to the input amplitude signal to the power amplifier 440.
  • the regulator 430 supplies a voltage Vcc proportional to the magnitude of the input amplitude signal to the power amplifier 440.
  • the phase signal generated by the signal generation unit 410 is input to the phase modulator 420.
  • the phase modulator 420 modulates the phase signal and outputs a phase modulation signal.
  • the power amplifier 440 amplifies the phase modulation signal with the voltage Vcc supplied from the regulator 430.
  • the signal Vout amplified by the power amplifier 440 is output as a transmission signal from the output terminal.
  • the digital FLL / PLL of the present invention can be incorporated as a modulator used in the phase converter 420 of the polar modulation circuit 400.
  • FIG. 11 is a diagram showing a wireless communication device 500 according to the fifth embodiment of the present invention.
  • a wireless communication device 500 includes an antenna 510, a power amplifier 520, a modulator 530, a switch 540, a low noise amplifier 550, a demodulator 560, and the digital FLL / PLL 570 of the present invention.
  • the modulator 530 When transmitting a radio signal, the modulator 530 modulates a desired high-frequency signal output from the digital FLL / PLL 570 with a baseband modulation signal and outputs the modulated signal.
  • the high frequency modulation signal output from the modulator 530 is amplified by the power amplifier 520 and radiated from the antenna 510 via the switch 540.
  • the high frequency modulation signal received from the antenna 510 is input to the low noise amplifier 550 via the switch 540 and amplified, and then input to the demodulator 560.
  • the demodulator 560 demodulates the input high frequency modulation signal into a baseband modulation signal using the high frequency signal output from the digital FLL / PLL 570.
  • a plurality of digital FLL / PLLs 570 may be used on the transmission side and the reception side.
  • the digital FLL / PLL 570 may also serve as a modulator.
  • the present invention can be used for wireless communication devices and the like, and is particularly useful when it is desired to rapidly converge the VCO oscillation frequency to a desired frequency.

Abstract

　個々のＶＣＯゲインに応じたダンピングファクタを設定しなくても、ＶＣＯからの発振周波数を所望の周波数に高速に収束可能なデジタルＦＬＬ／ＰＬＬを提供する。　本発明のデジタルＦＬＬ／ＰＬＬは、チャンネル信号と発振周波数を有するループバック信号とを比較し、信号誤差を生成する比較器と、信号誤差に基づいて発振周波数を決定する制御電圧を生成するデジタルループフィルタと、制御電圧に基づいて発振周波数を制御するＶＣＯと、ＶＣＯによって生成された発振周波数をループバック信号として比較器に出力するループバック経路と、信号誤差を監視し、チャンネル信号を切り替えてから信号誤差が所定条件を満たすことを検知した場合、ＶＣＯの発振周波数が定常状態になるようにデジタルループフィルタを制御する制御部とを備える。

Description

デジタル周波数／位相ロックドループ
　本発明は、無線通信機器等に用いられるデジタル周波数／位相ロックドループ（ＦＬＬ：Ｆｒｅｑｕｅｎｃｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ、ＰＬＬ：Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）に関し、より特定的には、チャンネル信号と発振周波数との差分である信号誤差に基づいて、当該発振周波数を所望の周波数に高速に収束させるデジタルＦＬＬ／ＰＬＬに関する。
　最近、無線ＬＡＮ、第三世代携帯電話、及びデジタル放送等の技術に伴い、デジタル化された通信／放送では、チャンネル信号の周波数を頻繁に切り替える用途がある。このようにチャンネル信号の周波数を切り替える際、無線通信機器等から出力される周波数を当該チャンネル信号の周波数に収束させる手法として、デジタルＦＬＬ／ＰＬＬを用いた技術が知られている。
　図１２は、従来技術におけるデジタルＦＬＬ９００を示す図である。図１２において、デジタルＦＬＬ９００は、周波数比較器９１０と、ＦＩＲフィルタ９２０と、ＩＩＲフィルタ９３０と、デジタル－アナログ変換器（ＤＡＣ）９４０と、電圧制御発振器（ＶＣＯ）９５０と、周波数－デジタル変換器９６０とを備える。
　周波数比較器９１０は、デジタルＦＬＬ９００に入力されたチャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０は、周波数比較器９１０から出力された周波数誤差Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを出力する。
　ここで、ＦＩＲフィルタ９２０は、第１～３の遅延ブロックＺ-1９２１～９２３と、第１及び第２の加算器９２４及び９２５と、固定倍率１／３の乗算器９２６とを備える。ＦＩＲフィルタ９２０は、第１～３の遅延ブロックＺ-1９２１～９２３を用いて、周波数誤差Ｄ＿ｅｒｒｏｒの移動平均処理を行う。また、ＩＩＲフィルタ９３０は、第１及び第２の乗算器９３１及び９３３と、第１及び第２の加算器９３２及び９３４と、遅延ブロックＺ-1９３５とを備える。ＦＩＲフィルタ９２０の出力は、ＩＩＲフィルタ９３０の第１の乗算器９３１及び第１の加算器９３２に入力される。第１の乗算器９３１は、ＦＩＲフィルタ９２０の出力を重み係数βで乗算する。第１の加算器９３２は、ＦＩＲフィルタ９２０の出力に第２の乗算器９３３の出力を加算する。なお、第２の乗算器９３３は、遅延ブロックＺ-1９３５を介してループバックされた第１の加算器９３２の出力を重み係数αで乗算している。第２の加算器９３４は、第１の乗算器９３１の出力及び第１の加算器９３２の出力を加算し、制御電圧信号Ｄ＿ｖｔｕｎｅとしてＤＡＣ９４０に出力する。
　制御電圧信号Ｄ＿ｖｔｕｎｅは、ＤＡＣ９４０によってアナログ変換された後、ＶＣＯ９５０に入力される。ＶＣＯ９５０は、入力された制御電圧信号に基づいて、ＶＣＯ９５０から発振される発振周波数ｆｏｕｔを制御する。ＶＣＯ９５０によって生成された発振周波数ｆｏｕｔは、周波数－デジタル変換器９６０によってデジタル変換され、ループバック信号Ｄ＿ｖｃｏとして周波数比較器９１０に帰還する。
　このように、デジタルＦＬＬ９００は、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを生成し、さらに、制御電圧信号Ｄ＿ｖｔｕｎｅに基づいて、ＶＣＯ９５０から発振される発振周波数ｆｏｕｔを制御している。
　図１３は、従来技術におけるデジタルＦＬＬ９００のＶＣＯ９５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。図１３において、時刻ｔ０～ｔ１の間、チャンネル信号Ｄ＿ｒｅｆの基準周波数とＶＣＯ９５０からの発振周波数ｆｏｕｔとは同一周波数ｆ１で定常状態となっている。
　時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＶＣＯ９５０からの発振周波数ｆｏｕｔは瞬時に周波数ｆ２で定常状態にならない。ＶＣＯ９５０からの発振周波数ｆｏｕｔは、振動を繰り返しながら、所望の周波数ｆ２に収束し、時刻ｔ３でほぼ定常状態になる。
　このように、ＶＣＯ９５０からの発振周波数ｆｏｕｔが、振動を繰り返しながら、所望の周波数ｆ２に収束するのは、ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０の郡遅延によって、周波数誤差信号Ｄ＿ｅｒｒｏｒが瞬時に伝達されないためである。
　図１４Ａは、周波数比較器９１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ９２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ９３０の第１の乗算器９３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。図１４Ｂは、ＩＩＲフィルタ９３０の第１の加算器９３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ９３０の第２の乗算器９３３からの出力であるＤ＿ＩＩＲ＿Ｃを示す図である。図１４Ａ及びＢを参照しながら、以下に、デジタルＦＬＬ９００の動作のタイミングを説明する。
　ＶＣＯ９５０からの発振周波数ｆｏｕｔが周波数ｆ１で定常状態である時刻ｔ０～ｔ１の間、図１４Ａにおいて、周波数誤差信号Ｄ＿ｅｒｒｏｒ、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂの周波数は０で定常状態であり、図１４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃの周波数はｆ１で定常状態である。
　ここで、時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、図１４Ａにおいて、Ｄ＿ｅｒｒｏｒの周波数は－（ｆ１－ｆ２）近傍まで急激に下降している。これは、時刻ｔ１においてチャンネル信号Ｄ＿ｒｅｆの周波数がｆ２に切り替わったものの、発振周波数ｆｏｕｔの周波数は瞬時にｆ２とならないためである。チャンネル信号Ｄ＿ｒｅｆと、発振周波数ｆｏｕｔに基づくループバック信号Ｄ＿ｖｃｏとの周波数の差分が、おおよそ－（ｆ１－ｆ２）となり、周波数比較器９１０は周波数が－（ｆ１－ｆ２）の周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。
　そして、ＦＩＲフィルタ９２０は、周波数比較器９１０から出力された周波数誤差Ｄ＿ｅｒｒｏｒに基づいて、Ｄ＿ＦＩＲを出力する。図１４Ａにおいて、Ｄ＿ＦＩＲは、Ｄ＿ｅｒｒｏｒから遅延している。これは、ＦＩＲフィルタ９２０の遅延特性（第１～３の遅延ブロックＺ-1９２１～９２３等）によるものである。さらに、Ｄ＿ＦＩＲは、ＩＩＲフィルタ９３０の第１の乗算器９３１によって重み係数βで乗算され、Ｄ＿ＩＩＲ＿Ｂとして出力される。なお、ここでは重み係数β＝０．３としている。
　また、時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、図１４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａの周波数は時刻ｔ１から少し遅れてｆ１からｆ２へ降下している。これは、Ｄ＿ＩＩＲ＿Ａは、ＦＩＲフィルタ９２０の出力であるＤ＿ＦＩＲに第２の乗算器９３３の出力を加算するため、上述したＦＩＲフィルタ９２０の遅延特性による影響を受けるためである。そして、Ｄ＿ＩＩＲ＿Ｃは、上述したＤ＿ＩＩＲ＿Ａを遅延ブロックＺ-1９３５を介してループバックし、ＩＩＲフィルタ９３０の第２の乗算器９３３によって重み係数αで乗算されたものであるため、Ｄ＿ＩＩＲ＿Ａからさらに遅延している。なお、ここでは重み係数α＝１．０としている。
　このように、デジタルＦＬＬ９００によれば、時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０の郡遅延によって周波数誤差信号Ｄ＿ｅｒｒｏｒが瞬時に伝達されず、ＶＣＯ９５０からの発振周波数ｆｏｕｔは、一定の減衰振動周期Ｔ（＝１／ωｎ（ωｎ：自然周波数））で振動を繰り返しながら、所望の周波数ｆ２に収束する。つまり、デジタルＦＬＬ９００では、ＶＣＯ９５０からの発振周波数ｆｏｕｔが所望の周波数ｆ２に収束するまでに一定の時間（時刻ｔ３－ｔ１）がかかってしまう。上述した従来技術に関しては、例えば、非特許文献１に開示されている。
ディーンバネルジー（Ｄｅａｎ　Ｂａｎｅｒｊｅｅ）　"ピーエルエル　パフォーマンス　シミュレーション　アンド　デザイン　フォースエディション（ＰＬＬ　Ｐｅｒｆｏｒｍａｎｃｅ，Ｓｉｍｕｌａｔｉｏｎ，ａｎｄ　Ｄｅｓｉｇｎ　４ｔｈ　Ｅｄｉｔｉｏｎ）"、［ｏｎｌｉｎｅ］、［平成２１年１月２８日検索］、インターネット〈http://www.national.com/appinfo/wireless/files/deansbook4.pdf〉
　ここで、チャンネル信号Ｄ＿ｒｅｆの周波数を切り替える時のみ、デジタルフィルタ（ＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０）を軽くすることによって自然周波数ωｎを大きくすれば、減衰振動周期Ｔが小さくなるため、ＶＣＯ９５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させることができる。
　しかしながら、ＶＣＯゲインのバラツキがある場合、個々のＶＣＯゲインに応じたダンピングファクタを設定することによって自然周波数ωｎを調整する必要がある。つまり、個々のＶＣＯゲインの実測値を用いて適切にダンピングファクタを補正しないと、所望の自然周波数ωｎが得られないため、ＶＣＯからの発振周波数を所望の周波数に収束させる際、その高速化の効果が１００％発揮されない。
　それ故に、本発明の目的は、個々のＶＣＯゲインに応じたダンピングファクタを設定しなくても、ＶＣＯからの発振周波数を所望の周波数に高速に収束可能なデジタルＦＬＬ／ＰＬＬを提供することである。
　上記目的を達成するために、本発明の第１の局面は、デジタルＦＬＬ／ＰＬＬは、入力されるチャンネル信号と出力される発振周波数との差分である信号誤差に基づいて、当該発振周波数を制御するデジタル周波数／位相ロックドループであって、チャンネル信号と、発振周波数を有するループバック信号とを比較し、信号誤差を生成する比較器と、信号誤差に基づいて発振周波数を決定する制御電圧を生成するデジタルループフィルタと、制御電圧に基づいて発振周波数を制御するＶＣＯと、ＶＣＯによって生成された発振周波数をループバック信号として比較器に出力するループバック経路と、比較器によって生成された信号誤差を監視し、チャンネル信号を切り替えてから信号誤差が０を基準とした所定の範囲内になったことを検知した場合、ＶＣＯの発振周波数が定常状態になるようにデジタルループフィルタを制御する制御部とを備える。
　また、制御部は、比較器によって生成された信号誤差を監視し、チャンネル信号を切り替えてから信号誤差の絶対値が極小になったことを検知した場合、ＶＣＯの発振周波数が定常状態になるようにデジタルループフィルタを制御してもよい。
　また、制御部は、比較器によって生成された信号誤差を複数回時間的に平均した値を監視してもよい。また、制御部は、デジタルループフィルタが生成する制御電圧を複数回時間的に平均した値を用いて、デジタルループフィルタを制御してもよい。
　また、制御部は、ループバック経路の入出力間にて発生する遅延時間を補正する機能を備えてもよい。
　好ましいデジタルループフィルタは、ＦＩＲフィルタ及びＩＩＲフィルタを含み、制御部は、ＦＩＲフィルタの遅延ブロックに０を設定し、ＩＩＲフィルタの遅延ブロックにデジタルループフィルタによって生成された制御電圧を設定することを特徴とする。
　さらに、好ましいループバック経路は、ＶＣＯによって生成された発振周波数をアナログ－デジタル変換する周波数－デジタル変換器を含むことを特徴とする。
　さらに、好ましいデジタルＦＬＬ／ＰＬＬは、ＶＣＯが所望の周波数を発振するサブバンドの選択を制御するサブバンド選択回路と、デジタルループフィルタとＶＣＯとの間に、デジタルループフィルタによって生成された制御電圧と、サブバンド選択回路からの制御電圧との入力を切り替えるスイッチとをさらに備え、サブバンド選択回路は、サブバンドの選択中は、ＶＣＯに入力する制御電圧を固定し、サブバンドの選択後は、ＶＣＯに入力する制御電圧を可変し、スイッチは、サブバンドの選択開始時に、サブバンド選択回路とＶＣＯとの接続に切り替え、ＶＣＯの発振周波数が定常状態になる時に、デジタルループフィルタとＶＣＯとの接続に切り替えることを特徴とする。
　また、デジタルＦＬＬ／ＰＬＬは、デジタルループフィルタによって生成された制御電圧をデジタル－アナログ変換するＤＡＣをさらに備えてもよい。
　上記目的を達成するために、本発明の第２の局面は、上述したデジタルＦＬＬ／ＰＬＬを無線通信機器等に組み込んで適用する。
　上述のように、本発明によれば、信号誤差に基づいてデジタルループフィルタを定常状態に制御することによって、ＶＣＯからの発振周波数を所望の周波数に高速に収束可能なデジタルＦＬＬ／ＰＬＬを実現することができる。つまり、本発明は、自然周波数ωｎを調整して減衰振動周期Ｔを小さくすることによってＶＣＯからの発振周波数を所望の周波数に高速に収束させているわけではない。このため、本発明は、ＶＣＯゲインのバラツキがある場合でも、個々のＶＣＯゲインに応じたダンピングファクタに補正する必要がなく、ＶＣＯからの発振周波数を所望の周波数に高速に収束させることができる。なお、チャンネル信号の周波数を切り替えてから短時間で定常状態になれば、各デバイスをスリープモードにできるため消費電流の低減が実現できる。
図１は、本発明の第１の実施形態に係るデジタルＦＬＬ１００を示す図である。 図２は、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。 図３は、本発明の第１の実施形態に係るデジタルＦＬＬ１００の制御部１７０の動作を示すフローチャートである。 図４Ａは、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ１２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ１３０の第１の乗算器１３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。 図４Ｂは、ＩＩＲフィルタ１３０の第１の加算器１３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ１３０の第２の乗算器１３３からの出力であるＤ＿ＩＩＲ＿Ｃを示す図である。 図４Ｃは、図４Ａに示す周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値を表した図である。 図４Ｄは、本発明の第１の実施形態に係るデジタルＦＬＬ１００ｂを示す図である。 図４Ｅは、本発明の第１の実施形態に係るデジタルＦＬＬ１００ｃを示す図である。 図５は、本発明の第２の実施形態に係るデジタルＦＬＬ２００を示す図である。 図６は、本発明の第２の実施形態に係るデジタルＦＬＬ２００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。 図７は、本発明の第２の実施形態に係るデジタルＦＬＬ２００の動作を示すフローチャートである。 図８Ａは、ＶＣＯ１５０に入力される制御電圧とサブバンド（Ｎ－１）～（Ｎ＋２）を選択した場合における発振周波数との関係を示す図である。 図８Ｂは、本発明の第２の実施形態に係るデジタルＦＬＬ２００ｂを示す図である。 図８Ｃは、本発明の第２の実施形態に係るデジタルＦＬＬ２００ｃを示す図である。 図９Ａは、本発明の第３の実施形態に係るデジタルＰＬＬ３００を示す図である。 図９Ｂは、本発明の第３の実施形態に係るデジタルＰＬＬ３００ｂを示す図である。 図９Ｃは、本発明の第３の実施形態に係るデジタルＰＬＬ３００ｃを示す図である。 図１０は、本発明の第４の実施形態に係るポーラ変調回路４００を示す図である。 図１１は、本発明の第５の実施形態に係る無線通信機器５００を示す図である。 図１２は、従来技術におけるデジタルＦＬＬ９００を示す図である。 図１３は、従来技術におけるデジタルＦＬＬ９００のＶＣＯ９５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。 図１４Ａは、周波数比較器９１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ９２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ９３０の第１の乗算器９３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。 図１４Ｂは、ＩＩＲフィルタ９３０の第１の加算器９３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ９３０の第２の乗算器９３３からの出力であるＣを示す図である。
　以下、本発明の各実施形態を、図面を参照しながら説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係るデジタルＦＬＬ１００を示す図である。図１において、デジタルＦＬＬ１００は、周波数比較器１１０と、ＦＩＲフィルタ１２０と、ＩＩＲフィルタ１３０と、ＶＣＯ１５０と、周波数－デジタル変換器１６０と、制御部１７０とを備える。なお、本発明の第１の実施形態に係るデジタルＦＬＬ１００は、典型的には周波数シンセサイザとして適用される。
　周波数比較器１１０は、デジタルＦＬＬ１００に入力されたチャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。ＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０は、周波数比較器１１０から出力された周波数誤差Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを出力する。
　ここで、ＦＩＲフィルタ１２０は、第１～３の遅延ブロックＺ-1１２１～１２３と、第１及び第２の加算器１２４及び１２５と、固定倍率１／３の乗算器１２６とを備える。ＦＩＲフィルタ１２０は、第１～３の遅延ブロックＺ-1１２１～１２３を用いて、周波数誤差Ｄ＿ｅｒｒｏｒの移動平均処理を行う。また、ＩＩＲフィルタ１３０は、第１及び第２の乗算器１３１及び１３３と、第１及び第２の加算器１３２及び１３４と、遅延ブロックＺ-1１３５とを備える。
　ＦＩＲフィルタ１２０の出力は、ＩＩＲフィルタ１３０の第１の乗算器１３１及び第１の加算器１３２に入力される。第１の乗算器１３１は、ＦＩＲフィルタ１２０の出力を重み係数βで乗算する。第１の加算器１３２は、ＦＩＲフィルタ１２０の出力に第２の乗算器１３３の出力を加算する。なお、第２の乗算器１３３は、遅延ブロックＺ-1１３５を介してループバックされた第１の加算器１３２の出力を重み係数αで乗算している。第２の加算器１３４は、第１の乗算器１３１の出力及び第１の加算器１３２の出力を加算し、制御電圧信号Ｄ＿ｖｔｕｎｅとして出力する。
　制御電圧信号Ｄ＿ｖｔｕｎｅは、ＶＣＯ１５０に入力される。ＶＣＯ１５０は、入力された制御電圧信号に基づいて、ＶＣＯ１５０から発振される発振周波数ｆｏｕｔを制御する。ここでは、ＶＣＯ１５０によって生成された発振周波数ｆｏｕｔを周波数比較器１１０にループバックするループバック経路に、周波数－デジタル変換器１６０を備えている。ＶＣＯ１５０によって生成された発振周波数ｆｏｕｔは、周波数－デジタル変換器１６０によってデジタル変換され、ループバック信号Ｄ＿ｖｃｏとして周波数比較器１１０に帰還する。
　このように、デジタルＦＬＬ１００は、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒに基づいて、制御電圧信号Ｄ＿ｖｔｕｎｅを生成し、さらに、制御電圧信号Ｄ＿ｖｔｕｎｅに基づいて、ＶＣＯ１５０から発振される発振周波数ｆｏｕｔを制御している。
　ここまでのデジタルＦＬＬ１００の構成及び動作は、従来技術におけるデジタルＦＬＬ９００の構成及び動作と同様である。本発明の第１の実施形態に係るデジタルＦＬＬ１００は、さらに制御部１７０を備えている。以下に、制御部１７０の動作について述べながら、本発明の第１の実施形態に係るデジタルＦＬＬ１００と従来技術におけるデジタルＦＬＬ９００との相違点について、詳しく説明する。
　図２は、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。図２において、時刻ｔ０～ｔ１の間、チャンネル信号Ｄ＿ｒｅｆの基準周波数とＶＣＯ１５０からの発振周波数ｆｏｕｔとは同一周波数ｆ１で定常状態となっている。
　時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＶＣＯ１５０からの発振周波数ｆｏｕｔは瞬時に周波数ｆ２で定常状態にならないが、ＶＣＯ１５０からの発振周波数ｆｏｕｔは、時刻ｔ２～ｔ３の間に、図１３で示したような振動を繰り返しながら所望の周波数ｆ２に収束するのではなく、時刻ｔ２で所望の周波数ｆ２でほぼ定常状態になっている。これは、時刻ｔ２において、周波数誤差信号Ｄ＿ｅｒｒｏｒに基づいて、制御部１７０がＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０を制御しているためである。
　図３は、本発明の第１の実施形態に係るデジタルＦＬＬ１００の制御部１７０の動作を示すフローチャートである。さらに、図４Ａは、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒ、ＦＩＲフィルタ１２０からの出力であるＤ＿ＦＩＲ、及びＩＩＲフィルタ１３０の第１の乗算器１３１からの出力であるＤ＿ＩＩＲ＿Ｂを示す図である。図４Ｂは、ＩＩＲフィルタ１３０の第１の加算器１３２からの出力であるＤ＿ＩＩＲ＿Ａ、及びＩＩＲフィルタ１３０の第２の乗算器１３３からの出力であるＤ＿ＩＩＲ＿Ｃを示す図である。図３、図４Ａ及び図４Ｂを参照しながら、以下に、デジタルＦＬＬ１００の動作のタイミングを説明する。
　ＶＣＯ１５０からの発振周波数ｆｏｕｔが周波数ｆ１で定常状態である時刻ｔ０～ｔ１の間、図４Ａにおいて、周波数誤差信号Ｄ＿ｅｒｒｏｒ、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂの周波数は０で定常状態であり、図４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃの周波数はｆ１で定常状態である。これは、図１４Ａ及び図１４Ｂで示した定常状態と同様である。
　図３において、制御部１７０は、チャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２に切り替えた時（図２の時刻ｔ１）、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させる処理を開始する。その後、制御部１７０は、順にステップＳ１０１～Ｓ１０４を実行する。
　ステップＳ１０１において、制御部１７０は、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒを監視する。周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たさない場合、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を継続する（ステップＳ１０２のＮｏ）。なお、時刻ｔ１～ｔ２の間、図４Ａにおいて、Ｄ＿ｅｒｒｏｒ、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂは、図１４Ａと同様の特性を示し、図４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃは、図１４Ｂと同様の特性を示している。
　チャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２に切り替えてから周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たす場合、つまり、制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した場合、ステップＳ１０３の処理に進む（ステップＳ１０２のＹｅｓ）。ステップＳ１０３において、制御部１７０は、ＩＩＲフィルタ１３０からの出力である制御電圧信号Ｄ＿ｖｔｕｎｅを取得し、ステップＳ１０４の処理に進む。
　ここでは、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒが０になるか否かで判断することができる。すなわち、制御部１７０は、図２の時刻ｔ１～ｔ２の間のように、周波数誤差信号Ｄ＿ｅｒｒｏｒが０でない場合、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を継続する（ステップＳ１０２のＮｏ）。制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒが０となることを検知した場合（例えば、図４Ａの時刻ｔ２で）、ステップＳ１０３の処理に進む（ステップＳ１０２のＹｅｓ）。
　あるいは、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒが０を基準とした所定の範囲内になるか否かで検知してもよい。なお、０を基準とした所定の範囲とは、０に近い方が好ましい。この場合、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒが０を基準とした所定の範囲内になることを検知した場合、ステップＳ１０３に処理を進める（ステップＳ１０２のＹｅｓ）。デジタル信号処理の都合上、周波数誤差信号Ｄ＿ｅｒｒｏｒが完全に０にならなかった場合でも、ステップＳ１０３以降に確実に動作を進めるためである。
　あるいは、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小となるか否かで検知してもよい。図４Ｃは、図４Ａに示す周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値を表した図である。図４Ｃでは、時刻ｔ２で、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小となる例を示している。制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視を開始してから、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小になることを検知した場合（例えば、図４Ｃの時刻ｔ２で）、ステップＳ１０３に処理を進める（ステップＳ１０２のＹｅｓ）。
　ステップＳ１０４において、制御部１７０は、ＦＩＲフィルタ１２０の第１～３の遅延ブロックＺ-1１２１～１２３に０を設定し、ＩＩＲフィルタ１３０の遅延ブロックＺ-1１３５にステップＳ１０３において取得した制御電圧信号Ｄ＿ｖｔｕｎｅを設定する。これにより、時刻ｔ２において、図４Ａにおいて、Ｄ＿ＦＩＲ、及びＤ＿ＩＩＲ＿Ｂの周波数は０となり、図４Ｂにおいて、Ｄ＿ＩＩＲ＿Ａ、及びＤ＿ＩＩＲ＿Ｃの周波数はｆ２となっている。
　ここで、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０と、従来技術におけるデジタルＦＬＬ９００のＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０とを比較する。ステップＳ１０４において、制御部１７０がＦＩＲフィルタ１２０の第１～３の遅延ブロックＺ-1１２１～１２３に０を設定し、ＩＩＲフィルタ１３０の遅延ブロックＺ-1１３５にステップＳ１０３において取得した制御電圧信号Ｄ＿ｖｔｕｎｅを設定することによって、時刻ｔ２で、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＦＩＲフィルタ１２０及びＩＩＲフィルタ１３０は、従来技術におけるデジタルＦＬＬ９００のＦＩＲフィルタ９２０及びＩＩＲフィルタ９３０の時刻ｔ３の状態になっている（図１３参照）。
　従って、本発明の第１の実施形態に係るデジタルＦＬＬ１００のＶＣＯ１５０からの発振周波数ｆｏｕｔは、時刻ｔ２～ｔ３の間に、図１３で示したような振動を繰り返しながら所望の周波数ｆ２に収束するのではなく、時刻ｔ２で所望の周波数ｆ２でほぼ定常状態になっている。
　以上のように、本発明の第１の実施形態に係るデジタルＦＬＬ１００によれば、周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した時刻ｔ２において、制御部１７０がデジタルループフィルタを定常状態（図１３の時刻ｔ３の状態）に制御することによって、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させることができる。
　また、本発明の第１の実施形態に係るデジタルＦＬＬ１００によれば、チャンネル信号の周波数を切り替えてから短時間で定常状態になるため、各デバイスをスリープモードにでき消費電流の低減が実現できる。
　また、本発明の効果を最大限発揮するために、デジタルＦＬＬ１００は、例えば、以下のように動作してもよい。図３のステップＳ１０１において、制御部１７０は、周波数比較器１１０からの出力である周波数誤差信号Ｄ＿ｅｒｒｏｒを監視する。この際、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒの監視に、周波数誤差信号Ｄ＿ｅｒｒｏｒを複数回時間的に平均した値を用いてもよい。これによって、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒを監視する際に、周波数誤差信号Ｄ＿ｅｒｒｏｒに含まれる雑音成分による影響を低減することができる。
　また、図３のステップＳ１０３においても同様に、制御部１７０は、制御電圧信号Ｄ＿ｖｔｕｎｅの取得に、制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を用いてもよい。これによって、制御部１７０は、制御電圧信号Ｄ＿ｖｔｕｎｅの取得する際に、制御電圧信号Ｄ＿ｖｔｕｎｅに含まれる雑音成分による影響を低減することができる。
　このように、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅの少なくとも一方を時間的に平均した値を用いることによって、制御部１７０は、ステップＳ１０４にて、雑音成分による影響を低減した値を設定することができる。
　また、上述した例では、制御部１７０が、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出する例を示したが、制御部１７０以外の構成がこれらを算出するものであってもよい。この場合、デジタルＦＬＬ回路１００は、例えば、図４Ｄに示すデジタルＦＬＬ１００ｂのように、平均化部１８０及び平均化部１９０の少なくとも一方をさらに備える構成であってもよい。平均化部１８０は、周波数比較器１１０から出力される周波数誤差信号Ｄ＿ｅｒｒｏｒを複数回時間的に平均した値を算出し、制御部１７０に出力する。平均化部１９０は、制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出し、制御部１７０に出力する。
　なお、上述したように、雑音成分による影響を低減するため、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出することは有効である。しかし、ステップＳ１０２における所定条件を満たすか否かを判定するタイミングと、ステップＳ１０３における制御電圧信号Ｄ＿ｖｔｕｎｅを取得するタイミングがずれてしまっては、本発明の効果が低減する。このため、周波数誤差信号Ｄ＿ｅｒｒｏｒ、及び制御電圧信号Ｄ＿ｖｔｕｎｅは、同程度に時間平均することが望ましい。
　また、ステップＳ１０３における制御電圧信号Ｄ＿ｖｔｕｎｅの取得のタイミングには、周波数－デジタル変換器１６０で発生する遅延時間も考慮することが望ましい。すなわち、制御部１７０は、ループバック経路の入出力間にて発生する遅延時間を補正する機能を備えることが望ましい。
　また、第１の実施形態に係るデジタルＦＬＬ１００は、図４Ｅに示すデジタルＦＬＬ１００ｃのように、ＤＡＣ１４０をさらに備える構成であってもよい。ＤＡＣ１４０は、ＩＩＲフィルタ１３０によって生成された制御電圧信号Ｄ＿ｖｔｕｎｅをデジタル－アナログ変換し、ＶＣＯ１５０に出力する。
　また、本発明の第１の実施形態に係るデジタルＦＬＬ１００は、周波数シンセサイザ以外に、周波数変調回路に適用してもよい。周波数変調回路は、入力された変調信号を周波数変調し、周波数変調信号として出力する。
　（第２の実施形態）
　図５は、本発明の第２の実施形態に係るデジタルＦＬＬ２００を示す図である。図５において、デジタルＦＬＬ２００は、周波数比較器１１０と、ＦＩＲフィルタ１２０と、ＩＩＲフィルタ１３０と、ＶＣＯ１５０と、周波数－デジタル変換器１６０と、制御部１７０と、スイッチ２１０と、サブバンド選択回路２２０とを備える。本発明の第２の実施形態に係るデジタルＦＬＬ２００は、ＩＩＲフィルタ１３０とＶＣＯ１５０との間にスイッチ２１０を備え、サブバンドの選択をするサブバンド選択回路２２０を備える点で、図１に示した本発明の第１の実施形態に係るデジタルＦＬＬ１００と異なる。なお、図５において、図１で示した同様の構成については、同様の参照符号を付して詳しい説明は省略し、本実施形態では、本発明の第１の実施形態に係るデジタルＦＬＬ１００と異なる点について詳しく説明する。
　図６は、本発明の第２の実施形態に係るデジタルＦＬＬ２００のＶＣＯ１５０からの発振周波数ｆｏｕｔが所望の周波数に収束する様子を示す図である。図６において、時刻ｔ０～ｔ１の間、チャンネル信号Ｄ＿ｒｅｆの基準周波数とＶＣＯ１５０からの発振周波数ｆｏｕｔとは同一周波数ｆ１で定常状態となっている。
　時刻ｔ１でチャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２へ切り替えた場合、ＶＣＯ１５０からの発振周波数ｆｏｕｔは瞬時に周波数ｆ２で定常状態にならず、ＶＣＯ１５０からの発振周波数ｆｏｕｔは、時刻ｔ２ａで所望の周波数ｆ２でほぼ定常状態になっている。デジタルＦＬＬ２００は、時刻ｔ１～ｔ１ａの間にサブバンド選択を実施し、時刻ｔ１ａ～ｔ２ａの間にＶＣＯ１５０への制御電圧を可変することによって周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づけている。
　図７は、本発明の第２の実施形態に係るデジタルＦＬＬ２００の動作を示すフローチャートである。図７において、デジタルＦＬＬ２００は、チャンネル信号Ｄ＿ｒｅｆの周波数をｆ１からｆ２に切り替えた時（図６の時刻ｔ１）、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させる処理を開始する。その後、デジタルＦＬＬ２００は、順にステップＳ２０１～Ｓ２１０を実行する。
　ステップＳ２０１において、デジタルＦＬＬ２００は、スイッチ２１０の入力端子を端子Ａ側に切り替え、サブバンド選択回路２２０とＶＣＯ１５０とを接続する。
　ステップＳ２０２において、サブバンド選択回路２２０から出力される下位ビットを固定する。
　ステップＳ２０１及びステップＳ２０２によって、サブバンド選択回路２２０から出力される下位ビットがスイッチ２１０を介して制御電圧信号としてＶＣＯ１５０に入力される。なお、ステップＳ２０２においてサブバンド選択回路２２０から出力される下位ビットは固定されているため、ＶＣＯ１５０に入力される制御電圧信号も固定される。
　ステップＳ２０３において、サブバンド選択回路２２０から出力される上位ビットを可変することによって、サブバンド設定を変更しながらサブバンド選択を実施する。ここで、サブバンド選択について説明する。図８Ａは、ＶＣＯ１５０に入力される制御電圧とサブバンド（Ｎ－１）～（Ｎ＋２）を選択した場合における発振周波数との関係を示す図である。本実施形態では、サブバンド選択回路２２０から出力される下位ビットを固定することによって、ＶＣＯ１５０に入力される制御電圧を固定してサブバンド選択を実施している。図８Ａにおいて、例えば、ＶＣＯ１５０に入力される制御電圧をＶｏに固定し、サブバンド選択回路２２０から出力される上位ビットを可変することによって、サブバンド設定を変更しながら所望の周波数ｆ２を発振周波数とするサブバンドを検索する。なお、サブバンドの検索手法については、例えば、２分探索法等がある。
　上述のように、サブバンド選択回路２２０から出力される上位ビットを可変することによって、サブバンド設定の変更を繰り返し（ステップＳ２０４のＮｏ）、図８Ａに示すように、ＦＮ≦ｆ２＜Ｆ（Ｎ＋１）を満たすサブバンドＮが選択される（ステップＳ２０４のＹｅｓ、図６の時刻ｔ１ａ）。
　ステップＳ２０５において、サブバンド選択が完了した（ステップＳ２０４のＹｅｓ）後は、サブバンド選択回路２２０から出力される上位ビットは固定する。
　ステップＳ２０６において、サブバンド選択回路２２０から出力される下位ビットを可変することによって、ＶＣＯ１５０に入力される制御電圧を変更する。
　ＶＣＯ１５０は、入力された制御電圧信号に基づいて、ＶＣＯ１５０から発振される発振周波数ｆｏｕｔを制御する。ＶＣＯ１５０から発振される発振周波数ｆｏｕｔは、周波数－デジタル変換器１６０を介してループバック信号Ｄ＿ｖｃｏとして、周波数比較器１１０へ入力される。周波数比較器１１０は、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号Ｄ＿ｖｃｏとの周波数誤差信号Ｄ＿ｅｒｒｏｒを出力する。
　このように、サブバンド選択回路２２０から出力される下位ビットを可変することによって、ＶＣＯ１５０に入力される制御電圧が変更され、さらには、ループバック信号Ｄ＿ｖｃｏが変更されるため、周波数比較器１１０から出力される周波数誤差信号Ｄ＿ｅｒｒｏｒも変更される。
　制御部１７０は、本発明の第１の実施形態で述べたのと同様に、当該周波数誤差信号Ｄ＿ｅｒｒｏｒを監視している。周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たさない場合、サブバンド選択回路２２０から出力される下位ビットを変更し、周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づける（ステップＳ２０７のＮｏ）。
　周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たす場合、つまり、制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した場合、ステップＳ２０８の処理に進む（ステップＳ２０７のＹｅｓ）。
　制御部１７０は、波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、第１の実施形態と同様に決定することができる。例えば、制御部１７０は、周波数誤差信号Ｄ＿ｅｒｒｏｒが０でない場合（図６の時刻ｔ１ａ～ｔ２ａの間）、サブバンド選択回路２２０から出力される下位ビットを変更し、周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づける（ステップＳ２０７のＮｏ）。周波数誤差信号Ｄ＿ｅｒｒｏｒが０となる場合（図６の時刻ｔ２ａ）、つまり、制御部１７０が周波数誤差信号Ｄ＿ｅｒｒｏｒが０となることを検知した場合、ステップＳ２０８の処理に進む（ステップＳ２０７のＹｅｓ）。また、制御部１７０は、波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすか否かを、周波数誤差信号Ｄ＿ｅｒｒｏｒが０を基準とした所定の範囲内になるか否か、あるいは、周波数誤差信号Ｄ＿ｅｒｒｏｒの絶対値が極小となるか否かで検知してもよい。
　ステップＳ２０８において、制御部１７０は、ＩＩＲフィルタ１３０からの出力である制御電圧信号Ｄ＿ｖｔｕｎｅを取得し、ステップＳ２０９の処理に進む。
　ステップＳ２０９において、制御部１７０は、ＦＩＲフィルタ１２０の第１～３の遅延ブロックＺ-1１２１～１２３に０を設定し、ＩＩＲフィルタ１３０の遅延ブロックＺ-1１３５にステップＳ１０３において取得した制御電圧信号Ｄ＿ｖｔｕｎｅを設定する。
　ステップＳ２１０において、デジタルＦＬＬ２００は、スイッチ２１０の入力端子を端子Ｂ側に切り替え、ＩＩＲフィルタ１３０とＶＣＯ１５０とを接続する。
　以上のように、本発明の第２の実施形態に係るデジタルＦＬＬ２００によれば、サブバンド選択を実施した後、周波数誤差信号Ｄ＿ｅｒｒｏｒを０に近づけるために、ＶＣＯ１５０に入力される制御電圧を可変する。周波数誤差信号Ｄ＿ｅｒｒｏｒが所定条件を満たすことを検知した時刻ｔ２ａにおいて、制御部１７０がデジタルループフィルタを定常状態（図１３の時刻ｔ３の状態）に制御することによって、ＶＣＯ１５０からの発振周波数ｆｏｕｔを所望の周波数に高速に収束させることができる。
　また、本発明の第２の実施形態に係るデジタルＦＬＬ２００によれば、チャンネル信号の周波数を切り替えてから短時間で定常状態になるため、各デバイスをスリープモードにでき消費電流の低減が実現できる。
　なお、第２の実施形態に係るデジタルＦＬＬ回路２００は、第１の実施形態と同様に、図８Ｂに示すデジタルＦＬＬ２００ｂのように、平均化部１８０及び平均化部１９０の少なくとも一方をさらに備える構成であってもよい。平均化部１８０は、周波数比較器１１０から出力される周波数誤差信号Ｄ＿ｅｒｒｏｒを複数回時間的に平均した値を算出し、制御部１７０に出力する。平均化部１９０は、制御電圧信号Ｄ＿ｖｔｕｎｅを複数回時間的に平均した値を算出し、制御部１７０に出力する。
　また、第２の実施形態に係るデジタルＦＬＬ２００は、図８Ｃに示すデジタルＦＬＬ２００ｃのように、スイッチ２１０とＶＣＯ１５０との間に、ＤＡＣ１４０をさらに備える構成であってもよい。以下、デジタルＦＬＬ２００ｂがＤＡＣ１４０を備える場合に、図７と異なる動作について説明する。ステップＳ２０１において、デジタルＦＬＬ２００ｂは、スイッチ２１０の入力端子を端子Ａ側に切り替え、サブバンド選択回路２２０とＤＡＣ１４０とを接続する。ステップＳ２０１及びステップＳ２０２によって、サブバンド選択回路２２０から出力される下位ビットがスイッチ２１０を介してＤＡＣ１４０に入力される。ＤＡＣ１４０に入力された信号は、ＤＡＣ１４０によってアナログ変換された後、制御電圧信号としてＶＣＯ１５０に入力される。
　（第３の実施形態）
　本発明の第１及び第２の実施形態において説明したデジタルＦＬＬ１００及び２００は、無線通信機器等に用いられるデジタルＰＬＬに適用できる。
　図９Ａは、本発明の第３の実施形態に係るデジタルＰＬＬ３００を示す図である。図９Ａにおいて、デジタルＰＬＬ３００は、位相比較器３１０と、ＦＩＲフィルタ１２０と、ＩＩＲフィルタ１３０と、ＶＣＯ１５０と、制御部１７０とを備える。本発明の第３の実施形態に係るデジタルＰＬＬ３００は、周波数比較器１１０の代わりに位相比較器３１０を備え、周波数－デジタル変換器１６０を備えていない点で、図１に示した本発明の第１の実施形態に係るデジタルＦＬＬ１００と異なる。
　デジタルＰＬＬ３００では、ＶＣＯ１５０から出力される発振周波数がそのままループバック信号として、位相比較器３１０へ入力される。位相比較器３１０は、チャンネル信号Ｄ＿ｒｅｆとループバック信号とを比較し、チャンネル信号Ｄ＿ｒｅｆとループバック信号との位相誤差信号Ｄ＿ｅｒｒｏｒを出力する。また、ＶＣＯ１５０によって生成された発振周波数ｆｏｕｔを位相比較器３１０にループバックするループバック経路に、典型的にはＤＡＣが備えられている。その他の処理については、図１に示した本発明の第１の実施形態に係るデジタルＦＬＬ１００と同様であり、同様の効果が得られることは言うまでもない。
　なお、第３の実施形態に係るデジタルＰＬＬ回路３００は、第１の実施形態と同様に、図９Ｂに示すデジタルＦＬＬ３００ｂのように、平均化部１８０及び平均化部１９０の少なくとも一方をさらに備える構成であってもよい。また、第３の実施形態に係るデジタルＦＬＬ２００は、図９Ｃに示すデジタルＦＬＬ３００ｃのように、スイッチ２１０とＶＣＯ１５０との間に、ＤＡＣ１４０をさらに備える構成であってもよい。
　同様に、第２の実施形態において説明したデジタルＦＬＬ２００をデジタルＰＬＬに適用できることは言うまでもない。
　（第４の実施形態）
　図１０は、本発明の第４の実施形態に係るポーラ変調回路４００を示す図である。図１０において、ポーラ変調回路４００は、信号生成部４１０と、位相変調器４２０と、レギュレータ４３０と、電力増幅器４４０とを備える。
　ポーラ変調回路４００において、信号生成部４１０は、振幅信号及び位相信号を生成する。振幅信号は、レギュレータ４３０に入力される。また、レギュレータ４３０には、電源端子から直流電圧が供給されている。レギュレータ４３０は、入力された振幅信号に応じて制御された電圧Ｖｃｃを電力増幅器４４０に供給する。典型的には、レギュレータ４３０は、入力された振幅信号の大きさに比例した電圧Ｖｃｃを電力増幅器４４０に供給する。信号生成部４１０が生成した位相信号は、位相変調器４２０に入力される。位相変調器４２０は、位相信号を位相変調して位相変調信号を出力する。電力増幅器４４０は、位相変調信号をレギュレータ４３０から供給された電圧Ｖｃｃで増幅する。電力増幅器４４０で増幅された信号Ｖｏｕｔは、出力端子から送信信号として出力される。
　本発明のデジタルＦＬＬ／ＰＬＬは、ポーラ変調回路４００の位相変換器４２０に用いられる変調器として組み込むことができる。
　（第５の実施形態）
　図１１は、本発明の第５の実施形態に係る無線通信機器５００を示す図である。図５において、無線通信機器５００は、アンテナ５１０と、電力増幅器５２０と、変調器５３０と、スイッチ５４０と、低雑音増幅器５５０と、復調器５６０と、本発明のデジタルＦＬＬ／ＰＬＬ５７０とを備える。
　無線信号を送信する場合、変調器５３０は、デジタルＦＬＬ／ＰＬＬ５７０から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器５３０から出力される高周波変調信号は、電力増幅器５２０によって増幅され、スイッチ５４０を介してアンテナ５１０から放射される。
　無線信号を受信する場合、アンテナ５１０から受信された高周波変調信号は、スイッチ５４０を介して低雑音増幅器５５０に入力されて増幅され、復調器５６０に入力される。復調器５６０は、デジタルＦＬＬ／ＰＬＬ５７０から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、デジタルＦＬＬ／ＰＬＬ５７０は、送信側及び受信側で複数用いてもよい。また、デジタルＦＬＬ／ＰＬＬ５７０が変調器を兼ねてもよい。
　本発明は、無線通信機器等に利用可能であり、特にＶＣＯの発振周波数を所望の周波数に高速に収束させたい場合等に有用である。
１００、２００、９００　　デジタルＦＬＬ
１１０、９１０　　周波数比較器
１２０、９２０　　ＦＩＲフィルタ
１３０、９３０　　ＩＩＲフィルタ
１４０、９４０　　ＤＡＣ
１５０、９５０　　ＶＣＯ
１６０、９６０　　周波数－デジタル変換器
１７０　　制御部
１８０、１９０　　平均化部
１２１～１２３、１３５、９２１～９２３、９３５　　遅延ブロックＺ-1
１２４、１２５、１３２、１３４、９２４、９２５、９３２、９３４　　加算器
１２６、１３１、１３３、９２６、９３１、９３３　　乗算器
２１０、５４０　　スイッチ
２２０　　サブバンド選択回路
３００　　デジタルＰＬＬ
３１０　　位相比較器
４００　　ポーラ変調回路
４１０　　信号生成部
４２０　　位相変調器
４３０　　レギュレータ
４４０、５２０　　電力増幅器
５００　　無線通信機器
５１０　　アンテナ
５３０　　変調器
５５０　　低雑音増幅器
５６０　　復調器
５７０　　デジタルＦＬＬ／ＰＬＬ

Claims (10)

  1. 　入力されるチャンネル信号と出力される発振周波数との差分である信号誤差に基づいて、当該発振周波数を制御するデジタル周波数／位相ロックドループであって、
    　前記チャンネル信号と、前記発振周波数を有するループバック信号とを比較し、前記信号誤差を生成する比較器と、
    　前記信号誤差に基づいて前記発振周波数を決定する制御電圧を生成するデジタルループフィルタと、
    　前記制御電圧に基づいて発振周波数を制御するＶＣＯと、
    　前記ＶＣＯによって生成された前記発振周波数を前記ループバック信号として前記比較器に出力するループバック経路と、
    　前記比較器によって生成された前記信号誤差を監視し、前記チャンネル信号を切り替えてから前記信号誤差が０を基準とした所定の範囲内になったことを検知した場合、前記ＶＣＯの発振周波数が定常状態になるように前記デジタルループフィルタを制御する制御部とを備える、デジタル周波数／位相ロックドループ。
  2. 　前記制御部は、前記比較器によって生成された前記信号誤差を監視し、前記チャンネル信号を切り替えてから前記信号誤差の絶対値が極小になったことを検知した場合、前記ＶＣＯの発振周波数が定常状態になるように前記デジタルループフィルタを制御することを特徴とする、請求項１に記載のデジタル周波数／位相ロックドループ。
  3. 　前記制御部は、前記比較器によって生成された前記信号誤差を複数回時間的に平均した値を監視することを特徴とする、請求項１～２のいずれかに記載のデジタル周波数／位相ロックドループ。
  4. 　前記制御部は、前記デジタルループフィルタが生成する制御電圧を複数回時間的に平均した値を用いて、前記デジタルループフィルタを制御することを特徴とする、請求項１～３のいずれかに記載のデジタル周波数／位相ロックドループ。
  5. 　前記制御部は、前記ループバック経路の入出力間にて発生する遅延時間を補正する機能を備えることを特徴とする、請求項１～４のいずれかに記載のデジタル周波数／位相ロックドループ。
  6. 　前記デジタルループフィルタは、ＦＩＲフィルタ及びＩＩＲフィルタを含み、
    　前記制御部は、前記ＦＩＲフィルタの遅延ブロックに０を設定し、前記ＩＩＲフィルタの遅延ブロックに前記デジタルループフィルタによって生成された制御電圧を設定することを特徴とする、請求項１～６のいずれかに記載のデジタル周波数／位相ロックドループ。
  7. 　前記ループバック経路は、前記ＶＣＯによって生成された前記発振周波数をアナログ－デジタル変換する周波数－デジタル変換器を含むことを特徴とする、請求項１～６のいずれかに記載のデジタル周波数／位相ロックドループ。
  8. 　前記ＶＣＯが所望の周波数を発振するサブバンドの選択を制御するサブバンド選択回路と、
    　前記デジタルループフィルタと前記ＶＣＯの間に、前記デジタルループフィルタによって生成された制御電圧と、前記サブバンド選択回路からの制御電圧との入力を切り替えるスイッチとをさらに備え、
    　前記サブバンド選択回路は、
    　　前記サブバンドの選択中は、前記ＶＣＯに入力する制御電圧を固定し、
    　　前記サブバンドの選択後は、前記ＶＣＯに入力する制御電圧を可変し、
    　前記スイッチは、
    　　前記サブバンドの選択開始時に、前記サブバンド選択回路と前記ＶＣＯとの接続に切り替え、
    　　前記ＶＣＯの発振周波数が定常状態になる時に、前記デジタルループフィルタと前記ＶＣＯとの接続に切り替えることを特徴とする、請求項１～７のいずれかに記載のデジタル周波数／位相ロックドループ。
  9. 　前記デジタルループフィルタによって生成された制御電圧をデジタル－アナログ変換するＤＡＣをさらに備えることを特徴とする、請求項１～８のいずれかに記載のデジタル周波数／位相ロックドループ。
  10. 　請求項１～９のいずれかに記載のデジタル周波数／位相ロックドループを用いた無線通信機器。
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